JP4829088B2 - 信号処理回路 - Google Patents

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Description

本発明は、サンプリングのタイミングを決定するための信号処理回路に関する。
周期的に変化する信号をサンプリングする際に、サンプリングのタイミングを適切に設定するために位相調整回路が用いられる。例えば、ＮＴＳＣ方式、ＰＡＬ方式のテレビジョン放送から得られたＲＧＢデジタル信号を所定の周期でサンプリングして出力する際に、サンプリングの位相を設定するために用いられている。
図７は、従来のサンプリングのための位相設定方法について説明する図である。周期的に変化するパルス状の入力信号ＳＩＧに対して、入力信号ＳＩＧの半周期を１周期とする基準クロックＣＬＫの立ち上がりの時点（図中、白丸で示した時点）でサンプリングを行う。このとき、入力信号ＳＩＧが各周期において最大値と最小値となるタイミングがサンプリングのタイミングとなるように入力信号ＳＩＧと基準クロックＣＬＫの位相を整合させる。そこで、図７に示すように、入力信号ＳＩＧに対する基準クロックＣＬＫの位相θを所定量（例えば２０°）ずつ変化させつつ、連続して得られたサンプリング値の差が最大となる位相θｍを求める。この位相θｍを、サンプリングの際の入力信号ＳＩＧと基準クロックＣＬＫの位相とする。
しかしながら、図８に示すように、入力信号ＳＩＧがパルス状であるので一般的に立ち上がり部の付近にオーバーシュートや立ち下がり部の付近にアンダーシュートが発生することが多い。このようなノイズが重畳されている場合、入力信号ＳＩＧに対する基準クロックＣＬＫの位相θを変化させつつサンプリング値の差が最大となるように位相θｍを求めると、入力信号ＳＩＧのオーバーシュートとアンダーシュートとのタイミングがサンプリングのタイミングとなるように位相が調整される。
ところが、オーバーシュートは入力信号ＳＩＧの立ち上がり部の付近に発生し、アンダーシュートは入力信号ＳＩＧの立ち下がり部に発生するので、入力信号ＳＩＧと基準クロックＣＬＫの位相が少しでもずれると、図９に示すように、サンプリングのタイミングが入力信号ＳＩＧの立ち上がり部と立ち下がり部となってサンプリング値がパルス状の信号の振幅を正確に表さなくなる。このようなサンプリング値の振れは、例えば、入力信号ＳＩＧが映像信号であった場合には再生される映像のちらつきとなって現れる。
本発明は、上記課題を鑑み、サンプリング値のバラツキを抑制できる信号処理回路を提供することを目的とする。
本発明は、パルス状の入力信号をサンプリングするタイミングを決定する信号処理回路であって、前記入力信号のパルスの変動点を検出する変動点検出手段を備え、前記変動点検出手段において検出された前記入力信号のパルスの変動点から所定の位相差ずれた位相点を前記入力信号のサンプリングのタイミングとして設定することを特徴とする。
ここで、前記変動点検出手段は、前記入力信号の複数のサンプリング値間の差分値を求める第１の差分演算器と、前記第１の差分演算器で処理されるサンプリング値とは異なる時点における前記入力信号の複数のサンプリング値間の差分値を求める第２の差分演算器と、前記第１及び第２の差分演算器で求められた差分値間の差分値を求める第３の差分演算器と、を備え、前記第３の差分演算器の値に基づいて前記入力信号のパルスの変動点を検出することが好適である。
例えば、前記変動点検出手段は、前記第３の差分演算器の値が最大となるときのサンプリングのタイミングを前記入力信号のパルスの変動点として検出するとよい。
また、前記所定の位相差は５０°以上３１０°以下であることが好適である。より良くは、前記所定の位相差は略１８０°に設定することが好適である。
本発明によれば、信号のサンプリングを行う際にサンプリング値のバラツキを抑制することができる。
＜装置構成＞
本発明の実施の形態における信号処理回路は、図１に示すように、位相調整回路１００、制御部（ＣＰＵ）１０２及びアナログ／デジタル回路（ＡＤＣ）１０４を含んで構成される。本実施の形態では、信号処理回路として映像信号をデジタル化してサンプリングするための回路を例に説明を行うがこれに限定されるものではない。
位相調整回路１００は、外部から入力信号Ｄａｔａ及び基準クロックＣＬＫを受けて、入力信号Ｄａｔａと基準クロックＣＬＫとの位相を整合させるための位相変更リクエストＲＱＳＴ、位相番号ｎ及び最適位相番号Ｎｂｅｓｔを生成してＣＰＵ１０２へ出力する。位相変更リクエストＲＱＳＴ、位相番号ｎ及び最適位相番号Ｎｂｅｓｔは、ＡＤＣ１０４において入力信号Ｄａｔａをサンプリングしてアナログ／デジタル変換するために利用される。位相調整回路１００の働きについては後述する。
ＣＰＵ１０２は、位相調整回路１００から位相変更リクエストＲＱＳＴ，位相番号ｎ，最適位相番号Ｎｂｅｓｔを受けて、これらの信号に基づいてＡＤＣ１０４におけるアナログ／デジタル変換処理を制御する。
具体的には、位相変更リクエストＲＱＳＴがローレベルの場合には、入力される位相番号ｎの値が更新されると、その値を位相番号ＮとしてＡＤＣ１０４へ出力する。一方、位相変更リクエストＲＱＳＴがハイレベルの場合には、入力されている最適位相番号Ｎｂｅｓｔに対応する位相差から１８０°ずれた位相差を表す位相番号ＮをＡＤＣ１０４へ出力する。
ＡＤＣ１０４は、外部からアナログの入力信号及び基準クロックＣＬＫを受けて、受けたアナログ信号をデジタル信号に変換して出力する。基準クロックＣＬＫは、上記で説明したように、周期的に変化する入力信号に対して、入力信号の半周期を１周期とする信号である。ＡＤＣ１０４は、ＣＰＵ１０２から位相番号Ｎを受けて、基準クロックＣＬＫに対して位相番号Ｎと一意に対応する位相で、基準クロックＣＬＫの立ち上がりのタイミングに合わせて入力信号をサンプリングしてデジタル化する。
具体的には、入力信号と基準クロックＣＬＫとの位相差を所定の角度θ毎変化させながら最適のサンプリング点を調べるために、入力信号と基準クロックＣＬＫとの位相差を位相番号Ｎ×角度θに設定して、基準クロックＣＬＫが立ち上がるタイミングに合わせて入力信号をサンプリングしてデジタル化する。デジタル化された信号Ｄａｔａは外部の処理回路へ出力されると共に、位相調整回路１００へ入力される。本実施の形態では、ＡＤＣ１０４は、映像信号から得られたＲＧＢ信号を入力信号として受信して、入力信号をデジタル化して出力するものを例としている。
次に、位相調整回路１００について詳細に説明する。本実施の形態における位相調整回路１００は、図２に示すように、レジスタＡ１０、レジスタＢ１２、レジスタＣ１４、差分演算器１６，１８，２０、比較器２２、基準値レジスタ２４、最適位相番号レジスタ２６及び位相番号設定部２８を含んで構成される。位相調整回路１００は、ＡＤＣ１０４からデジタル化された入力信号Ｄａｔａ、及び、外部から基準クロックＣＬＫを受けて、これらの信号に基づいて入力信号（ＲＧＢ信号）のサンプリングに適した入力信号と基準クロックＣＬＫとの位相を求める。
レジスタＡ１０、レジスタＢ１２及びレジスタＣ１４は、ＡＤＣ１０４から入力されたデジタル信号Ｄａｔａを保存するために用いられる。レジスタＡ１０は、ＡＤＣ１０４からデジタル信号Ｄａｔａを直接受けて、基準クロックＣＬＫが立ち上がる毎に内蔵メモリの値をＡＤＣ１０４から入力されているデジタル信号Ｄａｔａで更新する。レジスタＢ１２は、レジスタＡ１０に保持されているデータを受けて、基準クロックＣＬＫが立ち上がる毎に内蔵メモリの値をそのデータで更新する。レジスタＣ１４は、レジスタＢ１２に保持されているデータを受けて、基準クロックＣＬＫが立ち上がる毎に内蔵メモリの値をそのデータで更新する。このようにして、ＡＤＣ１０４から入力されたデジタル信号Ｄａｔａは、レジスタＡ１０，レジスタＢ１２，レジスタＣ１４に順にシフトするように保持される。
レジスタＡ１０は、差分演算器１６へ保持しているデータを出力する。レジスタＢ１２は、差分演算器１６及び１８へ保持しているデータを出力する。レジスタＣ１４は、差分演算器１８へ保持しているデータを出力する。
差分演算器１６は、基準クロックＣＬＫに応じてレジスタＡ１０及びレジスタＢ１２の値が更新されたタイミングに合わせて、レジスタＡ１０及びレジスタＢ１２から受けたデータの差の絶対値を算出して差分演算器２０へ出力する。また、差分演算器１８は、基準クロックＣＬＫに応じてレジスタＢ１２及びレジスタＣ１４の値が更新されたタイミングに合わせて、レジスタＢ１２及びレジスタＣ１４から受けたデータの差の絶対値を算出して差分演算器２０へ出力する。
差分演算器２０は、差分演算器１６，１８から差分値を受けて、差分演算器１６，１８からの出力値が更新されたタイミングに合わせて、差分演算器１６，１８から受けた値の差分を算出して比較器２２へ出力する。
比較器２２は、差分演算器２０から差分値を受けて、差分演算器２０の差分値が更新されたタイミングに合わせて、入力された差分値を基準値レジスタ２４に登録されている最大差分値Ｄｅｆｆ＿ｔｅｍｐと比較する。比較の結果、差分演算器２０からの差分値が最大差分値Ｄｅｆｆ＿ｔｅｍｐよりも大きければ、差分演算器２０からの差分値により基準値レジスタ２４に登録されている最大差分値Ｄｅｆｆ＿ｔｅｍｐを更新すると共に、最適位相番号レジスタ２６へ位相番号更新信号を出力する。また、比較器２２は、１回の比較処理を終了すると、比較処理が終了したことを示す比較終了信号を位相番号設定部２８へ出力する。
最適位相番号レジスタ２６は、比較器２２から設定値更新信号を受信すると、位相番号設定部２８から入力されている位相番号ｎによって内蔵メモリの値を更新する。最適位相番号レジスタ２６は、その内蔵メモリの値を最適位相番号ＮｂｅｓｔとしてＣＰＵ１０２へ出力する。
位相番号設定部２８は、比較器２２から位相番号更新信号を受けて、入力信号と基準クロックＣＬＫとの位相差を示す位相番号ｎを更新して最適位相番号レジスタ２６及びＣＰＵ１０２へ出力する。位相番号設定部２８は、位相番号ｎを０から予め設定されている最大位相番号Ｎｍａｘまでサイクリックに更新する。
最大位相番号Ｎｍａｘは、所定の角度θを整数倍していった場合に最初に１８０°の整数倍に一致する整数値から１を引いた値に設定するとよい。例えば、角度θ＝２０°の場合、最初に１８０°の整数倍の角度に一致するのは２０°×９＝１８０°であるので最大位相番号Ｎｍａｘは８に設定することが好適である。角度θ＝５０°の場合、最初に１８０°の整数倍の角度に一致するのは５０°×１８＝９００°であるので最大位相番号Ｎｍａｘは１７に設定することが好適である。
また、位相番号設定部２８は、最大位相番号Ｎｍａｘに一致するまで位相番号ｎを更新すると、位相番号ｎの更新を所定時間中止して、位相変更リクエストＲＱＳＴをローレベルからハイレベルに変更する。ＣＰＵ１０２は、位相変更リクエストＲＱＳＴがハイレベルに変更されると、位相番号設定部２８から入力される最大位相番号Ｎｍａｘに対応する位相差から１８０°ずれた位相差に対応する位相番号ＮをＡＤＣ１０４へ出力する。ＡＤＣ１０４では入力信号と基準クロックＣＬＫとの位相差をその位相番号Ｎに応じた位相差に設定した状態で入力信号のサンプリング処理が行われる。
また、所定時間経過後、又は、他の外部装置からサンプリングの位相調整が要求された場合には、位相変更リクエストＲＱＳＴをハイレベルからローレベルに変更すると共に、位相番号ｎを再度０から更新させてもよい。
＜位相調整処理＞
以下、信号処理回路におけるサンプリングの位相調整処理について、図３のフローチャート及び図４のタイミングチャートを参照しつつ説明する。
ステップＳ１０では、初期設定が行われる。ここでは、位相番号ｎ、基準値レジスタ２４及び最適位相番号レジスタ２６に０が設定される。また、位相変更リクエストＲＱＳＴはローレベルに設定される。
ステップＳ１２では、位相番号Ｎに相当する入力信号と基準クロックＣＬＫとの位相差において入力信号のサンプリング処理が行われる。
初期設定では位相番号設定部２８から出力される位相番号ｎは０に設定されており、位相変更リクエストＲＱＳＴはローレベルに設定されているので、ＣＰＵ１０２からＡＤＣ１０４に設定される位相番号Ｎは０となる。したがって、ＡＤＣ１０４では、図４のタイミングチャート（Ａ）に示すように、入力信号と基準クロックＣＬＫとの位相差はオフセット値Δに設定された状態で基準クロックＣＬＫの立ち上がりのタイミングに合わせてサンプリングが行われる。
一方、位相番号Ｎが０ではない場合には、位相番号Ｎに相当する入力信号と基準クロックＣＬＫとの位相差において入力信号のサンプリング処理が行われる。すなわち、ＣＰＵ１０２からＡＤＣ１０４に設定される位相番号Ｎに応じて、ＡＤＣ１０４では、図４のタイミングチャートの（Ｂ）に示すように、入力信号と基準クロックＣＬＫとの位相差をオフセット値Δ＋位相番号Ｎ×角度θに設定した状態で基準クロックＣＬＫの立ち上がりのタイミングに合わせてサンプリングが行われる。
サンプリング値は位相調整回路１００に入力され、レジスタＡ１０，レジスタＢ１２，レジスタＣ１４へと順にシフトされつつ保持され、これらの値に基づいて差分演算器１６，１８により隣接するサンプリング値の差分値（絶対値）が算出され、さらに、差分演算器２０により差分演算器１６，１８の出力値の差分値（絶対値）が算出される。
ステップＳ１４では、比較器２２により差分演算器２０の値が基準値レジスタ２４に保持されている値よりも大きいか否かを判定される。差分演算器２０の値が基準値レジスタ２４に保持されている値よりも大きい場合にはステップＳ１６に処理を移行させ、そうでない場合にはステップＳ１８へ処理を移行させる。
ステップＳ１６では、基準値レジスタ２４及び最適位相番号レジスタ２６の更新が行われる。比較器２２は、差分演算器２０の値が基準値レジスタ２４に保持されている値よりも大きい場合には基準値レジスタ２４へ差分演算器２０の出力値を出力して、その値で基準値レジスタ２４を更新する。また、最適位相番号レジスタ２６へ位相番号更新信号を出力し、位相番号設定部２８から現在出力されている位相番号ｎで最適位相番号レジスタ２６を更新する。
ステップＳ１８では、位相番号設定部２８において、位相番号ｎが最大位相番号Ｎｍａｘまで更新されたか否かが判定される。位相番号ｎが最大位相番号Ｎｍａｘに到達していない場合にはステップＳ２０へ処理を移行させ、そうでない場合にはステップＳ２２へ処理を移行させる。
ステップＳ２０では、位相番号ｎを１増加させてステップＳ１２へ処理を戻す。ステップＳ１２では、位相番号ｎの更新に応じて、ＣＰＵ１０２からＡＤＣ１０４に設定された位相番号Ｎに対応する位相差で基準クロックＣＬＫの立ち上がりのタイミングに合わせて入力信号のサンプリングが行われる。
このように、位相番号ｎを更新しつつ、図５に示すように、サンプリング値の差分値のさらに差分値を基準値レジスタ２４の値と比較することによって、サンプリング値の差分値のさらに差分値が最も大きくなるときの位相番号ｎを最適位相番号レジスタ２６に設定することができる。この最適位相番号レジスタ２６に設定された値は、図５に示すように、ＡＤＣ１０４への入力信号が大きく変化する立ち上がり（立ち下がり）部分に基準クロックＣＬＫの立ち上がりが一致するときの位相を示すものとなる。
ステップＳ２２では、位相番号設定部２８から出力される位相変更リクエストＲＱＳＴがローレベルからハイレベルに変更される。ＣＰＵ１０２は、この位相変更リクエストＲＱＳＴの変更を受けて、図６に示すように、位相調整回路１００から受けた最適位相番号Ｎｂｅｓｔで示される入力信号Ｄａｔａ及び基準クロックＣＬＫとの位相差から１８０°ずれた位相差を示す位相番号ＮをＡＤＣ１０４へ出力する。
これにより、ＡＤＣ１０４では、入力信号のパルスの変動点（立ち上がり部や立ち下がり部）から離れたタイミングでサンプリングを行うことが可能となる。
なお、本実施の形態では、最適位相番号Ｎｂｅｓｔで表される位相差からずらす角度を１８０°としたが５０°以上３１０°以下とすることが好ましい。例えば、テレビジョン放送における映像信号等に対しては、５０°以上３１０°以下とすることによって立ち上がり部のオーバーシュートや立ち下がり部のアンダーシュートの影響を避けることができる。ただし、ずらす角度を１８０°に近づけることによってより確実に正確なサンプリング処理を行うことが可能となる。
本発明の実施の形態における信号処理回路の構成を示す図である。 本発明の実施の形態における位相調整回路子の構成を示す図である。 本発明の実施の形態における位相調整処理を示すフローチャートである。 本発明の実施の形態におけるサンプリング処理を説明するタイミングチャートである。 本発明の実施の形態における最適位相を決定する処理を説明する図である。 本発明の実施の形態におけるサンプリングのタイミングを示す位相差を説明するタイミングチャートである。 従来のサンプリングのタイミングを示す位相差を説明するタイミングチャートである。 従来のオーバーシュートによるサンプリングのタイミングへの影響を説明する図である。 従来のオーバーシュートによるサンプリングのタイミングへの影響を説明する図である。
符号の説明
１０ レジスタＡ、１２ レジスタＢ、１４ レジスタＣ、１６，１８，２０ 差分演算器、２２ 比較器、２４ 基準値レジスタ、２６ 最適位相番号レジスタ、２８ 位相番号設定部、１００ 位相調整回路、１０２ ＣＰＵ、１０４ ＡＤＣ。

Claims (3)

  1. パルス状の入力信号をサンプリングするタイミングを決定する信号処理回路であって、
    前記入力信号のパルスの変動点を検出する変動点検出手段を備え、
    前記変動点検出手段は、
    前記入力信号の複数のサンプリング値間の差分値を求める第１の差分演算器と、
    前記第１の差分演算器で処理されるサンプリング値とは異なる時点における前記入力信号の複数のサンプリング値間の差分値を求める第２の差分演算器と、
    前記第１及び第２の差分演算器で求められた差分値間の差分値を求める第３の差分演算器と、を備え、
    前記第３の差分演算器の値に基づいて前記入力信号のパルスの変動点を検出し、前記変動点検出手段において検出された前記入力信号のパルスの変動点から所定の位相幅ずれた位相点を前記入力信号のサンプリングのタイミングとして設定することを特徴とする信号処理回路。
  2. 請求項１に記載の信号処理回路であって、
    前記変動点検出手段は、前記第３の差分演算器の値が最大となるときのサンプリングのタイミングを前記入力信号のパルスの変動点として検出することを特徴とする信号処理回路。
  3. 請求項１又は２に記載の信号処理回路であって、
    前記所定の位相差は５０°以上３１０°以下であることを特徴とする信号処理回路。

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