JPH10215241A - クロック抽出回路 - Google Patents

Abstract

(57)【要約】 【課題】 バースト信号からクロックを抽出する回路を
素子数の少ない回路で実現する。 【解決手段】 クロック抽出回路を、多相クロック生成
部１と、セレクタ２と、位相比較回路３と、時間／電圧
変換回路４と、ピーク保持回路５と、Ａ／Ｄ変換回路６
と、リセットパルス供給回路７と、ホールド回路８とか
ら構成し、クロック生成回路１は外部から供給されるク
ロックを基準クロックとして周波数が等しく位相が異な
る複数個のクロックを生成し、時間／電圧変換回路４が
位相比較器３からのバースト信号の位相と基準クロック
の位相差に等しいパルス幅のパルス信号を電圧に変換
し、ピーク保持回路５で該電圧のピーク値を保持し、Ａ
／Ｄコンバータ６でピーク値を量子化し、ホールド回路
８でバースト信号が続く間量子化された信号を保持して
セレクタ２を制御し、バースト信号の位相に最も近いク
ロックを選択出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バースト信号の位
相に同期させて信号の再生を行うバースト伝送に対応し
たクロック抽出回路にかかわり、特に、ポイント対マル
チポイント方式の光伝送方式において、ポイント側でマ
ルチポイント側からのバースト信号を受信する場合に適
用して好適なクロック抽出回路に関する。

【０００２】

【従来の技術】バースト伝送に対応したクロック抽出回
路の従来技術として、例えば、「高速ＰＤＳシステムに
おけるバースト伝送対応ビット同期」（岩村篤、芦謙浩
著：電子情報通信学会技術報告、ＳＳＥ９５−８３，Ｉ
Ｎ９５−５４，ＣＳ９５−１０３、７９〜８４頁：電子
情報通信学会）に示される回路が知られている。

【０００３】上記したビット同期回路について図５を用
いて説明する。このビット同期回路は、多相クロック発
生部５１と、選択出力部５２と、多相サンプル部５３
と、変化点検出部５４と、同期用クロック決定部５５と
から構成される。この回路は、多相クロックを用いて入
力データの変化点を検出し、変化点に最も近いクロック
から固定位相ずれた位相のクロックで、データをリタイ
ミングする方法である。受信データは多相サンプル部５
３で多相化され、変化点検出部５４で受信信号の変化点
を検出する。同期信号用クロック決定部５５では、受信
信号の変化点からリタイミングに必要な位相位置を算出
し、その結果に基づいて、選択出力部５２で、多相サン
プル部５３で多相化された信号の中から受信信号に同期
した信号を選択する。

【０００４】この回路は、周波数が等しく位相が異なる
ｎ個のクロックから、受信信号の識別点に最も近いクロ
ックを選択するものである。この回路を大きく分ける
と、周波数が等しく位相が異なるｎ個のクロックを生成
する回路と、受信バースト信号の位相を検出して識別点
に最も近い位相のクロックを選択する回路の２つから構
成される。

【０００５】ｎ個のクロックの生成の手段として、外部
より供給される伝送クロックからＰＬＬ回路を用いてｎ
／２倍の周波数のクロックを生成し、このｎ／２倍の周
波数のクロックを分周して周波数が等しく位相が異なる
ｎ／２個のクロックを生成し、さらにそれぞれのクロッ
クを反転することで総数ｎ個のクロックを生成する回路
が用いられる。また、受信バースト信号の位相を検出し
て最も近い位相のクロックを選択する手段として、上記
のｎ個のクロックで受信信号をそれぞれサンプリング
し、ｎ個のサンプリング信号から受信信号の立ち上がり
および立ち下がり変化点を検出し、立ち上がりおよび立
ち下がり変化点の中点に最も近い位相のクロックをｎ個
のクロックから選択する回路が用いられる。上記回路の
ＰＬＬ回路を除く部分は、伝送フレームを処理するゲー
トアレー内に実現され、クロック抽出機能を持たない光
モジュールの出力信号を、ゲートアレー内で処理してク
ロックが抽出される。

【０００６】

【発明が解決しようとする課題】上記、従来の技術にお
いては、クロック抽出回路は光モジュールの外で実現さ
れている。しかし、連続信号伝送用の光モジュールにお
いては、モジュール内にクロック抽出回路を内蔵し、受
信信号を抽出したクロックでサンプリングした後、サン
プリング信号および抽出クロックを出力する構成が多
い。光モジュール内で受信信号をサンプリングすること
により、光モジュールの出力信号はパルス幅デューティ
ーの歪みなしで出力される。したがって、光モジュール
と伝送フレーム処理用のゲートアレーが基板上で離れて
配置された時に発生する基板上でのパルス幅デューティ
ーの劣化に対して、大きなマージンを確保することがで
きる。

【０００７】しかし、上記従来の技術による回路を光モ
ジュール内に備える場合、ｎ個のサンプリング回路とそ
の後段に接続される論理判定回路、ｎ分周回路等で数１
００から数１０００のトランジスタ数の回路を光モジュ
ール内に備える必要がある。この回路規模はＩＣ１個分
に相当し、この回路を光モジュール内に備えることは光
モジュールの大型化や消費電力の増大を招く。

【０００８】本発明の課題は、素子数の少ない回路でバ
ースト信号からのクロック抽出を行うクロック抽出回路
を提供することである。

【０００９】

【課題を解決するための手段】上記課題を解決する手段
として、従来技術ではｎ個備えられているサンプリング
回路を１個に減らすことが有効である。そのために、外
部から与えられる伝送クロックを基準クロックとし、こ
の基準クロックと受信バースト信号の位相差を位相比較
器を用いてアナログ量として検出する。検出した位相差
を電圧に変換し、この電圧をｎ−１個のしきい値を持つ
アナログディジタルコンバーターでｎ値の信号に量子化
する。このｎ値の信号とｎ個のクロックには１体１の対
応関係を持たせておき、ｎ個のクロックから１つを選択
するセレクタの制御をアナログディジタルコンバーター
の出力信号で行う。基準クロックと受信バースト信号の
位相差を検出する回路は、例えばフリップフロップを用
いた位相比較器が適用できる。また、位相差を電圧に変
換する回路は、例えば、容量を定電流で充電する回路を
位相比較器の出力信号で駆動することで実現できる。

【００１０】また、ｎ個のクロックを生成して、選択す
る回路の代わりに、上記の基準クロックを遅延させて抽
出クロックを生成する方法により、さらに回路規模を縮
小できる。電圧制御遅延回路の実現手段としては、例え
ば“電子情報通信学会技術報告ＩＣＤ９４−６８”に示
されている電圧制御発振回路の帰還ループを切断するこ
とで電圧制御遅延回路として動作する。電圧制御遅延回
路の制御電圧には、先に記した基準クロックと受信バー
スト信号の位相差を電圧に変換した信号を用いる。

【００１１】上記課題を解決するために、本発明は、受
信信号をリタイミングするためのタイミングクロックを
抽出するクロック抽出回路において、上記受信信号の伝
送周波数に等しく互いに位相が異なる複数のクロックを
生成する手段と、上記受信信号と上記複数のクロックの
１つとの位相差を検出して上記位相差に比例した電圧を
発生させる位相比較手段と、上記位相比較手段の出力電
圧に基づいて上記複数のクロックから１つを選択出力す
るセレクターと備えた。

【００１２】さらに、本発明は、受信信号をリタイミン
グするためのタイミングクロックを抽出する回路におい
て、上記受信信号の伝送周波数に等しく互いに位相が異
なる複数のクロックを生成する手段と、上記受信信号と
上記複数のクロックの１つとの位相差を検出して上記位
相差に比例した電圧を発生させる位相比較手段と、上記
位相比較手段の出力電圧のピーク値を保持するピーク検
出手段と、上記ピーク検出手段の出力電圧を量子化する
アナログディジタルコンバーターと、上記アナログディ
ジタルコンバーターの出力によって上記複数のクロック
から１つを選択出力するセレクターとを備えた。

【００１３】また、本発明は、クロック抽出回路におい
て、上記上記受信信号の立ち上がりと上記複数のクロッ
クの１つの立ち上がりとの位相差を検出して上記位相差
に比例した電圧を発生させる第１の位相比較手段と、上
記受信信号の立ち下がりと上記複数のクロックの１つの
立ち上がりとの位相差を検出して上記位相差に比例した
電圧を発生させる第２の位相比較手段と、上記第１の位
相比較手段の出力電圧のピーク値を保持する第１のピー
ク検出手段と、上記第２の位相比較手段の出力電圧のピ
ーク値を保持する第２のピーク検出手段と、上記第１お
よび第２のピーク検出手段の出力電圧の差をとる手段
と、上記差をとる手段の出力を量子化するアナログディ
ジタルコンバーターと、該アナログディジタルコンバー
ターの出力によって上記複数のクロックから１つを選択
出力するセレクターを備えた。

【００１４】そして、本発明は、上記クロック抽出回路
において、上記位相比較手段を、上記受信信号と上記複
数のクロックの１つとの位相差を検出して上記位相差に
比例した時間幅のパルス信号を発生させる位相比較回路
と、上記位相比較回路の出力パルス幅に比例した電圧を
発生させる時間／電圧変換回路から構成した。さらに、
本発明は、上記クロック抽出回路において、上記セレク
ターを、上記受信信号中の特定のビット列が入力された
区間内でのみ上記選択出力動作を行うようにした。加え
て、本発明は、上記クロック抽出回路において、上記受
信信号中の特定のビット列の直前に上記ピーク検出手段
をリセットする手段を備えた。

【００１５】本発明は、受信信号をリタイミングするた
めのタイミングクロックを抽出するクロック抽出回路に
おいて、上記受信信号の立上りと上記受信信号の伝送周
波数に等しい周波数のクロックとの位相差を検出してこ
の位相差に比例した電圧を発生させる第１の位相比較手
段と、上記受信信号の立ち下がりと上記受信信号の伝送
周波数に等しい周波数のクロックとの位相差を検出して
この位相差に比例した電圧を発生させる第２の位相比較
手段と、上記第１の位相比較手段の出力電圧のピーク値
を保持する第１のピーク検出手段と、上記第２の位相比
較手段の出力電圧のピーク値を保持する第２のピーク検
出手段と、上記第１のピーク検出手段および第２のピー
ク検出手段の出力電圧の差をとる手段と、上記複数のク
ロックの１つを入力とし上記差をとる手段の出力を制御
入力とする電圧制御可変遅延回路を備えた。

【００１６】さらに、本発明は、受信信号をリタイミン
グするためのタイミングクロックを抽出するクロック抽
出回路において、上記受信信号の伝送周波数に等しい周
波数のクロックを入力とする電圧制御可変遅延回路と、
上記受信信号を第１の入力とし、電圧制御可変遅延回路
の出力を第２の入力とし両入力の位相差に比例した電圧
を出力する位相比較手段と、該位相比較手段の出力電圧
を平滑して上記電圧制御可変遅延回路の遅延量を制御す
るローパスフィルタとを備え、該ローパスフィルタの出
力を前記電圧制御可変遅延回路の制御電圧とした。

【００１７】

【発明の実施の形態】図１を用いて、本発明にかかるク
ロック抽出回路の第１の実施例の構成を説明する。この
実施例は、受信バースト信号の立ち上がり位相に基づい
て最適クロックを選択するようにしたクロック抽出回路
の例である。本実施例のクロック抽出回路は、４相クロ
ック生成部１と、セレクタ２と、位相比較器３と、時間
／電圧変換回路４と、ピーク保持回路５と、アナログ／
ディジタル（Ａ／Ｄ）コンバータ６と、リセットパルス
供給回路７と、ホールド回路８とから構成される。

【００１８】４相クロック生成部１は、位相比較器１１
と、ローパスフィルタ１２と、電圧制御発振回路（電圧
制御発振器）１３と、差動出力アンプ１４および差動出
力アンプ１５とを有し図示のように構成される。時間／
電圧変換回路４は、電圧制御定電流源４１と、容量４２
と、差動アンプ４４と、トランジスタ４３とを有し図示
のように構成される。

【００１９】４相クロック生成部１は、外部から供給さ
れるクロックを基準クロックとして、位相が０度、９０
度、１８０度、２７０度ずれたクロックを生成する。位
相比較器１１と、ローパスフィルタ１２と、電圧制御発
振回路１３とが、ＰＬＬ回路を形成しており、位相比較
器１１をアナログ乗算回路で実現すると、２つの入力ク
ロックの位相差が９０度の位相差でＰＬＬ回路が安定す
る。したがって、このＰＬＬ回路では、基準クロックか
ら９０度位相がずれたクロックが生成される。４相ロッ
ク生成回路１に入力された基準クロックは、差動出力ア
ンプ１４に入力され、位相が０度および１８０度のクロ
ックが出力される。また、基準クロックから９０度位相
がずれたＰＬＬ回路の出力クロックは、差動出力アンプ
１５に入力され、位相が９０度および２７０度のクロッ
クが出力される。このようにして、４相クロック生成回
路１において、基準クロックの周波数に等しく位相がそ
れぞれ９０度ずつずれた４相のクロックが生成される。

【００２０】一方、位相比較器３は、基準クロックと受
信信号の立ち上がりを比較して、その位相差に比例した
パルス幅のパルスを出力する。

【００２１】時間／電圧変換回路４は、位相比較器３の
出力パルス幅に比例した電圧を出力する回路である。電
圧制御定電流源４１は、制御電圧によって出力電流が制
御される。位相比較器３の出力が高レベルである時は、
電圧制御定電流源４１が容量４２を充電し、パルス幅に
比例した電圧が充電される。位相比較器３の出力が低レ
ベルになると、電圧制御定電流源４１の電流は０にな
る。同時に差動アンプ４４の負入力端子が低レベルにな
り、トランジスタ４３がオンになり、容量１４の電荷の
放電を始める。そして差動アンプ４４の正入力端子と負
入力端子が同じ電圧になったところでトランジスタ４３
がオフになり放電が停止する。したがって、時間／電圧
変換回路４の出力から、振幅が位相差に比例した電圧の
のこぎり波が得られる。

【００２２】ピーク保持回路５は、前記時間／電圧変換
回路４の出力信号（アナログ）のピーク値を保持する。
このピーク保持回路５は、ピーク検出手段として働く。

【００２３】アナログディジタルコンバータ６は、ピー
ク保持回路５の出力電圧としきい値を比較して、ピーク
保持回路５のアナログ出力電圧を４値に量子化したディ
ジタル信号として出力する。

【００２４】ホールド回路８は、バースト信号が続く間
アナログディジタルコンバータ６の４値に量子化された
信号を保持し、セレクタ２に出力する。

【００２５】セレクタ２は、ホールド回路８の４値に量
子化された出力信号に対応する位相のクロックを選択し
て出力する。さらに、セレクタ２は、受信信号中の特定
のビット列が入力されたく間でのみ選択動作を行う。

【００２６】リセットパルス供給回路７は、次のバース
ト信号の入力前にピーク保持回路５およびホールド回路
８をリセットする。すなわち、リセットパルス供給回路
７は、受信信号中の特定のビット列の直前にピーク保持
回路（ピーク検出手段）５をリセットする。

【００２７】ここで、位相比較回路３と、時間／電圧変
換回路４とで、受信信号と基準クロックとの位相差を検
出して、位相差に比例した電圧を発生させる位相比較手
段を構成する。

【００２８】このようにして、バースト信号毎に、最適
値に最も近い位相のクロックが選択される。本実施例で
は、伝送クロックで同期するＰＬＬ回路を用いて９０度
位相がずれたクロックを生成し、多相クロックを得てい
るが、従来から知られているように伝送クロックの２倍
の周波数で同期するＰＬＬ回路の正相出力と逆相出力を
それぞれ２分周して多相クロックを作る方法も適用でき
る。また、９０度移相回路を用いて多相クロックを得る
方法も適用可能である。さらに、本実施例では、受信信
号と基準クロックとの位相差を得ているが、基準クロッ
クに代えて多相クロック生成回路の複数のクロックの１
つを位相差を検出用の基準となるクロックとして用いて
もよい。

【００２９】次に、図２を用いて本発明にかかるクロッ
ク抽出回路の第２の実施例を説明する。本実施例は、受
信バースト信号の立ち上がりと立ち下がりの位相から最
適クロックを選択する回路の構成例である。本実施例の
クロック抽出回路は、基準信号と受信バースト信号の立
ち上がりとの位相差を検出する第１の系と基準信号と受
信バースト信号の立ち下がりとの位相差を検出する第２
の系とを有する点に特徴を有する。本実施例のクロック
抽出回路は、４相クロック生成部１と、セレクタ２と、
位相比較器３−１，３−２と、時間／電圧変換回路４−
１，４−２と、ピーク保持回路５−１，５−３と、差動
アンプ９と、アナログディジタル（Ａ／Ｄ）コンバータ
６と、リセットパルス供給回路７と、ホールド回路８と
から構成される。

【００３０】４相クロック生成部１は、第１の実施例で
説明した回路と同じである。位相比較器３−１は、基準
クロックと受信信号の立ち上がりを比較して、その位相
差に比例したパルス幅のパルスを出力する。また、位相
比較器３−２は、基準クロックの立ち上がりと受信信号
の立ち下がりを比較して、その位相差に比例したパルス
幅のパルスを出力する。時間／電圧変換回路４は、第１
の実施例で説明した回路と同じである。時間／電圧変換
回路４−１は、振幅が位相比較器３−１から出力される
位相差に比例した電圧ののこぎり波を出力する。ピーク
保持回路５−１は、時間／電圧変換回路４−１から出力
されるのこぎり波のピーク値を保持する。時間／電圧変
換回路４−２は、振幅が位相比較器３−２から出力され
る位相差に比例した電圧ののこぎり波を出力する。ピー
ク保持回路５−２は、時間／電圧変換回路４−２から出
力されるのこぎり波のピーク値を保持する。

【００３１】差動アンプ９は、ピーク保持回路５−１，
５−２の出力の差を出力する。すなわち、受信信号の立
ち上がり位相と立ち下がり位相の中点を最適識別点とし
て検出し、基準クロックとの差を出力する回路として動
作する。アナログディジタルコンバータ６、リセットパ
ルス供給回路７、ホールド回路８、セレクタ２の動作
は、第１の実施例と同じである。

【００３２】バースト伝送では、受信回路でのしきい値
を正確に設定することができず、最適識別点を中心に対
称なパルス幅歪みが発生することがあるが、本実施例で
は、受信信号の立ち上がり位相と立ち下がり位相の中点
を最適識別点として認識するので、パルス幅歪みの大き
さにかかわらず最適識別点に最も近いクロックを選択で
きる。

【００３３】次に、図３を用いて本発明にかかるクロッ
ク抽出回路の第３の実施例を説明する。本実施例は、受
信バースト信号の立ち上がりと立ち下がりの位相の中点
に、基準クロックの位相をずらして一致させるクロック
抽出回路の構成例である。本実施例は、位相比較器３−
１，３−２と、時間／電圧変換回路４−１，４−２と、
ピーク保持回路５−１，５−２と、差動アンプ９と、ホ
ールド回路８１と、電圧制御可変遅延回路２１とから構
成される。

【００３４】電圧制御可変遅延回路２１として、例えば
「電子情報通信学会技術報告ＩＣＤ９４−６８」に示さ
れている電圧制御発振回路の帰還ループを切断すること
で、電圧制御遅延回路として動作する。

【００３５】位相比較器３−１，３−１、時間／電圧変
換回路４−１，４−２、ピーク保持回路５−１，５−
２、差動アンプ９により受信信号の立ち上がり位相と立
ち下がり位相の中点と、基準クロックとの差に比例する
電圧が出力される動作は第２の実施例と同じである。本
実施例は、差動アンプ９の出力をホールド回路８１にお
いてアナログ値で保持し、この電圧で電圧制御可変遅延
回路２６の遅延量を制御し、受信信号の立ち上がり位相
と立ち下がり位相の中点と、基準クロックを一致させ
る。

【００３６】この実施例においては、外部クロックから
ｎ個のクロックを生成する回路（多相クロック生成回路
４）が不要となるので、回路規模を縮小させることがで
きると共に、クロック位相を連続的に変えることができ
るので、ｎ個のクロックを選択する場合には避けられな
い（３６０／ｎ）度のクロックを選択することによる誤
差をなくすことができる。

【００３７】次に、図４を用いて本発明にかかるクロッ
ク抽出回路の第４の実施例を説明する。本実施例は、帰
還制御を用いて、受信バースト信号と遅延した基準クロ
ックの位相を一致させるクロック抽出回路の構成例であ
る。本実施例のクロック抽出回路は、位相比較器３と、
時間／電圧変換回路４と、ローパスフィルタ１２０と、
電圧制御可変遅延回路２１とから構成される。

【００３８】電圧制御可変遅延回路２１は、第３の実施
例で説明した回路と同じである。位相比較器３は、受信
信号と、電圧制御可変遅延回路２１から出力される遅延
した基準クロックの位相差を出力する。時間／電圧変換
回路４の動作は第１の実施例と同じであり、位相比較器
３の位相出力に比例した電圧を出力する。ローパスフィ
ルタ１２０は、時間／電圧変換回路４の出力電圧を平滑
する。すなわち、ローパスフィルタ１２０の出力信号
は、時間／電圧変換回路４の出力である位相差に比例し
た電圧であり、電圧制御可変遅延回路２１の遅延量を制
御する。本実施例は、個々の回路ブロックの誤差を帰還
制御することによって抑圧できる利点がある。

【００３９】

【発明の効果】本発明により、素子数の少ない回路でバ
ースト信号から最適なクロックを抽出できるので、受信
信号増幅用のＩＣにクロック抽出機能を内蔵させ、小
型、低消費電力のクロック抽出機能付きバースト受信光
モジュールを提供することができる。

【図面の簡単な説明】

【図１】本発明にかかるクロック抽出回路の第１の実施
例を示すブロック図。

【図２】本発明にかかるクロック抽出回路の第２の実施
例を示すブロック図。

【図３】本発明にかかるクロック抽出回路の第３の実施
例を示すブロック図。

【図４】本発明にかかるクロック抽出回路の第４の実施
例を示すブロック図。

【図５】従来のクロック抽出回路の例を示すブロック
図。

【符号の説明】

１ ４相クロック生成部（多相クロック生成部） ２ セレクタ ３ 位相比較器 ４ 時間／電圧変換回路 ５ ピーク保持回路 ６ アナログディジタルコンバータ ７ リセットパルス供給回路 ８ ホールド回路 ９ 差動アンプ ２１ 電圧制御可変遅延回路 １１ 位相比較器 １２ ローパスフィルタ １３ 電圧制御発振回路 １４，１５ 差動出力アンプ ４１ 電圧制御定電流源 ４２ 容量 ４４ 差動アンプ ４３ トランジスタ ５１ 多相クロック発生部 ５２ 選択出力部 ５３ 多相サンプル部 ５４ 変化点検出部 ５５ 同期用クロック決定部 ８１ ホールド回路（アナログ） １２０ ローパスフィルタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤沢 幸雄 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 石原 昇 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 中村 誠 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 受信信号をリタイミングするためのタイ
   ミングクロックを抽出するクロック抽出回路において、 上記受信信号の伝送周波数に等しく互いに位相が異なる
   複数のクロックを生成する手段と、 上記受信信号と上記複数のクロックの１つとの位相差を
   検出して上記位相差に比例した電圧を発生させる位相比
   較手段と、 上記位相比較手段の出力電圧に基づいて上記複数のクロ
   ックから１つを選択出力するセレクターを備えたことを
   特徴とするクロック抽出回路。
2. 【請求項２】 受信信号をリタイミングするためのタイ
   ミングクロックを抽出する回路において、 上記受信信号の伝送周波数に等しく互いに位相が異なる
   複数のクロックを生成する手段と、 上記受信信号と上記複数のクロックの１つとの位相差を
   検出して上記位相差に比例した電圧を発生させる位相比
   較手段と、 上記位相比較手段の出力電圧のピーク値を保持するピー
   ク検出手段と、 上記ピーク検出手段の出力電圧を量子化するアナログデ
   ィジタルコンバーターと、 上記アナログディジタルコンバーターの出力によって上
   記複数のクロックから１つを選択出力するセレクターを
   備えたことを特徴とするクロック抽出回路。
3. 【請求項３】 上記受信信号の立ち上がりと上記複数の
   クロックの１つの立ち上がりとの位相差を検出して上記
   位相差に比例した電圧を発生させる第１の位相比較手段
   と、上記受信信号の立ち下がりと上記複数のクロックの
   １つの立ち上がりとの位相差を検出して上記位相差に比
   例した電圧を発生させる第２の位相比較手段と、上記第
   １の位相比較手段の出力電圧のピーク値を保持する第１
   のピーク検出手段と、上記第２の位相比較手段の出力電
   圧のピーク値を保持する第２のピーク検出手段と、上記
   第１および第２のピーク検出手段の出力電圧の差をとる
   手段と、上記差をとる手段の出力を量子化するアナログ
   ディジタルコンバーターと、該アナログディジタルコン
   バーターの出力によって上記複数のクロックから１つを
   選択出力するセレクターを備えたことを特徴とする請求
   項２記載のクロック抽出回路。
4. 【請求項４】 上記位相比較手段は、上記受信信号と上
   記複数のクロックの１つとの位相差を検出して上記位相
   差に比例した時間幅のパルス信号を発生させる位相比較
   回路と、上記位相比較回路の出力パルス幅に比例した電
   圧を発生させる時間／電圧変換回路を備えたことを特徴
   とする請求項３記載のクロック抽出回路。
5. 【請求項５】 上記セレクターは、上記受信信号中の特
   定のビット列が入力された区間内でのみ上記選択出力動
   作を行うことを特徴とする請求項３記載のクロック抽出
   回路。
6. 【請求項６】 上記受信信号中の特定のビット列の直前
   に上記ピーク検出手段をリセットする手段を備えたこと
   を特徴とする請求項３記載のクロック抽出回路。
7. 【請求項７】 受信信号をリタイミングするためのタイ
   ミングクロックを抽出するクロック抽出回路において、 上記受信信号の立上りと上記受信信号の伝送周波数に等
   しい周波数のクロックとの位相差を検出してこの位相差
   に比例した電圧を発生させる第１の位相比較手段と、 上記受信信号の立ち下がりと上記受信信号の伝送周波数
   に等しい周波数のクロックとの位相差を検出してこの位
   相差に比例した電圧を発生させる第２の位相比較手段
   と、 上記第１の位相比較手段の出力電圧のピーク値を保持す
   る第１のピーク検出手段と、 上記第２の位相比較手段の出力電圧のピーク値を保持す
   る第２のピーク検出手段と、 上記第１のピーク検出手段および第２のピーク検出手段
   の出力電圧の差をとる手段と、 上記複数のクロックの１つを入力とし上記差をとる手段
   の出力を制御入力とする電圧制御可変遅延回路を備えた
   ことを特徴とするクロック抽出回路。
8. 【請求項８】 受信信号をリタイミングするためのタイ
   ミングクロックを抽出するクロック抽出回路において、 上記受信信号の伝送周波数に等しい周波数のクロックを
   入力とする電圧制御可変遅延回路と、 上記受信信号を第１の入力とし、電圧制御可変遅延回路
   の出力を第２の入力とし両入力の位相差に比例した電圧
   を出力する位相比較手段と、 該位相比較手段の出力電圧を平滑して上記電圧制御可変
   遅延回路の遅延量を制御するローパスフィルタとを備
   え、 該ローパスフィルタの出力を前記電圧制御可変遅延回路
   の制御電圧とすることを特徴とするクロック抽出回路。