JP2004328063A - シリアルデータ受信回路 - Google Patents
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Abstract
【課題】チャネル間にタイミングスキューが発生する多チャネル高速シリアル伝送システムにおいて、少ないサンプリング数で正しくデータの確定が行えるようにし、低消費電力化および小型化が図れるようにすること。
【解決手段】ＰＬＬ回路３は入力クロックからマルチフェイズクロックを生成する。オーバーサンプル回路４はブランキング期間において入力シリアルデータをオーバーサンプリングする。サンプリングクロック選択回路５はＰＬＬ回路３が生成するマルチフェイズクロックの中から最適な位相を与える１つのサンプリングクロックを選択する。非ブランキング期間では、この選択した１つのサンプリングクロックを用いた×１サンプリングによってデータを取り込む。
【選択図】 図１
【解決手段】ＰＬＬ回路３は入力クロックからマルチフェイズクロックを生成する。オーバーサンプル回路４はブランキング期間において入力シリアルデータをオーバーサンプリングする。サンプリングクロック選択回路５はＰＬＬ回路３が生成するマルチフェイズクロックの中から最適な位相を与える１つのサンプリングクロックを選択する。非ブランキング期間では、この選択した１つのサンプリングクロックを用いた×１サンプリングによってデータを取り込む。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、クロックと１以上のシリアルデータとを並列に伝送する並列伝送路から前記シリアルデータを前記クロックに同期して取り込むシリアルデータ受信回路に関するものである。
【０００２】
【従来の技術】
例えば、映像ディスプレイシステムでは、高速で多チャネルのシリアルデータをクロックと共に伝送する。この種の多チャネル高速シリアル伝送システムは、例えば図１８に示すように構成されている。なお、図１８は、多チャネル高速シリアル伝送システムの一般的な構成例を示すブロック図である。
【０００３】
図１８に示す多チャネル高速シリアル伝送システムでは、送信側デバイス１００が備えるパラレルシリアル変換回路１０１において、パラレルデータバス上のＤａｔａ＜９：０＞がクロックＣｌｏｃｋに同期してシリアルデータに変換され、クロックＣｌｏｃｋと共に並列伝送路１１１を構成する各伝送線路に送出される。
【０００４】
そして、並列伝送路１１１では、クロックとデータとの間やデータ同士間など、チャネル間にタイミングスキューが発生する。また、並列伝送路１１１では、伝送線路の表皮効果や誘電損失等によって信号の振幅が歪むことが多い。そのため、受信側デバイス１２１では、シリアルデータ受信回路であるデータリカバリ回路１１２を備えている。
【０００５】
データリカバリ回路１１２は、並列伝送路１１１の各伝送線路から取り込んだシリアルデータを一緒に送られてくるクロックに同期してパラレル変換する機能に加えて、シリアルデータを正しく確定するため、シリアルデータを１ビット単位に複数回サンプリングして最適解を得るいわゆるオーバーサンプリング機能を有している。
【０００６】
図１９は、図１８に示す受信側デバイスが備えるデータリカバリ回路において実施できる各サンプリング方法の特徴を説明する図である。図１９では、“×１サンプリングの場合”と“×３サンプリングの場合”と“×４サンプリングの場合”と“×５サンプリングの場合”との４つのサンプリング方法が示されている。
【０００７】
図１９において、“×１サンプリングの場合”には、クロックとデータとの間にスキューが発生してしまうと、不定をサンプリングしてしまうことがあるので、「スキュー調整機能」なしには使用することができない。“×３サンプリングの場合”には、波形が歪んだ場合、２：１の割合で不定の方を多く選択してしまう場合があり得る。“×４サンフリングの場合”には、同様に２：２の割合で不定の方を選択してしまう場合があり得る。しかし、最後の“×５サンプリングの場合”では、３回確定する確率が以上説明した３つの方式よりも高くなる。
【０００８】
つまり、データリカバリ回路としては、サンプリング数を５以上にすると、エラーレートを各段に低下させることが可能となる。そこで、従来では、例えば図２１に示すようなオーバーサンプリングによるデータリカバリ回路が用いられている。なお、図２０は、図１８に示す受信側デバイスが備えるデータリカバリ回路がオーバーサンプリングを行う場合の構成例を示すブロック図である。
【０００９】
図２０に示すデータリカバリ回路は、シリアルデータが入力される差動構成の入力回路１３１と、クロックが入力される差動構成の入力回路１３２と、入力回路１３２が出力するクロックに基づきマルチフェイズクロックを生成する位相ロックループ回路（ＰＬＬ回路）１３３と、ＰＬＬ回路１３３が出力するマルチフェイズクロックに従って入力回路１３１の出力であるシリアルデータをサンプリングするオーバーサンプル回路１３４と、オーバーサンプル回路１３４がサンプリングした複数のサンプリング値から最適な１つのビット値を確定するビット確定回路１３５と、ビット確定回路１３５が確定したビット列をＰＬＬ回路１３３が出力するマルチフェイズクロックに従ってパラレルデータに変換するシリアル−パラレル変換回路１３６とで構成されている。
【００１０】
図２１は、図２０に示すデータリカバリ回路の動作を説明するタイミング図である。図２１において、シリアル入力データ（１）は、１サイクルパケットが１０ビットで構成されている。ＰＬＬ回路１３３では、入力クロック（２）を５／２逓倍したオーバーサンプリング基準クロック（３）を生成し、それに基づきサンプリング用のマルチフェイズクロックを生成し、１ビット当たり５回のオーバーサンプリング（４）を実施している。
【００１１】
つまり、５×オーバーサンプリング（４）では、１サイクルパケット当たり５０回のサンプリングエッジが用いられている。そして、マルチフェイズクロックにてサンプリングしたデータに対して、ＭＳＢ選択クロック（５）を用いて上位１０ビット分のデータを取り出し（６）、またＬＳＢ選択クロック（７）を用いて下位１０ビット分のデータを取り出し（８）、それらの位相を揃え、それぞれの５ビットから正しい１ビットを選択する。最後に、位相調整クロック（９）を用いて１０ビットの位相を揃え、パラレルデータ（１０）として出力する。
【００１２】
なお、例えば特許文献１では、無入力区間に雑音が重畳する場合でも雑音とバーストデータとを正確に識別してバーストデータのみをその先頭部分から正確に受信できるデジタルＰＬＬ回路が開示されている。また、特許文献２では、適正なサンプリングポイントを自動的に調整可能なサンプリング位相調整回路が開示されている。また、特許文献３では、映像信号の同期信号を受け入れ、この同期信号に応じて生成される映像信号処理の基となるサンプリングクロックの位相を自動的に調整する回路が開示されている。また、特許文献４では、少しずつ位相の異なる複数のクロック信号を作成し、基準となる信号に対して最適な位相を備えたクロック信号を選択するように構成されるクロック信号作成回路が開示されている。
【００１３】
【特許文献１】
特開２０００−３５８０２１号公報（００３８、図１）
【特許文献２】
特開２０００−２７８４９５号公報（０００９、図１）
【特許文献３】
特開２０００−１５２０３０号公報（００１３、図１）
【特許文献４】
特開平４−２９４０９号公報（２頁〜３頁、第１図）
【００１４】
【発明が解決しようとする課題】
しかしながら、チャネル間にタイミングスキューが発生する多チャネル高速シリアル伝送システムにおいて用いられる従来のシリアルデータ受信回路であるデータリカバリ回路では、エラーレートを改善するために１ビットあたりのオーバーサンプリングの回数を増加すると、消費電力が大きくなり、回路規模も大きくなるという問題があった。
【００１５】
この発明は、上記に鑑みてなされたもので、チャネル間にタイミングスキューが発生する多チャネル高速シリアル伝送システムにおいて、少ないサンプリング数で正しくデータの確定が行えるようにし、低消費電力化および小型化が図れるシリアルデータ受信回路を得ることを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるシリアルデータ受信回路は、クロックと１以上のシリアルデータとを並列に伝送する伝送路から入力される前記クロックに基づきマルチフェイズクロックを生成するマルチフェイズクロック生成手段と、前記伝送路から入力されるシリアルデータの１動作期間内の一部期間において、前記マルチフェイズクロックに従って前記シリアルデータをオーバーサンプリングし、サンプリング結果に基づき前記マルチフェイズクロックの中から最適位相の１サンプリングクロックを、前記一部期間を除いた残余の期間におけるシリアルデータをサンプリングするクロックとして選択するサンプリングクロック選択手段と、前記サンプリングクロック選択手段が選択した１サンプリングクロックに同期して前記シリアルデータをパラレルデータに変換する変換手段と、前記一部期間および残余の期間を示す制御信号を発生する制御信号発生手段とを備えたことを特徴とする。
【００１７】
この発明によれば、並列伝送路からクロックと共に入力されるシリアルデータの１動作期間内の一部期間において、オーバーサンプリングを実施して適切な位相を持つ１サンプリングクロックを選択し、その選択した１サンプリングクロックを残余の期間でのデータ取込用に用いることができる。
【００１８】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるシリアルデータ受信回路の好適な実施の形態を詳細に説明する。
【００１９】
実施の形態１．
図１は、この発明の実施の形態１であるシリアルデータ受信回路の構成を示すブロック図である。図２は、チャネル間にタイミングスキューが発生するシステムの一例として示す映像ディスプレイシステムにおけるタイミング図である。図２は、以下に示す各実施の形態においても参照する。
【００２０】
この発明の各実施の形態では、液晶モニタ等に映像を描画する映像ディスプレイシステムのように、クロックと１以上のシリアルデータとを並列に伝送する多チャネル高速シリアル伝送システムにおいて用いるシリアルデータ受信回路を、並列伝送路からスキューが存在した状態でクロックとデータとを取り込む場合でも、１ビット当たりのサンプリング回数を１回として正しくデータの確定が行えるように構成し、低消費電力化および小型化が実現できるようにしている。
【００２１】
図１に示すシリアルデータ受信回路は、液晶モニタ等に映像を描画する映像ディスプレイシステムへの適用を想定して構成されている。すなわち、このシリアルデータ受信回路は、シリアルデータが入力される差動構成の入力回路１と、クロックが入力される差動構成の入力回路２と、入力回路２が出力するクロックに基づき位相が少しずつ均等にずれたマルチフェイズクロックを生成するＰＬＬ回路３と、ＰＬＬ回路３が出力するマルチフェイズクロックを並列に受けるオーバーサンプル回路４，サンプリングクロック選択回路５およびシリアル−パラレル変換回路６と、シリアル−パラレル変換回路６が出力するパラレルデータから水平同期信号（以下「Ｈｓｙｎｃ」と記す）を抽出するＨｓｙｎｃ抽出回路７とを備え、オーバーサンプル回路４，サンプリングクロック選択回路５およびシリアル−パラレル変換回路６とは、Ｈｓｙｎｃ抽出回路７の検出信号に従って、所定の動作を行うようになっている。
【００２２】
図２に示すように、液晶モニタ等に映像を描画する映像ディスプレイシステムでは、送信側は、Ｈｓｙｎｃとピクセルデータとを送信する。Ｈｓｙｎｃは、ブランキング期間１０とピクセルデータ表示期間１１とで構成され、それを繰り返す信号である。そして、ブランキング期間１０は、高レベルを「Ｈレベル」と表記し、低レベルを「Ｌレベル」と表記すれば、データのシーケンスが“Ｈ、Ｌ、Ｈ、Ｌ、・・”などと決まったパターンになっている。
【００２３】
そこで、Ｈｓｙｎｃ抽出回路７は、抽出したＨｓｙｎｃからブランキング期間１０とピクセルデータ表示期間１１とをそれぞれ検出し、オーバーサンプル回路４，サンプリングクロック選択回路５およびシリアル−パラレル変換回路６とに制御信号として与えるようにしている。
【００２４】
オーバーサンプル回路４は、ＰＬＬ回路３からのマルチフェイズクロックに従って、ブランキング期間１０においては、入力回路１の出力であるシリアルデータを例えば×５のオーバーサンプリングを行い、ピクセルデータ表示期間１１においては、入力回路１の出力であるシリアルデータをサンプリングクロック選択回路５にそのまま出力するようになっている。
【００２５】
サンプリングクロック選択回路５は、ブランキング期間１０において、オーバーサンプル回路４から入力される２０シリアルデータにおける各ビットに適切なサンプリングクロックをＰＬＬ回路３からのマルチフェイズクロックの中から選択する。そして、サンプリングクロック選択回路５は、ピクセルデータ表示期間１１において、オーバーサンプル回路４を介して入力される入力回路１の出力であるシリアルデータを、その選択した１つのサンプリングクロックによって×１サンプリングを行い、シリアルデータをシリアル−パラレル変換回路６に出力するようになっている。
【００２６】
そして、シリアル−パラレル変換回路６は、ＰＬＬ回路３からのマルチフェイズクロックの中からサンプリングクロック選択回路５が選択した１つのサンプリングクロックを用いて、サンプリングクロック選択回路５から入力するシリアルデータを１０ビットのパラレルデータに変換する。Ｈｓｙｎｃ抽出回路７は、この１０ビットのパラレルデータからＨｓｙｎｃを抽出するようになっている。
【００２７】
次に、図３は、図１に示すシリアルデータ受信回路の動作を説明するタイミング図である。図３では、ブランキング期間１０におけるサンプリングクロックの選択動作が示されている。
【００２８】
図３において、シリアルデータ（１）は、１サイクルパケットが１０ビットで構成されている。シリアルデータ（１）は、入力回路１にて増幅され（２）、オーバーサンプリング回路４に入力される。一方、シリアルデータ（１）とクロック（３）との間には、１．５シリアルデータだけのスキュー１５が存在する。ＰＬＬ回路３は、クロック（３）に基づきマルチフェイズクロック（４）を生成する。
【００２９】
オーバーサンプル回路４は、マルチフェイズクロック（４）を用いてシリアルデータ（１）の各ビットをサンプリングする。一方、サンプリングクロック選択回路５は、マルチフェイズクロック（４）の中から、最適なサンプリング位相を与える○印で示す１つのクロックを選択する。
【００３０】
このとき、ブランキング期間１０でのシリアルデータは、“Ｈ”“Ｌ”の繰り返しからなるビットデータである。したがって、サンプリングクロック選択回路５は、１シリアルデータの切れ目が明確になるので、サンプリングクロックの最適位相を簡単に求めることができる。
【００３１】
このように、この実施の形態１によれば、全動作期間の殆どの期間が非オーバーサンプリング、すなわち×１サンプリング方式となるので、消費電流と回路規模を大幅に削減することができる。しかも、ブランキング期間において最適位相が選択できるので、データとクロックとの間にスキューが存在する場合でも、×１サンプリング方式によって正しくデータを確定することができる。そして、全動作期間の中で時々、つまりブランキング期間においてサンプリングクロックの位相補正を行うことができる。
【００３２】
実施の形態２．
図４は、この発明の実施の形態２であるシリアルデータ受信回路の構成を示すブロック図である。なお、図４では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００３３】
図４に示すシリアルデータ受信回路では、図１に示した構成において、ＰＬＬ回路３に代えてＰＬＬ回路３ａが設けられ、オーバーサンプル回路４およびサンプリングクロック選択回路５に代えて、差電圧（Ｖｐｐ）検出回路２０，大小判定回路２１およびサンプリングクロック選択回路２２が設けられている。
【００３４】
ＰＬＬ回路３ａは、入力回路２が出力するクロックに基づき位相が少しずつ均等にずれた１０相のマルチフェイズクロックを生成し、Ｖｐｐ検出回路２０，サンプリングクロック選択回路２２およびシリアル−パラレル変換回路６に出力するようになっている。なお、Ｖｐｐ検出回路２０，大小判定回路２１およびサンプリングクロック選択回路２２には、シリアル−パラレル変換回路６と同様に、Ｈｓｙｎｃ抽出回路７からブランキング期間１０とピクセルデータ表示期間１１とが制御信号として入力されている。
【００３５】
Ｖｐｐ検出回路２０は、ブランキング期間１０においては、ＰＬＬ回路３ａが生成する１０相のマルチフェイズクロックを用いて、入力回路１に入力される差動構成のシリアルデータ間の差電圧Ｖｐｐを検出して大小判定回路２１に出力する。一方、Ｖｐｐ検出回路２０は、ピクセルデータ表示期間１１においては、入力回路１の出力であるシリアルデータをサンプリングクロック選択回路２２にそのまま出力するようになっている。
【００３６】
大小判定回路２１は、ブランキング期間１０において、Ｖｐｐ検出回路２０が検出した差電圧Ｖｐｐの大小関係を判定し、１０個の判定結果をサンプリングクロック選択回路２２に出力する。
【００３７】
サンプリングクロック選択回路２２は、ブランキング期間１０において、大小判定回路２１から入力される１０個の判定結果から振幅が最大になる位相を検出し、その検出した位相におけるサンプリングクロックをＰＬＬ回路３ａが生成する１０相のマルチフェイズクロックの中から選択する。
【００３８】
そして、サンプリングクロック選択回路２２は、ピクセルデータ表示期間１１において、Ｖｐｐ検出回路２０を介して入力される入力回路１の出力であるシリアルデータを、その選択した１つのサンプリングクロックによって×１サンプリングを行い、シリアルデータをシリアル−パラレル変換回路６に出力するようになっている。
【００３９】
次に、図５は、図４に示すＶｐｐ検出回路と大小判定回路の関係を示すブロック図である。図４に示すＶｐｐ検出回路２０は、具体的には図５示すように、１０個のＶｐｐ検出回路２０−１〜２０−１０によって構成されている。Ｖｐｐ検出回路２０−１には、差動構成のシリアルデータとＰＬＬ回路３ａが生成する１０相のマルチフェイズクロックの第１相のクロックＴ１とが入力される。Ｖｐｐ検出回路２０−２には、差動構成のシリアルデータとＰＬＬ回路３ａが生成する１０相のマルチフェイズクロックの第２相のクロックＴ２とが入力される。以降同様に、Ｖｐｐ検出回路２０−１０には、差動構成のシリアルデータとＰＬＬ回路３ａが生成する１０相のマルチフェイズクロックの第１０相のクロックＴ１０とが入力される。
【００４０】
要するに、図４に示す大小判定回路２１は、１０個のＶｐｐ検出回路２０−１〜２０−１０の各出力（Ｖｐｐ）を受けて、大小判定を行うが、１０個のＶｐｐ検出回路２０−１〜２０−１０は、図５に示すＶｐｐ検出回路の具体的な構成例を示す回路図である図６に示すように、それぞれ、２つのソースフォロワ回路で構成され、差動構成のシリアルデータの振幅値を保持するようになっている。
【００４１】
すなわち、図６において、一方のシリアルデータ（＋）が入力されるＮＭＯＳトランジスタ２５とマルチフェイズクロックの１つが入力されるＮＭＯＳトランジスタ２６とは、電源ＶＤＤと接地との間に直列に接続されて一方のソースフォロワ回路を構成し、ＮＭＯＳトランジスタ２５，２６の接続端から保持値が出力される。
【００４２】
同様に、他方のシリアルデータ（＋）が入力されるＮＭＯＳトランジスタ２７とマルチフェイズクロックの１つが入力されるＮＭＯＳトランジスタ２８とは、電源ＶＤＤと接地との間に直列に接続されて他方のソースフォロワ回路を構成し、ＮＭＯＳトランジスタ２７，２８の接続端から保持値が出力される。
【００４３】
このように、図４に示したＶｐｐ検出回路２０では、ブランキング期間において、少しずつ位相の異なる１０相のマルチフェイズクロックを２つのソースフォロワに与えて任意の１クロックサイクル分の１０シリアルデータを順々に保持する。シリアルデータは、差動構成であるので、マルチフェイズクロックの１つの相での２つの保持値から差電圧Ｖｐｐが検出できる。
【００４４】
このような２つのソースフォロワでの保持値、すなわち差電圧Ｖｐｐが大小判定回路２１に入力されるが、図６に示すように、大小判定回路２１は、９個の大小判定回路２１−１〜２１−９を備えている。大小判定回路２１−１では、マルチフェイズクロックＴ１にて保持された差電圧ＶｐｐとマルチフェイズクロックＴ２にて保持された差電圧Ｖｐｐとの大小比較を行う。また、大小判定回路２１−９では、マルチフェイズクロックＴ１にて保持された差電圧ＶｐｐとマルチフェイズクロックＴ１０にて保持された差電圧Ｖｐｐとの大小比較を行う。
【００４５】
このように、大小判定回路２１では、マルチフェイズクロックＴ１にて保持された差電圧Ｖｐｐをサンプリングクロック選択回路２２に出力するとともに、図７に示す構成によって、差電圧Ｖｐｐが異なる１０個の保持値間での大小関係をマルチフェイズクロックＴ１にて保持された差電圧Ｖｐｐを基準に順々に判定し、この９個の判定結果と判定基準を与えるマルチフェイズクロックＴ１にて保持された差電圧Ｖｐｐとの都合１０個の判定結果をサンプリングクロック選択回路２２に出力するようになっている。
【００４６】
次に、図７は、図６に示す大小判定回路の具体的な構成例を示す回路図である。すなわち、図６に示す大小判定回路２１−１〜２１−９は、それぞれ、図７に示すように、差動コンパレータ回路によって構成することができる。
【００４７】
図７において、ＰＭＯＳトランジスタ３０のソース電極は、電源ＶＤＤに接続され、ドレイン電極は、ＰＭＯＳトランジスタ３１のソース電極に接続されている。また、ＰＭＯＳトランジスタ３０のゲート電極は、ＰＭＯＳトランジスタ３１のドレイン電極に接続され、ＰＭＯＳトランジスタ３１のドレイン電極には、ＮＭＯＳトランジスタ３２，３３のドレイン電極がそれぞれ接続されている。
【００４８】
また、ＰＭＯＳトランジスタ３４のソース電極は、電源ＶＤＤに接続され、ドレイン電極は、ＰＭＯＳトランジスタ３５のソース電極に接続されている。また、ＰＭＯＳトランジスタ３４のゲート電極は、ＰＭＯＳトランジスタ３５のドレイン電極に接続され、ＰＭＯＳトランジスタ３５のドレイン電極には、ＮＭＯＳトランジスタ３６，３７のドレイン電極がそれぞれ接続されている。そして、ＰＭＯＳトランジスタ３１，３５のゲート電極には、バイアス電圧が与えられ、ＰＭＯＳトランジスタ３０，３４のドレイン電流が調整できるようになっている。
【００４９】
ＮＭＯＳトランジスタ３２，３７のソース電極は、抵抗素子３９を介して接地に接続され、また、ＮＭＯＳトランジスタ３３，３６のソース電極は抵抗素子３８を介して接地に接続されている。ＮＭＯＳトランジスタ３２，３３のゲート電極には、ある差動シリアルデータの一方の保持電圧Ｄ１＋と他方の保持電圧Ｄ１−とが与えられている。ＮＭＯＳトランジスタ３６，３７のゲート電極には、他のある差動シリアルデータの一方の保持電圧Ｄ２−と他方の保持電圧Ｄ２＋とが与えられている。
【００５０】
図６に示した例で言えば、保持電圧Ｄ１＋，Ｄ１−は、マルチフェイズクロックＴ１にて保持した差電圧に対応し、保持電圧Ｄ２＋，Ｄ２−は、マルチフェイズクロックＴ２〜Ｔ１０にて保持した差電圧に対応している。この構成によれば、保持電圧Ｄ１＋，Ｄ１−の差電圧が保持電圧Ｄ２＋，Ｄ２−の差電圧よりも大きいときは、ＰＭＯＳトランジスタ３０のドレイン電流がＰＭＯＳトランジスタ３４のドレイン電流よりも大きくなるので、大小判定が行える。
【００５１】
次に、図８は、図４に示すシリアルデータ受信回路の動作を説明するタイミング図である。図８では、ブランキング期間１０における差電圧検出動作およびサンプリングクロックの選択動作が示されている。
【００５２】
図８において、ブランキング期間１０でのシリアルデータ（１）は、１サイクルパケットが１０ビットで構成され、“Ｈ”“Ｌ”の繰り返しからなるビットデータである。シリアルデータ（１）は、入力回路１にて増幅され（２）、Ｖｐｐ検出回路２０に入力される。一方、シリアルデータ（１）とクロック（３）との間には、１．５シリアルデータだけのスキュー１５が存在する。ＰＬＬ回路３ａは、クロック（３）に基づき１０相のマルチフェイズクロック（４）を生成する。
【００５３】
Ｖｐｐ検出回路２０では、（５）に示すように、シリアルデータ（１）の第１ビットでは、第１相のクロック▲１▼を用い、シリアルデータ（１）の第２ビットでは、第２相のクロック▲２▼を用い、シリアルデータ（１）の第３ビットでは、第３相のクロック▲３▼を用い、シリアルデータ（１）の第４ビットでは、第４相のクロック▲４▼を用い、シリアルデータ（１）の第５ビットでは、第５相のクロック▲５▼を用いる。一方、シリアルデータ（１）の第６ビット〜第１０ビットでは、逆順に第５相のクロック▲５▼〜第１相のクロック▲１▼を用いるようにしている。
【００５４】
そして、サンプリングクロック選択回路２２では、５相のクロックの中から差電圧Ｖｐｐが最大となる第３相のクロック▲３▼を選択することになる。このクロック▲３▼は、ブランキング期間１０における任意の１クロックサイクルにおける１０シリアルデータを用いて決定されるが、ブランキング期間１０でのシリアルデータが、１シリアルデータの切れ目が明確になる“Ｈ”“Ｌ”の繰り返しからなるので、最適位相を与えるクロックの選択が簡単に行える。そして、この選択されたクロック▲３▼は、その後の非ブランキング期間であるピクセルデータ表示期間１１においてデータ取込用のクロックとして使用される。
【００５５】
このように、この実施の形態２によれば、全動作期間の殆どの期間が非オーバーサンプリング、すなわち×１サンプリング方式となるので、消費電流と回路規模を大幅に削減することができる。しかも、ブランキング期間において最適位相を選択できるので、データとクロックとの間にスキューが存在する場合でも、×１サンプリング方式によって正しくデータを確定することができる。そして、全動作期間の中で時々、つまりブランキング期間においてサンプリングクロックの位相補正を行うことができる。
【００５６】
実施の形態３．
図９は、この発明の実施の形態３であるシリアルデータ受信回路の構成を示すブロック図である。図１０は、図９に示すサンプリングクロック選択回路の具体的な構成例を示す回路図である。なお、図９、図１０では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００５７】
図９に示すシリアルデータ受信回路では、図１に示した構成において、ＰＬＬ回路３に代えてＰＬＬ回路３ｂが設けられ、オーバーサンプル回路４およびサンプリングクロック選択回路５に代えて、５分周回路４１およびサンプリングクロック選択回路４２が設けられている。
【００５８】
ＰＬＬ回路３ｂは、入力回路２が出力するクロックに基づき位相が少しずつ均等にずれた５０相のマルチフェイズクロックを生成し、５分周回路４１，サンプリングクロック選択回路４２およびシリアル−パラレル変換回路６に出力するようになっている。なお、５分周回路４１およびサンプリングクロック選択回路４２には、シリアル−パラレル変換回路６と同様に、Ｈｓｙｎｃ抽出回路７からブランキング期間１０とピクセルデータ表示期間１１とが制御信号として入力されている。
【００５９】
５分周回路４１は、ブランキング期間１０においては、ＰＬＬ回路３ｂが生成する５０相のマルチフェイズクロックを用いて、任意の１クロックサイクルにおいて入力回路１が出力するシリアルデータを５分周し、サンプリングクロック選択回路４２に出力する。なお、ピクセルデータ表示期間１１において入力回路１が出力するシリアルデータは、５分周回路４１をパスしてサンプリングクロック選択回路４２に直接入力されるようになっている。
【００６０】
サンプリングクロック選択回路４２は、例えば図１０に示すように構成されている。以下、図１０を参照して説明する。図９に示すサンプリングクロック選択回路４２は、具体的には、図１０に示すように、セレクタ４５と、サンプルホールド回路（以下「Ｓ／Ｈ回路」と記す）４６−１〜４６−５０と、エッジ検出回路４７と、サンプリングクロック選択回路４８とで構成されている。
【００６１】
図１０において、セレクタ４５は、２入力の一方に入力回路１の出力が与えられ、他方の入力に５分周回路４１の出力が与えられ、出力端がＳ／Ｈ回路４６−１〜４６−５０の一方の入力端に接続されている。また、セレクタ４５には、制御信号としてＨｓｙｎｃ検出回路７からＨｓｙｎｃが入力されている。
【００６２】
すなわち、セレクタ４５は、Ｈｓｙｎｃがブランキング期間１０を示すときは５分周回路４１の出力を選択してＳ／Ｈ回路４６−１〜４６−５０に与える一方、Ｈｓｙｎｃがピクセルデータ表示期間１１を示すときは入力回路１の出力を選択して、図示してないが、サンプリングクロック選択回路４８に与えるようになっている。
【００６３】
Ｓ／Ｈ回路４６−１〜４６−５０の他方の入力端には、ＰＬＬ回路３ｂが生成する５０相のマルチフェイズクロックＴ１〜Ｔ５０の対応するクロックが与えられている。Ｓ／Ｈ回路４６−１〜４６−５０の出力端には、エッジ検出回路４７が接続されている。
【００６４】
すなわち、Ｓ／Ｈ回路４６−１〜４６−５０は、ブランキング期間１０において５分周回路４１が出力するシリアルデータを５０相のマルチフェイズクロックＴ１〜Ｔ５０の対応するクロックによってサンプリングして保持し、エッジ検出回路４７に出力するようになっている。
【００６５】
エッジ検出回路４７は、Ｓ／Ｈ回路４６−１〜４６−５０の各出力を監視して立ち上がりエッジを検出し、それぞれの検出信号をサンプリングクロック選択回路４８に与えるようになっている。すなわち、エッジ検出回路４７では、ブランキング期間１０において５分周回路４１にて５分周された任意の１クロックサイクルにおける１０シリアルデータがＬレベルからＨレベルに変化するタイミングが検出される。
【００６６】
サンプリングクロック選択回路４８は、ブランキング期間１０においては、エッジ検出回路４７からの５０個の検出信号に基づき、１クロックサイクルにおける１０シリアルデータをサンプリングするのに最適な位相のクロックをＰＬＬ回路３ｂが生成する５０相のマルチフェイズクロックの中から選択する。そして、サンプリングクロック選択回路４８は、ピクセルデータ表示期間１１において、その選択した１つのサンプリングクロックによって×１サンプリングを行い、シリアルデータをシリアル−パラレル変換回路６に出力するようになっている。
【００６７】
次に、図１１は、図９に示すシリアルデータ受信回路の動作を説明するタイミング図である。図１１では、ブランキング期間１０におけるサンプリングクロックの選択動作が示されている。
【００６８】
図１１において、ブランキング期間１０でのシリアルデータ（１）は、１サイクルパケットが１０ビットで構成され、“Ｈ”“Ｌ”の繰り返しからなるビットデータである。シリアルデータ（１）は、入力回路１にて増幅され（２）、Ｖｐｐ検出回路２０に入力される。シリアルデータ（１）は、５分周回路４１にて５分周された５分周信号（３）は、１０シリアルデータのうち、第１ビットにおいてＬレベルからＨレベルに立ち上がり、第５ビットまでＨレベルを維持し、第６ビットから第１０ビットまでＬレベルとなる信号である。
【００６９】
一方、シリアルデータ（１）とクロック（４）との間には、１．５シリアルデータだけのスキュー１５が存在する。ＰＬＬ回路３ｂは、クロック（４）に基づき５０相のマルチフェイズクロック（５）を生成する。サンプリングクロック選択回路４２は、５０相のマルチフェイズクロック（５）のうち、５分周信号（３）がＬレベルからＨレベルに立ち上がるエッジ５０に対応するクロックを基準に、図中、○印で示す１つのクロックを選択する。
【００７０】
このように、この実施の形態３によれば、全動作期間の殆どの期間が非オーバーサンプリング、すなわち×１サンプリング方式となるので、消費電流と回路規模を大幅に削減することができる。しかも、ブランキング期間において最適位相を選択できるので、データとクロックとの間にスキューが存在する場合でも、×１サンプリング方式によって正しくデータを確定することができる。そして、全動作期間の中で時々、つまりブランキング期間においてサンプリングクロックの位相補正を行うことができる。
【００７１】
実施の形態４．
図１２は、この発明の実施の形態４であるシリアルデータ受信回路の構成を示すブロック図である。図１３は、図１２に示すサンプリングクロック選択回路の具体的な構成例を示す回路図である。なお、図１２、図１３では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００７２】
図１２に示すシリアルデータ受信回路では、図１に示した構成において、ＰＬＬ回路３に代えてＰＬＬ回路３ｂが設けられ、オーバーサンプル回路４およびサンプリングクロック選択回路５に代えて、サンプリングクロック選択回路５２が設けられている。
【００７３】
ＰＬＬ回路３ｂは、入力回路２が出力するクロックに基づき位相が少しずつ均等にずれた５０相のマルチフェイズクロックを生成し、サンプリングクロック選択回路５２およびシリアル−パラレル変換回路６に出力するようになっている。なお、サンプリングクロック選択回路５２には、シリアル−パラレル変換回路６と同様に、Ｈｓｙｎｃ抽出回路７からブランキング期間１０とピクセルデータ表示期間１１とが制御信号として入力されている。
【００７４】
サンプリングクロック選択回路５２は、例えば図１３に示すように構成されている。以下、図１３を参照して説明する。図１２に示すサンプリングクロック選択回路５２は、具体的には、図１３に示すように、図１０に示した構成において、セレクタ４５を省略した構成になっている。なお、図１３では、ブランキング期間１０における信号経路のみが示されている。
【００７５】
すなわち、Ｓ／Ｈ回路４６−１〜４６−５０は、ブランキング期間１０において、入力回路１が出力するシリアルデータを５０相のマルチフェイズクロックＴ１〜Ｔ５０の対応するクロックによってサンプリングして保持し、エッジ検出回路４７に出力するようになっている。
【００７６】
エッジ検出回路４７は、Ｓ／Ｈ回路４６−１〜４６−５０の各出力を監視して立ち上がりエッジを検出し、それぞれの検出信号をサンプリングクロック選択回路４８に与えるようになっている。すなわち、エッジ検出回路４７では、ブランキング期間１０において任意の１クロックサイクルにおける１０シリアルデータがＬレベルからＨレベルに変化するタイミング、つまりビットの切れ目が検出される。
【００７７】
サンプリングクロック選択回路４８は、ブランキング期間１０においては、エッジ検出回路４７からの５０個の検出信号に基づき、１クロックサイクルにおける１０シリアルデータをサンプリングするのに最適な位相を与える１つのクロックをＰＬＬ回路３ｂが生成する５０相のマルチフェイズクロックの中から選択する。次いで、その選択した１つのサンプリングクロックによってサンプリングした１０シリアルデータをシリアル−パラレル変換回路６に出力する。
【００７８】
そして、サンプリングクロック選択回路４８は、ピクセルデータ表示期間１１において、その選択した１つのサンプリングクロックによって×１サンプリングを行い、シリアルデータをシリアル−パラレル変換回路６に出力するようになっている。
【００７９】
次に、図１４は、図１２に示すシリアルデータ受信回路の動作を説明するタイミング図である。図１４では、ブランキング期間１０におけるサンプリングクロックの選択動作が示されている。
【００８０】
図１４において、ブランキング期間１０でのシリアルデータ（１）は、１サイクルパケットが１０ビットで構成され、“Ｈ”“Ｌ”の繰り返しからなるビットデータである。シリアルデータ（１）は、入力回路１にて増幅され（２）、サンプリングクロック選択回路５２に入力される。
【００８１】
一方、シリアルデータ（１）とクロック（３）との間には、１．５シリアルデータだけのスキュー１５が存在する。ＰＬＬ回路３ｂは、クロック（３）に基づき５０相のマルチフェイズクロック（４）を生成する。サンプリングクロック選択回路５２は、５０相のマルチフェイズクロック（４）のうち、１０シリアルデータ（１）がＬレベルからＨレベルに立ち上がるエッジ５５に対応するクロックを基準に、図中、○印で示す１つのクロックを選択する。
【００８２】
このように、この実施の形態４によれば、全動作期間の殆どの期間が非オーバーサンプリング、すなわち×１サンプリング方式となるので、消費電流と回路規模を大幅に削減することができる。しかも、ブランキング期間において最適位相を選択できるので、データとクロックとの間にスキューが存在する場合でも、×１サンプリング方式によって正しくデータを確定することができる。そして、全動作期間の中で時々、つまりブランキング期間においてサンプリングクロックの位相補正を行うことができる。
【００８３】
実施の形態５．
図１５は、この発明の実施の形態５であるシリアルデータ受信回路の構成を示すブロック図である。図１６は、図１５に示すＶｐｐ検出回路の具体的な構成例を示す回路図である。なお、図１５、図１６では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態５に関わる部分を中心に説明する。
【００８４】
図１５に示すシリアルデータ受信回路では、図１に示した構成において、ＰＬＬ回路３に代えてＰＬＬ回路３ｂが設けられ、ＰＬＬ回路３ｂと並列に５逓倍ＰＬＬ回路６０が設けられている。また、図１に示した構成において、オーバーサンプル回路４およびサンプリングクロック選択回路５に代えて、Ｖｐｐ検出回路６１およびサンプリングクロック選択回路６２が設けられている。
【００８５】
ＰＬＬ回路３ｂは、入力回路２が出力するクロックに基づき位相が少しずつ均等にずれた５０相のマルチフェイズクロックを生成し、サンプリングクロック選択回路６２およびシリアル−パラレル変換回路６に出力するようになっている。なお、サンプリングクロック選択回路６２には、シリアル−パラレル変換回路６と同様に、Ｈｓｙｎｃ抽出回路７からブランキング期間１０とピクセルデータ表示期間１１とが制御信号として入力されている。
【００８６】
５逓倍ＰＬＬ回路６０は、ブランキング期間１０において、入力回路２が出力するクロックを５逓倍し、その５逓倍したクロックから位相が少しずつ均等にずれた１０相のマルチフェイズクロックを生成し、Ｖｐｐ検出回路６１に出力するようになっている。
【００８７】
Ｖｐｐ検出回路６１は、図１６に示すように、１０個のアナログ・デジタル変換器（ＡＤＣ）６１−１〜６１−１０で構成されている。ＡＤＣ６１−１〜６１−１０５には、ブランキング期間１０において、入力回路１が出力するシリアルデータが並列に入力され、５逓倍ＰＬＬ回路６０が生成する１０相のマルチフェイズクロックＴ１〜Ｔ１０の対応するクロックが入力されている。
【００８８】
すなわち、Ｖｐｐ検出回路６１は、５逓倍ＰＬＬ回路６０が生成する１０相のマルチフェイズクロックＴ１〜Ｔ１０の各クロックに基づき、入力回路１が出力する２シリアルデータをそれぞれサンプリングしてデジタル値（差電圧Ｖｐｐ）を保持し、それぞれサンプリングクロック選択回路６２に出力するようになっている。
【００８９】
サンプリングクロック選択回路６２は、ブランキング期間１０において、Ｖｐｐ検出回路６１が出力する差電圧Ｖｐｐが異なる１０個のデジタル値から、５逓倍ＰＬＬ回路６０が生成する１０相のマルチフェイズクロック中の最適な２相を指定する選択信号を生成する。次に、サンプリングクロック選択回路６２は、この２相選択信号を用いて、１クロックサイクル分の１０シリアルデータをサンプリングするクロックとして、ＰＬＬ回路３ｂが生成する５０相のマルチフェイズクロックの中から差電圧Ｖｐｐが最大となるクロックを選択する。
【００９０】
図１６では、ブランキング期間１０における信号経路のみが示されているが、サンプリングクロック選択回路６２は、ピクセルデータ表示期間１１では、このように選択した１つのクロックを用いて、入力回路１が出力するシリアルデータをサンプリングし、シリアル−パラレル変換回路６に与えるようになっている。
【００９１】
次に、図１７は、図１５に示すシリアルデータ受信回路の動作を説明するタイミング図である。図１７では、ブランキング期間１０におけるサンプリングクロックの選択動作が示されている。
【００９２】
図１７において、ブランキング期間１０でのシリアルデータ（１）は、１サイクルパケットが１０ビットで構成され、“Ｈ”“Ｌ”の繰り返しからなるビットデータである。シリアルデータ（１）は、入力回路１にて増幅され（２）、Ｖｐｐ検出回路６１に入力される。
【００９３】
一方、シリアルデータ（１）とクロック（３）との間には、１．５シリアルデータだけのスキュー１５が存在する。５逓倍ＰＬＬ回路６０は、クロック（３）を５逓倍したクロック（４）を作り、そのクロック（４）に基づき１０相のマルチフェイズクロック（５）を生成する。
【００９４】
サンプリングクロック選択回路６２は、１クロックサイクル分の１０シリアルデータをサンプリングするクロックとして、図中、○印で示すクロックを選択する。
【００９５】
このように、この実施の形態５によれば、全動作期間の殆どの期間が非オーバーサンプリング、すなわち×１サンプリング方式となるので、消費電流と回路規模を大幅に削減することができる。しかも、ブランキング期間において最適位相を選択できるので、データとクロックとの間にスキューが存在する場合でも、×１サンプリング方式によって正しくデータを確定することができる。そして、全動作期間の中で時々、つまりブランキング期間においてサンプリングクロックの位相補正を行うことができる。
【００９６】
ここで、実施の形態１〜５では、マルチフェイズクロックを生成する回路としてＰＬＬ回路を用いたが、ＰＬＬ回路に代えて、ＤＬＬ回路（遅延ロックループ回路）を用いることができる。これによれば、入力サイクルジッタに対する追従性を向上させることができる。
【００９７】
また、映像ディスプレイシステムへの適用を想定して構成したが、オーバーサンプリングの期間をブランキング期間以外の任意の期間にて実施してもよいことは言うまでもない。これは、外部から指令を与えるなどすることで容易に実現することができる。したがって、この発明のシリアルデータ受信回路は、映像ディスプレイシステムにて用いるだけでなく、映像ディスプレイシステム以外の多チャネル高速シリアル伝送システムにおいても同様に用いることができる。
【００９８】
【発明の効果】
以上説明したように、この発明によれば、並列伝送路からクロックと共に入力されるシリアルデータの１動作期間内の一部期間において、オーバーサンプリングを実施して適切な位相を持つ１サンプリングクロックを選択し、その選択した１サンプリングクロックを残余の期間でのデータ取込用に用いることができる。したがって、チャネル間にタイミングスキューが発生する多チャネル高速シリアル伝送システムにおいて、少ないサンプリング数で正しくデータの確定が行えるので、低消費電力化および小型化が図れるようになる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるシリアルデータ受信回路の構成を示すブロック図である。
【図２】チャネル間にタイミングスキューが発生するシステムの一例として示す映像ディスプレイシステムにおけるタイミング図である。
【図３】図１に示すシリアルデータ受信回路の動作を説明するタイミング図である。
【図４】この発明の実施の形態２であるシリアルデータ受信回路の構成を示すブロック図である。
【図５】図４に示すＶｐｐ検出回路と大小判定回路の関係を示すブロック図である。
【図６】図５に示すＶｐｐ検出回路の具体的な構成例を示す回路図である。
【図７】図６に示す大小判定回路の具体的な構成例を示す回路図である。
【図８】図４に示すシリアルデータ受信回路の動作を説明するタイミング図である。
【図９】この発明の実施の形態３であるシリアルデータ受信回路の構成を示すブロック図である。
【図１０】図９に示すサンプリングクロック選択回路の具体的な構成例を示す回路図である。
【図１１】図９に示すシリアルデータ受信回路の動作を説明するタイミング図である。
【図１２】この発明の実施の形態４であるシリアルデータ受信回路の構成を示すブロック図である。
【図１３】図１２に示すサンプリングクロック選択回路の具体的な構成例を示す回路図である。
【図１４】図１２に示すシリアルデータ受信回路の動作を説明するタイミング図である。
【図１５】この発明の実施の形態５であるシリアルデータ受信回路の構成を示すブロック図である。
【図１６】図１５に示すＶｐｐ検出回路の具体的な構成例を示す回路図である。
【図１７】図１５に示すシリアルデータ受信回路の動作を説明するタイミング図である。
【図１８】多チャネル高速シリアル伝送システムの一般的な構成例を示すブロック図である。
【図１９】図１８に示す受信側デバイスが備えるデータリカバリ回路において実施できる各サンプリング方法の特徴を説明する図である。
【図２０】図１８に示す受信側デバイスが備えるデータリカバリ回路のオーバーサンプリングを行う場合の構成例を示すブロック図である。
【図２１】図２０に示すデータリカバリ回路の動作を説明するタイミング図である。
【符号の説明】
１，２ 入力回路、３，３ａ，３ｂ ＰＬＬ回路、４ オーバーサンプル回路、５，２２，４２，４８，５２， サンプリングクロック選択回路、６ シリアルーパラレル変換回路、７ 水平同期信号（Ｈｓｙｎｃ）抽出回路、２０，２１−１〜２１−１０ 差電圧（Ｖｐｐ）検出回路、２１ 大小判定回路、４１ ５分周回路、４５ セレクタ、４６−１〜４６−５０ サンプルホールド（Ｓ／Ｈ）回路、４７ エッジ検出回路、６１，６１−１〜６１−１０ 差電圧（Ｖｐｐ）検出回路（ＡＤＣ）、６０ ５逓倍ＰＬＬ回路。
【発明の属する技術分野】
この発明は、クロックと１以上のシリアルデータとを並列に伝送する並列伝送路から前記シリアルデータを前記クロックに同期して取り込むシリアルデータ受信回路に関するものである。
【０００２】
【従来の技術】
例えば、映像ディスプレイシステムでは、高速で多チャネルのシリアルデータをクロックと共に伝送する。この種の多チャネル高速シリアル伝送システムは、例えば図１８に示すように構成されている。なお、図１８は、多チャネル高速シリアル伝送システムの一般的な構成例を示すブロック図である。
【０００３】
図１８に示す多チャネル高速シリアル伝送システムでは、送信側デバイス１００が備えるパラレルシリアル変換回路１０１において、パラレルデータバス上のＤａｔａ＜９：０＞がクロックＣｌｏｃｋに同期してシリアルデータに変換され、クロックＣｌｏｃｋと共に並列伝送路１１１を構成する各伝送線路に送出される。
【０００４】
そして、並列伝送路１１１では、クロックとデータとの間やデータ同士間など、チャネル間にタイミングスキューが発生する。また、並列伝送路１１１では、伝送線路の表皮効果や誘電損失等によって信号の振幅が歪むことが多い。そのため、受信側デバイス１２１では、シリアルデータ受信回路であるデータリカバリ回路１１２を備えている。
【０００５】
データリカバリ回路１１２は、並列伝送路１１１の各伝送線路から取り込んだシリアルデータを一緒に送られてくるクロックに同期してパラレル変換する機能に加えて、シリアルデータを正しく確定するため、シリアルデータを１ビット単位に複数回サンプリングして最適解を得るいわゆるオーバーサンプリング機能を有している。
【０００６】
図１９は、図１８に示す受信側デバイスが備えるデータリカバリ回路において実施できる各サンプリング方法の特徴を説明する図である。図１９では、“×１サンプリングの場合”と“×３サンプリングの場合”と“×４サンプリングの場合”と“×５サンプリングの場合”との４つのサンプリング方法が示されている。
【０００７】
図１９において、“×１サンプリングの場合”には、クロックとデータとの間にスキューが発生してしまうと、不定をサンプリングしてしまうことがあるので、「スキュー調整機能」なしには使用することができない。“×３サンプリングの場合”には、波形が歪んだ場合、２：１の割合で不定の方を多く選択してしまう場合があり得る。“×４サンフリングの場合”には、同様に２：２の割合で不定の方を選択してしまう場合があり得る。しかし、最後の“×５サンプリングの場合”では、３回確定する確率が以上説明した３つの方式よりも高くなる。
【０００８】
つまり、データリカバリ回路としては、サンプリング数を５以上にすると、エラーレートを各段に低下させることが可能となる。そこで、従来では、例えば図２１に示すようなオーバーサンプリングによるデータリカバリ回路が用いられている。なお、図２０は、図１８に示す受信側デバイスが備えるデータリカバリ回路がオーバーサンプリングを行う場合の構成例を示すブロック図である。
【０００９】
図２０に示すデータリカバリ回路は、シリアルデータが入力される差動構成の入力回路１３１と、クロックが入力される差動構成の入力回路１３２と、入力回路１３２が出力するクロックに基づきマルチフェイズクロックを生成する位相ロックループ回路（ＰＬＬ回路）１３３と、ＰＬＬ回路１３３が出力するマルチフェイズクロックに従って入力回路１３１の出力であるシリアルデータをサンプリングするオーバーサンプル回路１３４と、オーバーサンプル回路１３４がサンプリングした複数のサンプリング値から最適な１つのビット値を確定するビット確定回路１３５と、ビット確定回路１３５が確定したビット列をＰＬＬ回路１３３が出力するマルチフェイズクロックに従ってパラレルデータに変換するシリアル−パラレル変換回路１３６とで構成されている。
【００１０】
図２１は、図２０に示すデータリカバリ回路の動作を説明するタイミング図である。図２１において、シリアル入力データ（１）は、１サイクルパケットが１０ビットで構成されている。ＰＬＬ回路１３３では、入力クロック（２）を５／２逓倍したオーバーサンプリング基準クロック（３）を生成し、それに基づきサンプリング用のマルチフェイズクロックを生成し、１ビット当たり５回のオーバーサンプリング（４）を実施している。
【００１１】
つまり、５×オーバーサンプリング（４）では、１サイクルパケット当たり５０回のサンプリングエッジが用いられている。そして、マルチフェイズクロックにてサンプリングしたデータに対して、ＭＳＢ選択クロック（５）を用いて上位１０ビット分のデータを取り出し（６）、またＬＳＢ選択クロック（７）を用いて下位１０ビット分のデータを取り出し（８）、それらの位相を揃え、それぞれの５ビットから正しい１ビットを選択する。最後に、位相調整クロック（９）を用いて１０ビットの位相を揃え、パラレルデータ（１０）として出力する。
【００１２】
なお、例えば特許文献１では、無入力区間に雑音が重畳する場合でも雑音とバーストデータとを正確に識別してバーストデータのみをその先頭部分から正確に受信できるデジタルＰＬＬ回路が開示されている。また、特許文献２では、適正なサンプリングポイントを自動的に調整可能なサンプリング位相調整回路が開示されている。また、特許文献３では、映像信号の同期信号を受け入れ、この同期信号に応じて生成される映像信号処理の基となるサンプリングクロックの位相を自動的に調整する回路が開示されている。また、特許文献４では、少しずつ位相の異なる複数のクロック信号を作成し、基準となる信号に対して最適な位相を備えたクロック信号を選択するように構成されるクロック信号作成回路が開示されている。
【００１３】
【特許文献１】
特開２０００−３５８０２１号公報（００３８、図１）
【特許文献２】
特開２０００−２７８４９５号公報（０００９、図１）
【特許文献３】
特開２０００−１５２０３０号公報（００１３、図１）
【特許文献４】
特開平４−２９４０９号公報（２頁〜３頁、第１図）
【００１４】
【発明が解決しようとする課題】
しかしながら、チャネル間にタイミングスキューが発生する多チャネル高速シリアル伝送システムにおいて用いられる従来のシリアルデータ受信回路であるデータリカバリ回路では、エラーレートを改善するために１ビットあたりのオーバーサンプリングの回数を増加すると、消費電力が大きくなり、回路規模も大きくなるという問題があった。
【００１５】
この発明は、上記に鑑みてなされたもので、チャネル間にタイミングスキューが発生する多チャネル高速シリアル伝送システムにおいて、少ないサンプリング数で正しくデータの確定が行えるようにし、低消費電力化および小型化が図れるシリアルデータ受信回路を得ることを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるシリアルデータ受信回路は、クロックと１以上のシリアルデータとを並列に伝送する伝送路から入力される前記クロックに基づきマルチフェイズクロックを生成するマルチフェイズクロック生成手段と、前記伝送路から入力されるシリアルデータの１動作期間内の一部期間において、前記マルチフェイズクロックに従って前記シリアルデータをオーバーサンプリングし、サンプリング結果に基づき前記マルチフェイズクロックの中から最適位相の１サンプリングクロックを、前記一部期間を除いた残余の期間におけるシリアルデータをサンプリングするクロックとして選択するサンプリングクロック選択手段と、前記サンプリングクロック選択手段が選択した１サンプリングクロックに同期して前記シリアルデータをパラレルデータに変換する変換手段と、前記一部期間および残余の期間を示す制御信号を発生する制御信号発生手段とを備えたことを特徴とする。
【００１７】
この発明によれば、並列伝送路からクロックと共に入力されるシリアルデータの１動作期間内の一部期間において、オーバーサンプリングを実施して適切な位相を持つ１サンプリングクロックを選択し、その選択した１サンプリングクロックを残余の期間でのデータ取込用に用いることができる。
【００１８】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるシリアルデータ受信回路の好適な実施の形態を詳細に説明する。
【００１９】
実施の形態１．
図１は、この発明の実施の形態１であるシリアルデータ受信回路の構成を示すブロック図である。図２は、チャネル間にタイミングスキューが発生するシステムの一例として示す映像ディスプレイシステムにおけるタイミング図である。図２は、以下に示す各実施の形態においても参照する。
【００２０】
この発明の各実施の形態では、液晶モニタ等に映像を描画する映像ディスプレイシステムのように、クロックと１以上のシリアルデータとを並列に伝送する多チャネル高速シリアル伝送システムにおいて用いるシリアルデータ受信回路を、並列伝送路からスキューが存在した状態でクロックとデータとを取り込む場合でも、１ビット当たりのサンプリング回数を１回として正しくデータの確定が行えるように構成し、低消費電力化および小型化が実現できるようにしている。
【００２１】
図１に示すシリアルデータ受信回路は、液晶モニタ等に映像を描画する映像ディスプレイシステムへの適用を想定して構成されている。すなわち、このシリアルデータ受信回路は、シリアルデータが入力される差動構成の入力回路１と、クロックが入力される差動構成の入力回路２と、入力回路２が出力するクロックに基づき位相が少しずつ均等にずれたマルチフェイズクロックを生成するＰＬＬ回路３と、ＰＬＬ回路３が出力するマルチフェイズクロックを並列に受けるオーバーサンプル回路４，サンプリングクロック選択回路５およびシリアル−パラレル変換回路６と、シリアル−パラレル変換回路６が出力するパラレルデータから水平同期信号（以下「Ｈｓｙｎｃ」と記す）を抽出するＨｓｙｎｃ抽出回路７とを備え、オーバーサンプル回路４，サンプリングクロック選択回路５およびシリアル−パラレル変換回路６とは、Ｈｓｙｎｃ抽出回路７の検出信号に従って、所定の動作を行うようになっている。
【００２２】
図２に示すように、液晶モニタ等に映像を描画する映像ディスプレイシステムでは、送信側は、Ｈｓｙｎｃとピクセルデータとを送信する。Ｈｓｙｎｃは、ブランキング期間１０とピクセルデータ表示期間１１とで構成され、それを繰り返す信号である。そして、ブランキング期間１０は、高レベルを「Ｈレベル」と表記し、低レベルを「Ｌレベル」と表記すれば、データのシーケンスが“Ｈ、Ｌ、Ｈ、Ｌ、・・”などと決まったパターンになっている。
【００２３】
そこで、Ｈｓｙｎｃ抽出回路７は、抽出したＨｓｙｎｃからブランキング期間１０とピクセルデータ表示期間１１とをそれぞれ検出し、オーバーサンプル回路４，サンプリングクロック選択回路５およびシリアル−パラレル変換回路６とに制御信号として与えるようにしている。
【００２４】
オーバーサンプル回路４は、ＰＬＬ回路３からのマルチフェイズクロックに従って、ブランキング期間１０においては、入力回路１の出力であるシリアルデータを例えば×５のオーバーサンプリングを行い、ピクセルデータ表示期間１１においては、入力回路１の出力であるシリアルデータをサンプリングクロック選択回路５にそのまま出力するようになっている。
【００２５】
サンプリングクロック選択回路５は、ブランキング期間１０において、オーバーサンプル回路４から入力される２０シリアルデータにおける各ビットに適切なサンプリングクロックをＰＬＬ回路３からのマルチフェイズクロックの中から選択する。そして、サンプリングクロック選択回路５は、ピクセルデータ表示期間１１において、オーバーサンプル回路４を介して入力される入力回路１の出力であるシリアルデータを、その選択した１つのサンプリングクロックによって×１サンプリングを行い、シリアルデータをシリアル−パラレル変換回路６に出力するようになっている。
【００２６】
そして、シリアル−パラレル変換回路６は、ＰＬＬ回路３からのマルチフェイズクロックの中からサンプリングクロック選択回路５が選択した１つのサンプリングクロックを用いて、サンプリングクロック選択回路５から入力するシリアルデータを１０ビットのパラレルデータに変換する。Ｈｓｙｎｃ抽出回路７は、この１０ビットのパラレルデータからＨｓｙｎｃを抽出するようになっている。
【００２７】
次に、図３は、図１に示すシリアルデータ受信回路の動作を説明するタイミング図である。図３では、ブランキング期間１０におけるサンプリングクロックの選択動作が示されている。
【００２８】
図３において、シリアルデータ（１）は、１サイクルパケットが１０ビットで構成されている。シリアルデータ（１）は、入力回路１にて増幅され（２）、オーバーサンプリング回路４に入力される。一方、シリアルデータ（１）とクロック（３）との間には、１．５シリアルデータだけのスキュー１５が存在する。ＰＬＬ回路３は、クロック（３）に基づきマルチフェイズクロック（４）を生成する。
【００２９】
オーバーサンプル回路４は、マルチフェイズクロック（４）を用いてシリアルデータ（１）の各ビットをサンプリングする。一方、サンプリングクロック選択回路５は、マルチフェイズクロック（４）の中から、最適なサンプリング位相を与える○印で示す１つのクロックを選択する。
【００３０】
このとき、ブランキング期間１０でのシリアルデータは、“Ｈ”“Ｌ”の繰り返しからなるビットデータである。したがって、サンプリングクロック選択回路５は、１シリアルデータの切れ目が明確になるので、サンプリングクロックの最適位相を簡単に求めることができる。
【００３１】
このように、この実施の形態１によれば、全動作期間の殆どの期間が非オーバーサンプリング、すなわち×１サンプリング方式となるので、消費電流と回路規模を大幅に削減することができる。しかも、ブランキング期間において最適位相が選択できるので、データとクロックとの間にスキューが存在する場合でも、×１サンプリング方式によって正しくデータを確定することができる。そして、全動作期間の中で時々、つまりブランキング期間においてサンプリングクロックの位相補正を行うことができる。
【００３２】
実施の形態２．
図４は、この発明の実施の形態２であるシリアルデータ受信回路の構成を示すブロック図である。なお、図４では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００３３】
図４に示すシリアルデータ受信回路では、図１に示した構成において、ＰＬＬ回路３に代えてＰＬＬ回路３ａが設けられ、オーバーサンプル回路４およびサンプリングクロック選択回路５に代えて、差電圧（Ｖｐｐ）検出回路２０，大小判定回路２１およびサンプリングクロック選択回路２２が設けられている。
【００３４】
ＰＬＬ回路３ａは、入力回路２が出力するクロックに基づき位相が少しずつ均等にずれた１０相のマルチフェイズクロックを生成し、Ｖｐｐ検出回路２０，サンプリングクロック選択回路２２およびシリアル−パラレル変換回路６に出力するようになっている。なお、Ｖｐｐ検出回路２０，大小判定回路２１およびサンプリングクロック選択回路２２には、シリアル−パラレル変換回路６と同様に、Ｈｓｙｎｃ抽出回路７からブランキング期間１０とピクセルデータ表示期間１１とが制御信号として入力されている。
【００３５】
Ｖｐｐ検出回路２０は、ブランキング期間１０においては、ＰＬＬ回路３ａが生成する１０相のマルチフェイズクロックを用いて、入力回路１に入力される差動構成のシリアルデータ間の差電圧Ｖｐｐを検出して大小判定回路２１に出力する。一方、Ｖｐｐ検出回路２０は、ピクセルデータ表示期間１１においては、入力回路１の出力であるシリアルデータをサンプリングクロック選択回路２２にそのまま出力するようになっている。
【００３６】
大小判定回路２１は、ブランキング期間１０において、Ｖｐｐ検出回路２０が検出した差電圧Ｖｐｐの大小関係を判定し、１０個の判定結果をサンプリングクロック選択回路２２に出力する。
【００３７】
サンプリングクロック選択回路２２は、ブランキング期間１０において、大小判定回路２１から入力される１０個の判定結果から振幅が最大になる位相を検出し、その検出した位相におけるサンプリングクロックをＰＬＬ回路３ａが生成する１０相のマルチフェイズクロックの中から選択する。
【００３８】
そして、サンプリングクロック選択回路２２は、ピクセルデータ表示期間１１において、Ｖｐｐ検出回路２０を介して入力される入力回路１の出力であるシリアルデータを、その選択した１つのサンプリングクロックによって×１サンプリングを行い、シリアルデータをシリアル−パラレル変換回路６に出力するようになっている。
【００３９】
次に、図５は、図４に示すＶｐｐ検出回路と大小判定回路の関係を示すブロック図である。図４に示すＶｐｐ検出回路２０は、具体的には図５示すように、１０個のＶｐｐ検出回路２０−１〜２０−１０によって構成されている。Ｖｐｐ検出回路２０−１には、差動構成のシリアルデータとＰＬＬ回路３ａが生成する１０相のマルチフェイズクロックの第１相のクロックＴ１とが入力される。Ｖｐｐ検出回路２０−２には、差動構成のシリアルデータとＰＬＬ回路３ａが生成する１０相のマルチフェイズクロックの第２相のクロックＴ２とが入力される。以降同様に、Ｖｐｐ検出回路２０−１０には、差動構成のシリアルデータとＰＬＬ回路３ａが生成する１０相のマルチフェイズクロックの第１０相のクロックＴ１０とが入力される。
【００４０】
要するに、図４に示す大小判定回路２１は、１０個のＶｐｐ検出回路２０−１〜２０−１０の各出力（Ｖｐｐ）を受けて、大小判定を行うが、１０個のＶｐｐ検出回路２０−１〜２０−１０は、図５に示すＶｐｐ検出回路の具体的な構成例を示す回路図である図６に示すように、それぞれ、２つのソースフォロワ回路で構成され、差動構成のシリアルデータの振幅値を保持するようになっている。
【００４１】
すなわち、図６において、一方のシリアルデータ（＋）が入力されるＮＭＯＳトランジスタ２５とマルチフェイズクロックの１つが入力されるＮＭＯＳトランジスタ２６とは、電源ＶＤＤと接地との間に直列に接続されて一方のソースフォロワ回路を構成し、ＮＭＯＳトランジスタ２５，２６の接続端から保持値が出力される。
【００４２】
同様に、他方のシリアルデータ（＋）が入力されるＮＭＯＳトランジスタ２７とマルチフェイズクロックの１つが入力されるＮＭＯＳトランジスタ２８とは、電源ＶＤＤと接地との間に直列に接続されて他方のソースフォロワ回路を構成し、ＮＭＯＳトランジスタ２７，２８の接続端から保持値が出力される。
【００４３】
このように、図４に示したＶｐｐ検出回路２０では、ブランキング期間において、少しずつ位相の異なる１０相のマルチフェイズクロックを２つのソースフォロワに与えて任意の１クロックサイクル分の１０シリアルデータを順々に保持する。シリアルデータは、差動構成であるので、マルチフェイズクロックの１つの相での２つの保持値から差電圧Ｖｐｐが検出できる。
【００４４】
このような２つのソースフォロワでの保持値、すなわち差電圧Ｖｐｐが大小判定回路２１に入力されるが、図６に示すように、大小判定回路２１は、９個の大小判定回路２１−１〜２１−９を備えている。大小判定回路２１−１では、マルチフェイズクロックＴ１にて保持された差電圧ＶｐｐとマルチフェイズクロックＴ２にて保持された差電圧Ｖｐｐとの大小比較を行う。また、大小判定回路２１−９では、マルチフェイズクロックＴ１にて保持された差電圧ＶｐｐとマルチフェイズクロックＴ１０にて保持された差電圧Ｖｐｐとの大小比較を行う。
【００４５】
このように、大小判定回路２１では、マルチフェイズクロックＴ１にて保持された差電圧Ｖｐｐをサンプリングクロック選択回路２２に出力するとともに、図７に示す構成によって、差電圧Ｖｐｐが異なる１０個の保持値間での大小関係をマルチフェイズクロックＴ１にて保持された差電圧Ｖｐｐを基準に順々に判定し、この９個の判定結果と判定基準を与えるマルチフェイズクロックＴ１にて保持された差電圧Ｖｐｐとの都合１０個の判定結果をサンプリングクロック選択回路２２に出力するようになっている。
【００４６】
次に、図７は、図６に示す大小判定回路の具体的な構成例を示す回路図である。すなわち、図６に示す大小判定回路２１−１〜２１−９は、それぞれ、図７に示すように、差動コンパレータ回路によって構成することができる。
【００４７】
図７において、ＰＭＯＳトランジスタ３０のソース電極は、電源ＶＤＤに接続され、ドレイン電極は、ＰＭＯＳトランジスタ３１のソース電極に接続されている。また、ＰＭＯＳトランジスタ３０のゲート電極は、ＰＭＯＳトランジスタ３１のドレイン電極に接続され、ＰＭＯＳトランジスタ３１のドレイン電極には、ＮＭＯＳトランジスタ３２，３３のドレイン電極がそれぞれ接続されている。
【００４８】
また、ＰＭＯＳトランジスタ３４のソース電極は、電源ＶＤＤに接続され、ドレイン電極は、ＰＭＯＳトランジスタ３５のソース電極に接続されている。また、ＰＭＯＳトランジスタ３４のゲート電極は、ＰＭＯＳトランジスタ３５のドレイン電極に接続され、ＰＭＯＳトランジスタ３５のドレイン電極には、ＮＭＯＳトランジスタ３６，３７のドレイン電極がそれぞれ接続されている。そして、ＰＭＯＳトランジスタ３１，３５のゲート電極には、バイアス電圧が与えられ、ＰＭＯＳトランジスタ３０，３４のドレイン電流が調整できるようになっている。
【００４９】
ＮＭＯＳトランジスタ３２，３７のソース電極は、抵抗素子３９を介して接地に接続され、また、ＮＭＯＳトランジスタ３３，３６のソース電極は抵抗素子３８を介して接地に接続されている。ＮＭＯＳトランジスタ３２，３３のゲート電極には、ある差動シリアルデータの一方の保持電圧Ｄ１＋と他方の保持電圧Ｄ１−とが与えられている。ＮＭＯＳトランジスタ３６，３７のゲート電極には、他のある差動シリアルデータの一方の保持電圧Ｄ２−と他方の保持電圧Ｄ２＋とが与えられている。
【００５０】
図６に示した例で言えば、保持電圧Ｄ１＋，Ｄ１−は、マルチフェイズクロックＴ１にて保持した差電圧に対応し、保持電圧Ｄ２＋，Ｄ２−は、マルチフェイズクロックＴ２〜Ｔ１０にて保持した差電圧に対応している。この構成によれば、保持電圧Ｄ１＋，Ｄ１−の差電圧が保持電圧Ｄ２＋，Ｄ２−の差電圧よりも大きいときは、ＰＭＯＳトランジスタ３０のドレイン電流がＰＭＯＳトランジスタ３４のドレイン電流よりも大きくなるので、大小判定が行える。
【００５１】
次に、図８は、図４に示すシリアルデータ受信回路の動作を説明するタイミング図である。図８では、ブランキング期間１０における差電圧検出動作およびサンプリングクロックの選択動作が示されている。
【００５２】
図８において、ブランキング期間１０でのシリアルデータ（１）は、１サイクルパケットが１０ビットで構成され、“Ｈ”“Ｌ”の繰り返しからなるビットデータである。シリアルデータ（１）は、入力回路１にて増幅され（２）、Ｖｐｐ検出回路２０に入力される。一方、シリアルデータ（１）とクロック（３）との間には、１．５シリアルデータだけのスキュー１５が存在する。ＰＬＬ回路３ａは、クロック（３）に基づき１０相のマルチフェイズクロック（４）を生成する。
【００５３】
Ｖｐｐ検出回路２０では、（５）に示すように、シリアルデータ（１）の第１ビットでは、第１相のクロック▲１▼を用い、シリアルデータ（１）の第２ビットでは、第２相のクロック▲２▼を用い、シリアルデータ（１）の第３ビットでは、第３相のクロック▲３▼を用い、シリアルデータ（１）の第４ビットでは、第４相のクロック▲４▼を用い、シリアルデータ（１）の第５ビットでは、第５相のクロック▲５▼を用いる。一方、シリアルデータ（１）の第６ビット〜第１０ビットでは、逆順に第５相のクロック▲５▼〜第１相のクロック▲１▼を用いるようにしている。
【００５４】
そして、サンプリングクロック選択回路２２では、５相のクロックの中から差電圧Ｖｐｐが最大となる第３相のクロック▲３▼を選択することになる。このクロック▲３▼は、ブランキング期間１０における任意の１クロックサイクルにおける１０シリアルデータを用いて決定されるが、ブランキング期間１０でのシリアルデータが、１シリアルデータの切れ目が明確になる“Ｈ”“Ｌ”の繰り返しからなるので、最適位相を与えるクロックの選択が簡単に行える。そして、この選択されたクロック▲３▼は、その後の非ブランキング期間であるピクセルデータ表示期間１１においてデータ取込用のクロックとして使用される。
【００５５】
このように、この実施の形態２によれば、全動作期間の殆どの期間が非オーバーサンプリング、すなわち×１サンプリング方式となるので、消費電流と回路規模を大幅に削減することができる。しかも、ブランキング期間において最適位相を選択できるので、データとクロックとの間にスキューが存在する場合でも、×１サンプリング方式によって正しくデータを確定することができる。そして、全動作期間の中で時々、つまりブランキング期間においてサンプリングクロックの位相補正を行うことができる。
【００５６】
実施の形態３．
図９は、この発明の実施の形態３であるシリアルデータ受信回路の構成を示すブロック図である。図１０は、図９に示すサンプリングクロック選択回路の具体的な構成例を示す回路図である。なお、図９、図１０では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００５７】
図９に示すシリアルデータ受信回路では、図１に示した構成において、ＰＬＬ回路３に代えてＰＬＬ回路３ｂが設けられ、オーバーサンプル回路４およびサンプリングクロック選択回路５に代えて、５分周回路４１およびサンプリングクロック選択回路４２が設けられている。
【００５８】
ＰＬＬ回路３ｂは、入力回路２が出力するクロックに基づき位相が少しずつ均等にずれた５０相のマルチフェイズクロックを生成し、５分周回路４１，サンプリングクロック選択回路４２およびシリアル−パラレル変換回路６に出力するようになっている。なお、５分周回路４１およびサンプリングクロック選択回路４２には、シリアル−パラレル変換回路６と同様に、Ｈｓｙｎｃ抽出回路７からブランキング期間１０とピクセルデータ表示期間１１とが制御信号として入力されている。
【００５９】
５分周回路４１は、ブランキング期間１０においては、ＰＬＬ回路３ｂが生成する５０相のマルチフェイズクロックを用いて、任意の１クロックサイクルにおいて入力回路１が出力するシリアルデータを５分周し、サンプリングクロック選択回路４２に出力する。なお、ピクセルデータ表示期間１１において入力回路１が出力するシリアルデータは、５分周回路４１をパスしてサンプリングクロック選択回路４２に直接入力されるようになっている。
【００６０】
サンプリングクロック選択回路４２は、例えば図１０に示すように構成されている。以下、図１０を参照して説明する。図９に示すサンプリングクロック選択回路４２は、具体的には、図１０に示すように、セレクタ４５と、サンプルホールド回路（以下「Ｓ／Ｈ回路」と記す）４６−１〜４６−５０と、エッジ検出回路４７と、サンプリングクロック選択回路４８とで構成されている。
【００６１】
図１０において、セレクタ４５は、２入力の一方に入力回路１の出力が与えられ、他方の入力に５分周回路４１の出力が与えられ、出力端がＳ／Ｈ回路４６−１〜４６−５０の一方の入力端に接続されている。また、セレクタ４５には、制御信号としてＨｓｙｎｃ検出回路７からＨｓｙｎｃが入力されている。
【００６２】
すなわち、セレクタ４５は、Ｈｓｙｎｃがブランキング期間１０を示すときは５分周回路４１の出力を選択してＳ／Ｈ回路４６−１〜４６−５０に与える一方、Ｈｓｙｎｃがピクセルデータ表示期間１１を示すときは入力回路１の出力を選択して、図示してないが、サンプリングクロック選択回路４８に与えるようになっている。
【００６３】
Ｓ／Ｈ回路４６−１〜４６−５０の他方の入力端には、ＰＬＬ回路３ｂが生成する５０相のマルチフェイズクロックＴ１〜Ｔ５０の対応するクロックが与えられている。Ｓ／Ｈ回路４６−１〜４６−５０の出力端には、エッジ検出回路４７が接続されている。
【００６４】
すなわち、Ｓ／Ｈ回路４６−１〜４６−５０は、ブランキング期間１０において５分周回路４１が出力するシリアルデータを５０相のマルチフェイズクロックＴ１〜Ｔ５０の対応するクロックによってサンプリングして保持し、エッジ検出回路４７に出力するようになっている。
【００６５】
エッジ検出回路４７は、Ｓ／Ｈ回路４６−１〜４６−５０の各出力を監視して立ち上がりエッジを検出し、それぞれの検出信号をサンプリングクロック選択回路４８に与えるようになっている。すなわち、エッジ検出回路４７では、ブランキング期間１０において５分周回路４１にて５分周された任意の１クロックサイクルにおける１０シリアルデータがＬレベルからＨレベルに変化するタイミングが検出される。
【００６６】
サンプリングクロック選択回路４８は、ブランキング期間１０においては、エッジ検出回路４７からの５０個の検出信号に基づき、１クロックサイクルにおける１０シリアルデータをサンプリングするのに最適な位相のクロックをＰＬＬ回路３ｂが生成する５０相のマルチフェイズクロックの中から選択する。そして、サンプリングクロック選択回路４８は、ピクセルデータ表示期間１１において、その選択した１つのサンプリングクロックによって×１サンプリングを行い、シリアルデータをシリアル−パラレル変換回路６に出力するようになっている。
【００６７】
次に、図１１は、図９に示すシリアルデータ受信回路の動作を説明するタイミング図である。図１１では、ブランキング期間１０におけるサンプリングクロックの選択動作が示されている。
【００６８】
図１１において、ブランキング期間１０でのシリアルデータ（１）は、１サイクルパケットが１０ビットで構成され、“Ｈ”“Ｌ”の繰り返しからなるビットデータである。シリアルデータ（１）は、入力回路１にて増幅され（２）、Ｖｐｐ検出回路２０に入力される。シリアルデータ（１）は、５分周回路４１にて５分周された５分周信号（３）は、１０シリアルデータのうち、第１ビットにおいてＬレベルからＨレベルに立ち上がり、第５ビットまでＨレベルを維持し、第６ビットから第１０ビットまでＬレベルとなる信号である。
【００６９】
一方、シリアルデータ（１）とクロック（４）との間には、１．５シリアルデータだけのスキュー１５が存在する。ＰＬＬ回路３ｂは、クロック（４）に基づき５０相のマルチフェイズクロック（５）を生成する。サンプリングクロック選択回路４２は、５０相のマルチフェイズクロック（５）のうち、５分周信号（３）がＬレベルからＨレベルに立ち上がるエッジ５０に対応するクロックを基準に、図中、○印で示す１つのクロックを選択する。
【００７０】
このように、この実施の形態３によれば、全動作期間の殆どの期間が非オーバーサンプリング、すなわち×１サンプリング方式となるので、消費電流と回路規模を大幅に削減することができる。しかも、ブランキング期間において最適位相を選択できるので、データとクロックとの間にスキューが存在する場合でも、×１サンプリング方式によって正しくデータを確定することができる。そして、全動作期間の中で時々、つまりブランキング期間においてサンプリングクロックの位相補正を行うことができる。
【００７１】
実施の形態４．
図１２は、この発明の実施の形態４であるシリアルデータ受信回路の構成を示すブロック図である。図１３は、図１２に示すサンプリングクロック選択回路の具体的な構成例を示す回路図である。なお、図１２、図１３では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００７２】
図１２に示すシリアルデータ受信回路では、図１に示した構成において、ＰＬＬ回路３に代えてＰＬＬ回路３ｂが設けられ、オーバーサンプル回路４およびサンプリングクロック選択回路５に代えて、サンプリングクロック選択回路５２が設けられている。
【００７３】
ＰＬＬ回路３ｂは、入力回路２が出力するクロックに基づき位相が少しずつ均等にずれた５０相のマルチフェイズクロックを生成し、サンプリングクロック選択回路５２およびシリアル−パラレル変換回路６に出力するようになっている。なお、サンプリングクロック選択回路５２には、シリアル−パラレル変換回路６と同様に、Ｈｓｙｎｃ抽出回路７からブランキング期間１０とピクセルデータ表示期間１１とが制御信号として入力されている。
【００７４】
サンプリングクロック選択回路５２は、例えば図１３に示すように構成されている。以下、図１３を参照して説明する。図１２に示すサンプリングクロック選択回路５２は、具体的には、図１３に示すように、図１０に示した構成において、セレクタ４５を省略した構成になっている。なお、図１３では、ブランキング期間１０における信号経路のみが示されている。
【００７５】
すなわち、Ｓ／Ｈ回路４６−１〜４６−５０は、ブランキング期間１０において、入力回路１が出力するシリアルデータを５０相のマルチフェイズクロックＴ１〜Ｔ５０の対応するクロックによってサンプリングして保持し、エッジ検出回路４７に出力するようになっている。
【００７６】
エッジ検出回路４７は、Ｓ／Ｈ回路４６−１〜４６−５０の各出力を監視して立ち上がりエッジを検出し、それぞれの検出信号をサンプリングクロック選択回路４８に与えるようになっている。すなわち、エッジ検出回路４７では、ブランキング期間１０において任意の１クロックサイクルにおける１０シリアルデータがＬレベルからＨレベルに変化するタイミング、つまりビットの切れ目が検出される。
【００７７】
サンプリングクロック選択回路４８は、ブランキング期間１０においては、エッジ検出回路４７からの５０個の検出信号に基づき、１クロックサイクルにおける１０シリアルデータをサンプリングするのに最適な位相を与える１つのクロックをＰＬＬ回路３ｂが生成する５０相のマルチフェイズクロックの中から選択する。次いで、その選択した１つのサンプリングクロックによってサンプリングした１０シリアルデータをシリアル−パラレル変換回路６に出力する。
【００７８】
そして、サンプリングクロック選択回路４８は、ピクセルデータ表示期間１１において、その選択した１つのサンプリングクロックによって×１サンプリングを行い、シリアルデータをシリアル−パラレル変換回路６に出力するようになっている。
【００７９】
次に、図１４は、図１２に示すシリアルデータ受信回路の動作を説明するタイミング図である。図１４では、ブランキング期間１０におけるサンプリングクロックの選択動作が示されている。
【００８０】
図１４において、ブランキング期間１０でのシリアルデータ（１）は、１サイクルパケットが１０ビットで構成され、“Ｈ”“Ｌ”の繰り返しからなるビットデータである。シリアルデータ（１）は、入力回路１にて増幅され（２）、サンプリングクロック選択回路５２に入力される。
【００８１】
一方、シリアルデータ（１）とクロック（３）との間には、１．５シリアルデータだけのスキュー１５が存在する。ＰＬＬ回路３ｂは、クロック（３）に基づき５０相のマルチフェイズクロック（４）を生成する。サンプリングクロック選択回路５２は、５０相のマルチフェイズクロック（４）のうち、１０シリアルデータ（１）がＬレベルからＨレベルに立ち上がるエッジ５５に対応するクロックを基準に、図中、○印で示す１つのクロックを選択する。
【００８２】
このように、この実施の形態４によれば、全動作期間の殆どの期間が非オーバーサンプリング、すなわち×１サンプリング方式となるので、消費電流と回路規模を大幅に削減することができる。しかも、ブランキング期間において最適位相を選択できるので、データとクロックとの間にスキューが存在する場合でも、×１サンプリング方式によって正しくデータを確定することができる。そして、全動作期間の中で時々、つまりブランキング期間においてサンプリングクロックの位相補正を行うことができる。
【００８３】
実施の形態５．
図１５は、この発明の実施の形態５であるシリアルデータ受信回路の構成を示すブロック図である。図１６は、図１５に示すＶｐｐ検出回路の具体的な構成例を示す回路図である。なお、図１５、図１６では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態５に関わる部分を中心に説明する。
【００８４】
図１５に示すシリアルデータ受信回路では、図１に示した構成において、ＰＬＬ回路３に代えてＰＬＬ回路３ｂが設けられ、ＰＬＬ回路３ｂと並列に５逓倍ＰＬＬ回路６０が設けられている。また、図１に示した構成において、オーバーサンプル回路４およびサンプリングクロック選択回路５に代えて、Ｖｐｐ検出回路６１およびサンプリングクロック選択回路６２が設けられている。
【００８５】
ＰＬＬ回路３ｂは、入力回路２が出力するクロックに基づき位相が少しずつ均等にずれた５０相のマルチフェイズクロックを生成し、サンプリングクロック選択回路６２およびシリアル−パラレル変換回路６に出力するようになっている。なお、サンプリングクロック選択回路６２には、シリアル−パラレル変換回路６と同様に、Ｈｓｙｎｃ抽出回路７からブランキング期間１０とピクセルデータ表示期間１１とが制御信号として入力されている。
【００８６】
５逓倍ＰＬＬ回路６０は、ブランキング期間１０において、入力回路２が出力するクロックを５逓倍し、その５逓倍したクロックから位相が少しずつ均等にずれた１０相のマルチフェイズクロックを生成し、Ｖｐｐ検出回路６１に出力するようになっている。
【００８７】
Ｖｐｐ検出回路６１は、図１６に示すように、１０個のアナログ・デジタル変換器（ＡＤＣ）６１−１〜６１−１０で構成されている。ＡＤＣ６１−１〜６１−１０５には、ブランキング期間１０において、入力回路１が出力するシリアルデータが並列に入力され、５逓倍ＰＬＬ回路６０が生成する１０相のマルチフェイズクロックＴ１〜Ｔ１０の対応するクロックが入力されている。
【００８８】
すなわち、Ｖｐｐ検出回路６１は、５逓倍ＰＬＬ回路６０が生成する１０相のマルチフェイズクロックＴ１〜Ｔ１０の各クロックに基づき、入力回路１が出力する２シリアルデータをそれぞれサンプリングしてデジタル値（差電圧Ｖｐｐ）を保持し、それぞれサンプリングクロック選択回路６２に出力するようになっている。
【００８９】
サンプリングクロック選択回路６２は、ブランキング期間１０において、Ｖｐｐ検出回路６１が出力する差電圧Ｖｐｐが異なる１０個のデジタル値から、５逓倍ＰＬＬ回路６０が生成する１０相のマルチフェイズクロック中の最適な２相を指定する選択信号を生成する。次に、サンプリングクロック選択回路６２は、この２相選択信号を用いて、１クロックサイクル分の１０シリアルデータをサンプリングするクロックとして、ＰＬＬ回路３ｂが生成する５０相のマルチフェイズクロックの中から差電圧Ｖｐｐが最大となるクロックを選択する。
【００９０】
図１６では、ブランキング期間１０における信号経路のみが示されているが、サンプリングクロック選択回路６２は、ピクセルデータ表示期間１１では、このように選択した１つのクロックを用いて、入力回路１が出力するシリアルデータをサンプリングし、シリアル−パラレル変換回路６に与えるようになっている。
【００９１】
次に、図１７は、図１５に示すシリアルデータ受信回路の動作を説明するタイミング図である。図１７では、ブランキング期間１０におけるサンプリングクロックの選択動作が示されている。
【００９２】
図１７において、ブランキング期間１０でのシリアルデータ（１）は、１サイクルパケットが１０ビットで構成され、“Ｈ”“Ｌ”の繰り返しからなるビットデータである。シリアルデータ（１）は、入力回路１にて増幅され（２）、Ｖｐｐ検出回路６１に入力される。
【００９３】
一方、シリアルデータ（１）とクロック（３）との間には、１．５シリアルデータだけのスキュー１５が存在する。５逓倍ＰＬＬ回路６０は、クロック（３）を５逓倍したクロック（４）を作り、そのクロック（４）に基づき１０相のマルチフェイズクロック（５）を生成する。
【００９４】
サンプリングクロック選択回路６２は、１クロックサイクル分の１０シリアルデータをサンプリングするクロックとして、図中、○印で示すクロックを選択する。
【００９５】
このように、この実施の形態５によれば、全動作期間の殆どの期間が非オーバーサンプリング、すなわち×１サンプリング方式となるので、消費電流と回路規模を大幅に削減することができる。しかも、ブランキング期間において最適位相を選択できるので、データとクロックとの間にスキューが存在する場合でも、×１サンプリング方式によって正しくデータを確定することができる。そして、全動作期間の中で時々、つまりブランキング期間においてサンプリングクロックの位相補正を行うことができる。
【００９６】
ここで、実施の形態１〜５では、マルチフェイズクロックを生成する回路としてＰＬＬ回路を用いたが、ＰＬＬ回路に代えて、ＤＬＬ回路（遅延ロックループ回路）を用いることができる。これによれば、入力サイクルジッタに対する追従性を向上させることができる。
【００９７】
また、映像ディスプレイシステムへの適用を想定して構成したが、オーバーサンプリングの期間をブランキング期間以外の任意の期間にて実施してもよいことは言うまでもない。これは、外部から指令を与えるなどすることで容易に実現することができる。したがって、この発明のシリアルデータ受信回路は、映像ディスプレイシステムにて用いるだけでなく、映像ディスプレイシステム以外の多チャネル高速シリアル伝送システムにおいても同様に用いることができる。
【００９８】
【発明の効果】
以上説明したように、この発明によれば、並列伝送路からクロックと共に入力されるシリアルデータの１動作期間内の一部期間において、オーバーサンプリングを実施して適切な位相を持つ１サンプリングクロックを選択し、その選択した１サンプリングクロックを残余の期間でのデータ取込用に用いることができる。したがって、チャネル間にタイミングスキューが発生する多チャネル高速シリアル伝送システムにおいて、少ないサンプリング数で正しくデータの確定が行えるので、低消費電力化および小型化が図れるようになる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるシリアルデータ受信回路の構成を示すブロック図である。
【図２】チャネル間にタイミングスキューが発生するシステムの一例として示す映像ディスプレイシステムにおけるタイミング図である。
【図３】図１に示すシリアルデータ受信回路の動作を説明するタイミング図である。
【図４】この発明の実施の形態２であるシリアルデータ受信回路の構成を示すブロック図である。
【図５】図４に示すＶｐｐ検出回路と大小判定回路の関係を示すブロック図である。
【図６】図５に示すＶｐｐ検出回路の具体的な構成例を示す回路図である。
【図７】図６に示す大小判定回路の具体的な構成例を示す回路図である。
【図８】図４に示すシリアルデータ受信回路の動作を説明するタイミング図である。
【図９】この発明の実施の形態３であるシリアルデータ受信回路の構成を示すブロック図である。
【図１０】図９に示すサンプリングクロック選択回路の具体的な構成例を示す回路図である。
【図１１】図９に示すシリアルデータ受信回路の動作を説明するタイミング図である。
【図１２】この発明の実施の形態４であるシリアルデータ受信回路の構成を示すブロック図である。
【図１３】図１２に示すサンプリングクロック選択回路の具体的な構成例を示す回路図である。
【図１４】図１２に示すシリアルデータ受信回路の動作を説明するタイミング図である。
【図１５】この発明の実施の形態５であるシリアルデータ受信回路の構成を示すブロック図である。
【図１６】図１５に示すＶｐｐ検出回路の具体的な構成例を示す回路図である。
【図１７】図１５に示すシリアルデータ受信回路の動作を説明するタイミング図である。
【図１８】多チャネル高速シリアル伝送システムの一般的な構成例を示すブロック図である。
【図１９】図１８に示す受信側デバイスが備えるデータリカバリ回路において実施できる各サンプリング方法の特徴を説明する図である。
【図２０】図１８に示す受信側デバイスが備えるデータリカバリ回路のオーバーサンプリングを行う場合の構成例を示すブロック図である。
【図２１】図２０に示すデータリカバリ回路の動作を説明するタイミング図である。
【符号の説明】
１，２ 入力回路、３，３ａ，３ｂ ＰＬＬ回路、４ オーバーサンプル回路、５，２２，４２，４８，５２， サンプリングクロック選択回路、６ シリアルーパラレル変換回路、７ 水平同期信号（Ｈｓｙｎｃ）抽出回路、２０，２１−１〜２１−１０ 差電圧（Ｖｐｐ）検出回路、２１ 大小判定回路、４１ ５分周回路、４５ セレクタ、４６−１〜４６−５０ サンプルホールド（Ｓ／Ｈ）回路、４７ エッジ検出回路、６１，６１−１〜６１−１０ 差電圧（Ｖｐｐ）検出回路（ＡＤＣ）、６０ ５逓倍ＰＬＬ回路。
Claims (8)
- クロックと１以上のシリアルデータとを並列に伝送する伝送路から入力される前記クロックに基づきマルチフェイズクロックを生成するマルチフェイズクロック生成手段と、
前記伝送路から入力されるシリアルデータの１動作期間内の一部期間において、前記マルチフェイズクロックに従って前記シリアルデータをオーバーサンプリングし、サンプリング結果に基づき前記マルチフェイズクロックの中から最適位相の１サンプリングクロックを、前記一部期間を除いた残余の期間におけるシリアルデータをサンプリングするクロックとして選択するサンプリングクロック選択手段と、
前記サンプリングクロック選択手段が選択した１サンプリングクロックに同期して前記シリアルデータをパラレルデータに変換する変換手段と、
前記一部期間および残余の期間を示す制御信号を発生する制御信号発生手段と、
を備えたことを特徴とするシリアルデータ受信回路。 - 前記サンプリングクロック選択手段は、
前記伝送路から入力されるシリアルデータの前記一部期間において、前記マルチフェイズクロックを用いて少なくとも１クロックサイクルにおける差動構成のシリアルデータ間の差電圧を検出する差電圧検出手段と、
前記差電圧検出手段が検出した差電圧間の大小関係を判定する判定手段と、
前記判定手段の判定結果に基づき前記マルチフェイズクロックの中から最適位相の１サンプリングクロックを選択する選択手段と、
を備えたことを特徴とする請求項１に記載のシリアルデータ受信回路。 - 前記サンプリングクロック選択手段は、
前記伝送路から入力されるシリアルデータの前記一部期間において、前記マルチフェイズクロックを用いて少なくとも１クロックサイクルにおけるシリアルデータを分周する分周手段と、
前記分周手段が出力する分周シリアルデータを前記マルチフェイズクロックを用いてサンプリングし、そのサンプリング結果に基づき前記マルチフェイズクロックの中から最適位相の１サンプリングクロックを選択する選択手段と、
を備えたことを特徴とする請求項１に記載のシリアルデータ受信回路。 - 前記サンプリングクロック選択手段は、
前記伝送路から入力されるシリアルデータの前記一部期間において、前記マルチフェイズクロックを用いて少なくとも１クロックサイクルにおけるシリアルデータをサンプリングし、そのサンプリング結果に基づき前記マルチフェイズクロックの中から最適位相の１サンプリングクロックを選択する選択手段、
を備えたことを特徴とする請求項１に記載のシリアルデータ受信回路。 - 前記サンプリングクロック選択手段は、
前記伝送路から入力されるクロックに基づきオーバーサンプリング用のマルチフェイズクロックを生成するオーバーサンプリング用クロック生成手段と、
前記伝送路から入力されるシリアルデータの前記一部期間において、前記オーバーサンプリング用のマルチフェイズクロックを用いて前記伝送路から入力される２シリアルデータをそれぞれサンプリングして差電圧を検出する差電圧検出手段と、
前記差電圧検出手段の検出結果に基づき前記オーバーサンプリング用のマルチフェイズクロックの中で最適な２相を指定する選択信号を生成し、その選択信号に基づき前記マルチフェイズクロック生成手段が生成するマルチフェイズクロックの中から最適位相の１サンプリングクロックを選択する選択手段、
を備えたことを特徴とする請求項１に記載のシリアルデータ受信回路。 - 前記シリアルデータは、ブランキング期間とピクセルデータ表示期間とを１動作期間とする信号であり、
前記制御信号発生手段は、前記変換手段の出力から、前記一部期間として前記ブランキング期間を検出し、前記残余の期間として前記ピクセルデータ表示期間を検出する手段、
を備えたことを特徴とする請求項１〜５のいずれか一つに記載のシリアルデータ受信回路。 - 前記制御信号発生手段は、外部からの指令に従って前記一部期間および残余の期間を示す制御信号を発生する手段を備えたことを特徴とする請求項１〜５のいずれか一つに記載のシリアルデータ受信回路。
- 前記マルチフェイズクロック生成手段は、位相ロックループ回路または遅延ロックループ回路のいずれか一方を備えたことを特徴とする請求項１〜７のいずれか一つに記載のシリアルデータ受信回路。
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