CN114371822B - 数据传输装置、芯片、显示设备和数据传输方法 - Google Patents

Abstract

本发明公开了一种数据传输装置、芯片、显示设备和数据传输方法，其中，LVDS模拟模块将链路时钟信号转换成多个频率相同相位不同的相位时钟信号，在每个相位时钟信号下，对串行数据信号进行采样，得到每个数据通道的多个采样数据信号组，过采样模块对多个采样数据信号组中的采样数据进行逻辑处理，根据逻辑结果确定每个数据通道的相位时钟使能信号，该相位时钟使能信号驱动的相位时钟信号为多个相位时钟信号中较稳定的相位时钟信号，LVDS模拟模块在接收到的相位时钟使能信号和多个相位时钟信号下，将串行数据信号转换成并行数据信号，其中，LVDS模拟模块的数据通道大于等于5。

Description

数据传输装置、芯片、显示设备和数据传输方法

技术领域

本发明涉及数据处理技术领域，特别涉及一种数据传输装置、芯片、显示设备和数据传输方法。

背景技术

随着科学的不断进步，对显示设备的要求越来越高。目前普遍使用的显示设备的屏幕分辨率为3840*2160，帧频率为60Hz，RGB的模式为10bit。然而目前的传输方案，可支持6bit模式和8bit模式，不支持10bit以及以上的模式。

发明内容

本发明提供一种数据传输装置、芯片、显示设备和数据传输方法，用以解决现有技术中的数据传输方案不支持10bit及以上的模式的问题。

第一方面，本发明实施例提供一种数据传输装置，所述装置包括：

依次连接的LVDS模拟模块、过采样模块、调整模块、解析模块和后处理模块，且，所述过采样模块的另一个输出端与所述LVDS模拟模块的一个输入端连接，所述过采样模块的控制端与控制模块的输出端连接；

所述LVDS模拟模块，用于将接收到的链路时钟信号转换成多个频率相同相位不同的相位时钟信号，并在所述每个相位时钟信号下，对接收到的串行数据信号进行采样，得到每个数据通道的多个采样数据信号组；在相位时钟使能信号和所述多个相位时钟信号下，将所述串行数据信号转换成并行数据信号，其中，所述LVDS模拟模块的数据通道的数量大于等于5；

所述过采样模块，用于在所述控制模块输出的控制信号的控制下，对多个所述采样数据信号组中的采样数据信号进行逻辑处理，根据逻辑结果确定每个数据通道的所述相位时钟使能信号，以及在所述控制信号的控制下，输出所述并行数据信号，其中，所述相位时钟使能信号驱动的相位时钟信号为多个所述相位时钟信号中较稳定的相位时钟信号；

所述调整模块，用于对所述并行数据信号进行翻转和相位调整，得到调整后的数据信号；

所述解析模块，用于对所述调整后的数据信号进行解析，得到多个目标数据信号；

所述后处理模块，用于对所述多个目标数据信号进行重排。

在一种可能的实现方式中，所述过采样模块具体用于：

针对相邻的采样数据信号组，将第一个采样数据信号和前一个采样数据组中的最后一个采样数据信号进行异或，以及将每个采样数据组中的相邻的采样数据信号进行异或；

将异或结果中采用相同相位时钟信号得到的采样数据信号的异或结果进行累加，得到多个累加值；

根据所述多个累加值确定所述相位时钟使能信号。

在一种可能的实现方式中，所述过采样模块具体用于：

根据多个所述累加值得到包括有效标识和/或无效标识的标识串；

将所述标识串中的标识取反后，确定所述标识串中有效标识的位置的最大值和最小值；

计算所述最大值和所述最小值的平均值，并将驱动所述平均值对应的相位时钟信号的信号作为所述相位时钟使能信号。

在一种可能的实现方式中，所述过采样模块还用于：

若所述标识串中的标识均为无效标识，则重新设置多个所述相位时钟信号的相位关系，并在重新设置相位关系后的每个相位时钟信号下，对接收到的串行数据信号进行采样；

若所述标识串中最小位置和最大位置为有效标识，中间位置为无效标识，则将所述平均值和第一预设阈值求和，将和值与第二预设阈值进行比较，根据比较结果确定所述相位使能信号。

在一种可能的实现方式中，所述LVDS模拟模块具体用于：

在所述相位时钟使能信号的驱动下，采用与所述相位时钟使能信号对应的相位时钟信号将所述串行数据信号转换成并行数据信号。

在一种可能的实现方式中，所述装置还包括通道选择模块；

所述通道选择模块，用于根据接收到的选择信号，选择数据通道以及对选择的数据通道输出的数据进行重排。

在一种可能的实现方式中，所述LVDS模拟模块、所述通道选择模块、所述过采样模块、所述调整模块和所述解析模块的数量均为4个。

第二方面，本发明实施例提供一种芯片，包括第一方面中任一所述的数据传输装置。

第三方面，本发明实施例提供一种显示设备，其包括第二方面所述的芯片。

第四方面，本发明实施例提供一种数据传输方法，所述方法包括：

将接收到的链路时钟信号转换成多个频率相同相位不同的相位时钟信号，并在所述每个相位时钟信号下，对接收到的串行数据信号进行采样，得到多个采样数据信号组；

对多个所述采样数据信号组中的采样数据信号进行逻辑处理，根据逻辑结果确定相位时钟使能信号，其中，所述相位时钟使能信号驱动的相位时钟信号为多个所述相位时钟信号中较稳定的相位时钟信号；

在所述相位时钟使能信号和所述多个相位时钟信号下，将所述串行数据信号转换成并行数据信号，并对所述并行数据信号进行翻转和相位调整，得到调整后的数据信号；

对所述调整后的数据信号进行解析，得到多个目标数据信号，并对所述多个目标数据信号进行重排。

本发明有益效果如下：

本发明实施例中的数据传输装置、芯片、显示设备和数据传输方法，包括LVDS模拟模块、过采样模块、调整模块、解析模块和后处理模块，LVDS模拟模块可以将链路时钟信号转换成多个频率相同相位不同的相位时钟信号，在每个相位时钟信号下，对串行数据信号进行采样，得到每个数据通道的多个采样数据信号组，过采样模块用于对多个采样数据信号组中的采样数据进行逻辑处理，根据逻辑结果确定每个数据通道的相位时钟使能信号，该相位时钟使能信号驱动的相位时钟信号为多个相位时钟信号中较稳定的相位时钟信号，LVDS模拟模块在接收到的相位时钟使能信号和多个相位时钟信号下，将串行数据信号转换成并行数据信号，其中，LVDS模拟模块的数据通道大于等于5。由于LVDS模拟模块的数据通道大于等于5，并且通过过采样模块可以从多个相位时钟信号中选择较稳定的相位时钟信号，从而可以更准确的实现数据传输的10bit及以上的模式。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术提供的一种数据传输装置的结构示意图；

图2为本发明实施例提供的一种数据传输装置的结构示意图；

图3为本发明实施例提供的另一种数据传输装置的结构示意图；

图4为本发明实施例提供的另一种数据传输装置的结构示意图；

图5为本发明实施例提供的一种过采样模块的结构示意图；

图6为本发明实施例提供的一种时序的示意图；

图7为本发明实施例提供的一种过采样模块的状态机跳转示意图；

图8为本发明实施例提供的一种数据传输方法的流程示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

现在通常使用的显示设备的屏幕分辨率为3840*2160、帧频率为60Hz、RGB的模式为10bit。但是现有的数据传输方案中，最高支持1920*1080、帧频为60Hz、RGB模式为6bit或8bit，因此，现有的数据传输方案只支持6bit模式和8bit模式，不支持10bit以及以上的模式。

如图1所示，为相关技术提供的数据传输装置10的结构示意图，从图1中可以看出，该数据传输装置包括两个LVDS模拟模块101-1和101-2、两个通道选择模块102-1和102-2、两个调整模块103-1和103-2、两个解析模块104-1和104-2、后处理模块105和中央处理器106。该数据传输装置10的传输速率最高支持74.5MHz，LVDS模拟模块的数据传输率支持0.5Gbps，支持屏幕分辨率为1920*1080、帧频率为60Hz的图像；RGB模式支持6bit和8bit，不支持10bit。

图1中的LVDS模拟模块为高速串行收发器，可以把高速串行数据进行串转并处理，得到并行数据。该LVDS模拟模块有5个高速串行输入口，包含4个数据输入口和1个时钟输入口，对应着4个数据通道和1个时钟通道，其中5个高速串行输入口最高支持74.5MHz。

通道选择模块可以配合LVDS模拟模块选择数据通道。当支持6bit模式时，选择3个数据通道输出；当支持8bit模式时，选择4个数据通道输出。

由于10bit模式需要5个数据通道；因此该方案不支持10bit模式，也不支持10bit以上的模式。

调整模块负责对并行数据进行大小端的翻转，极性的翻转，以及对相位的调整(即寻找第一个bit的位置)。

解析模块负责解析出VS(场同步信号)/DE(数据使能信号)/HS(行同步信号)等信号，以及RGB数据信号。

后处理模块负责时钟域的切换，并对2个LVDS模拟模块的数据重排，按照实际的数据顺序输出去，供后续进行算法处理。

中央处理器，可以控制通道选择模块对5路数据进行重新排列，控制调整模块挑选第一个bit的位置，控制后处理模块的像素配置。

该传输方案中用到了两个时钟域，在后处理模块可以通过FIFO(first inputfirst output)把这两个时钟域隔离开。

为了解决现有技术中的传输方案不支持10bit及以上模式的问题，本发明实施例提供一种数据传输装置、芯片、显示设备和数据传输方法。

如图2所示，为本发明实施例提供的一种数据传输装置20的结构示意图，数据传输装置20包括LVDS模拟模块201、过采样模块202、调整模块203、解析模块204、后处理模块205和控制模块206；

LVDS模拟模块201、过采样模块202、调整模块203、解析模块204和后处理模块205依次连接，且过采样模块202的另一个输出端与LVDS模拟模块201的一个输入端连接，过采样模块202的控制端与控制模块206的输出端连接；

LVDS模拟模块201，用于将接收到的链路时钟信号转换成多个频率相同相位不同的相位时钟信号，并在每个相位时钟信号下，对接收到的串行数据信号进行采样，得到每个数据通道的多个采样数据信号组；在接收到的相位时钟使能信号和所述多个相位时钟信号下，将所述串行数据信号转换成并行数据信号，其中，LVDS模拟模块201的数据通道的数量大于等于5；

过采样模块202，用于在控制模块206输出的控制信号的控制下，对多个采样数据信号组中的采样数据信号进行逻辑处理，根据逻辑结果确定每个数据通道的相位时钟使能信号，以及在所述控制信号的控制下，输出所述并行数据信号，其中，相位时钟使能信号驱动的相位时钟信号为多个相位时钟信号中较稳定的相位时钟信号；

调整模块203，用于对并行数据信号进行翻转和相位调整，得到调整后的数据信号；

解析模块204，用于对调整后的数据信号进行解析，得到多个目标数据信号；

后处理模块205，用于对多个目标数据信号进行重排。

本发明实施例中的数据传输装置，包括LVDS模拟模块、过采样模块、调整模块、解析模块、后处理模块和控制模块，LVDS模拟模块可以将链路时钟信号转换成多个频率相同相位不同的相位时钟信号，在每个相位时钟信号下，对串行数据信号进行采样，得到每个数据通道的多个采样数据信号组，过采样模块用于对多个采样数据信号组中的采样数据进行逻辑处理，根据逻辑结果确定每个数据通道的相位时钟使能信号，该相位时钟使能信号驱动的相位时钟信号为多个相位时钟信号中较稳定的相位时钟信号，LVDS模拟模块在接收到的相位时钟使能信号和多个相位时钟信号下，将串行数据信号转换成并行数据信号，其中，LVDS模拟模块的数据通道大于等于5。由于LVDS模拟模块的数据通道大于等于5，使用过采样模块从多个相位时钟信号中选择的较稳定的相位时钟信号对并行数据进行转换，得到并行数据，从而可以更准确的实现数据传输的10bit及以上的模式。

本发明实施例中，由于LVDS模拟模块的数据通道可以大于等于5，因此，该LVDS模拟模块的数据传输速率提升到1Gbps以上，在传输高速信号时眼图会变的非常小，以及通道之间的抖动，数据很容易采样错误，为了解决数据在高速传输时猜错的问题，可以在LVDS模拟模块201中使用多个频率相同相位不同的相位时钟信号，对输入的高速串行数据的每1bit进行多个相位的采样。

LVDS模拟模块201中使用的多个频率相同相位不同的相位时钟信号，为LVDS模拟模块201根据接收到的链路时钟信号转换成的。

具体的，可以为8个频率相同相位不同的相位时钟信号。

8个频率相同相位不同的相位时钟信号可以为对链路时钟信号分别进行1个到8个时间单元的固定延时得到的8个不同的采样点。即可以根据预设规则从1个到8个时间单元中选择一个时间单元进行延时，比如，优选为8个时间单元进行延时，也就是优选最大的时间单元进行延时。

优选最大的时间单元进行延时，可以提高数据转换的效率。

本发明实施例中的LVDS模拟模块201可以为支持8相位采样的高频LVDS模拟模块。

为了便于理解，下面以一个数据通道为例，对本发明实施例进行说明。

在一个时钟周期内LVDS模拟模块201的每个数据通道可以输出7bit的数据，每1bit通过同频的8个相位的采样时钟采样，总共可以得到8个相位的7bit并行数据。

如下所示，为本发明实施例中一个周期内7bit数据对应的7个采样数据信号组，每个采样数据信号组中包括8个采样数据信号：

bit0：CK0_0,CK1_0,CK2_0,CK3_0,CK4_0,CK5_0,CK6_0,CK7_0；

bit1：CK0_1,CK1_1,CK2_1,CK3_1,CK4_1,CK5_1,CK6_1,CK7_1；

bit2：CK0_2,CK1_2,CK2_2,CK3_2,CK4_2,CK5_2,CK6_1,CK7_2；

bit3：CK0_3,CK1_3,CK2_3,CK3_3,CK4_3,CK5_3,CK6_1,CK7_3；

bit4：CK0_4,CK1_4,CK2_4,CK3_4,CK4_4,CK5_4,CK6_1,CK7_4；

bit5：CK0_5,CK1_5,CK2_5,CK3_5,CK4_5,CK5_5,CK6_1,CK7_5；

bit6：CK0_6,CK1_6,CK2_6,CK3_6,CK4_6,CK5_6,CK6_1,CK7_6。

其中CKX表示通过第X+1个相位时钟信号进行采样得到的采样数据信号，比如，对bit0总共得到8个采样数据信号，分别为CK0_0,CK1_0,CK2_0,CK3_0,CK4_0,CK5_0,CK6_0,CK7_0。

得到7个采样数据信号组后，可以针对相邻的采样数据信号组，将第一个采样数据信号和第一个采样数据信号组中的最后一个采样数据进行异或处理，以及将每个采样数据信号组中的相邻的采样数据信号进行异或处理，将异或结果中采用相同的相位时钟信号得到的采样数据信号的异或结果进行累加，得到多个累加值，然后可以根据多个累加值得到包括有效标识1和/或无效标识0的标识串，将标识串中的标识取反，然后确定标识串中有效标识1的位置的最大值和最小值，计算该最大值和最小值的平均值，并将该平均值对应的相位时钟信号的信号设置为相位时钟使能信号。

在具体实施中，若标识串中的标识均为无效标识，则重新设置多个相位时钟信号的相位关系，并在重新设置相位关系后的每个相位时钟信号下，对接收到的串行数据信号进行采样；

若标识串中最小位置和最大位置为有效标识，中间位置为无效标识，则将所述平均值和第一预设阈值求和，将和值与第二预设阈值进行比较，根据比较结果确定相位使能信号。

基于上述得到的7个采样数据信号组，针对相邻的采样数据信号组，将第一个采样数据信号和第一个采样数据信号组中的最后一个采样数据进行异或处理，比如，CK7_6_pre^CK0_0，CK7_0^CK0_1，CK7_1^CK0_2，需要说明的是，CK7_6_pre为前一个周期中最后一个采样数据信号，由于本周期内第一个采样数据信号组与上一个周期内的最后一个采样数据信号组相邻，因此CK7_6_pre与CK0_0进行异或；将每个采样数据信号组中的相邻的采样数据信号进行异或处理，比如，CK0_0^CK1_0，CK0_1^CK1_1，CK0_2^CK1_2；采用相同的相位时钟信号得到的采样数据信号的异或结果，比如，CK7_6_pre，CK7_0，CK7_1均为通过最后一个相位时钟信号采集到的，CK0_0，CK0_1，CK0_2均为第一个相位时钟信号采集到的，因此将CK7_6_pre^CK0_0，CK7_0^CK0_1，CK7_1^CK0_2相加。

基于上述得到的7个采样数据信号组，可以得到8个累加值，如下所示：

counter0＝CK7_6_pre^CK0_0+CK7_0^CK0_1+CK7_1^CK0_2+CK7_2^CK0_3+CK7_3^CK0_4+CK7_4^CK0_5+CK7_5^CK0_6；

counter1＝CK0_0^CK1_0+CK0_1^CK1_1+CK0_2^CK1_2+CK0_3^CK1_3+CK0_4^CK1_4+CK0_5^CK1_5+CK0_6^CK1_6；

counter2＝CK1_0^CK2_0+CK1_1^CK2_1+CK1_2^CK2_2+CK1_3^CK2_3+CK1_4^CK2_4+CK1_5^CK2_5+CK1_6^CK2_6；

counter3＝CK2_0^CK3_0+CK2_1^CK3_1+CK2_2^CK3_2+CK2_3^CK3_3+CK2_4^CK3_4+CK2_5^CK3_5+CK2_6^CK3_6；

counter4＝CK3_0^CK4_0+CK3_1^CK4_1+CK3_2^CK4_2+CK3_3^CK4_3+CK3_4^CK4_4+CK3_5^CK4_5+CK3_6^CK4_6；

counter5＝CK4_0^CK5_0+CK4_1^CK5_1+CK4_2^CK5_2+CK4_3^CK5_3+CK4_4^CK5_4+CK4_5^CK5_5+CK4_6^CK5_6；

counter6＝CK5_0^CK6_0+CK5_1^CK6_1+CK5_2^CK6_2+CK5_3^CK6_3+CK5_4^CK6_4+CK5_5^CK6_5+CK5_6^CK6_6；

counter7＝CK6_0^CK7_0+CK6_1^CK7_1+CK6_2^CK7_2+CK6_3^CK7_3+CK6_4^CK7_4+CK6_5^CK7_5+CK6_6^CK7_6。

在一种实施例中，根据多个累加值得到包括有效标识1和/或无效标识0的标识串，可以为将多个累加值与预设阈值进行比较，如果累加值小于预设阈值时，则表示通过当前相位时钟信号进行采样得到的数据信号在数据稳定位置，表示有效，标记flag＝1，如果累加值大于等于预设阈值时，则表示通过当前相位时钟信号进行采样得到的数据信号不在数据稳定位置，表示无效，标记flag＝0。

比如，counter0＝8，counter1＝7，counter2＝0，counter3＝2，counter4＝3，counter5＝4，counter6＝0，counter7＝1，预设阈值为3，则得到的标识串为00110011。

在具体实施中，标识串可以分为以下几种组合：

1xx0xxx1；

1xxx0xx1；

0xx11xx0；

1xxxxxx0；

0xxxxxx1；

00000000；

11111111。

对于0xx11xx0，1xxxxxx0，0xxxxxx1和11111111，可以直接查找1所在位置的最大值和最小值，对最大值和最小值求平均即可得到稳定的中间位置。

对于1xx0xxx1和1xxx0xx1这种双边的组合，不能简单的求1所在的位置的最大值和最小值的平均值，而是需要先取反，再得到1所在位置的最大值和最小值，然后求最大值和最小值的平均值，再加第一预设值，最后与第二预设值进行比较，当结果大于第二预设值时，做减8处理，当小于第二预设值时保持不变。

具体的，第一预设值和第二预设值可以根据实际需要确定，比如本发明实施例中第一预设值可以为4，第二预设值可以为8。

以11000111为例，先对标识串取反得到00111000，此时1位置的最大值和最小值分别为2和4，则求平均并加4为7，因此1的最佳相位位置在bit7上，即在第8个相位时钟信号上，将第8个相位时钟信号的驱动信号设置为相位时钟使能信号。

对于00000000这种情况，判断多个相位时钟信号的相位关系设置的不合适，需要重新设置多个相位时钟信号的相位关系，然后再进行判断。

比如，之前的相位关系为8个时间单元，如果标识串为00000000，则可以使用7个时间单元进行多个相位时钟信号的相位关系，重新进行上述逻辑计算。

本发明实施例中，在一定的时间窗口内得到8个最终结果counter0～counter7，这样做是为了在一定时间内统计跳变沿的次数，从而找到有效标识1的最中间位置，最中间的最值即较稳定的相位时钟信号。

在一种实施例中，数据传输装置还可以包括连接于LVDS模拟模块和过采样模块之间的通道选择模块，如图3所示，通道选择模块301可以根据接收到的控制模块206发送的选择信号，选择数据通道以及对选择的数据通道输出的数据进行重排，比如，6bit模式时，选择3个数据通道，8bit模式时，选择4个数据通道，10bit模式时，选择5个数据通道。

在具体实施中，通道选择模块301还可以根据硬件上通道的连接交换选择出的通道的顺序，寻找真正的数据通道顺序，也就是多选择的数据通道输出的数据进行重排。

在一种实施例中，数据传输装置中的控制模块206可以为中央处理器，中央处理器用于向各模块发送控制命令和/或配置信息，比如，向通道选择模块301发送选择信号，向过采样模块202发送开启或关闭的控制信号，向调整模块203发送挑选第一个bit的位置的命令，向后处理模块205发送像素配置的配置信息等。

本发明实施例中，当过采样模块将相位时钟使能信号发送给LVDS模拟模块后，过采样模块不进行工作，中央处理器可以控制过采样模块关闭，此时，LVDS模块在相位时钟使能信号和多个相位时钟信号的控制下输出的并行数据，经过采样模块直接输出至调整模块，在下次进行判断时，中央处理器控制过采样模块打开，进行相位时钟使能信号的确定，当采样模块打开时，采样模块输出的信号不会输出至调整模块，只有采样模块关闭时，采样模块输出的信号才可以输出至调整模块。具体的实现可以根据实际需要通过中央处理器进行控制。

在具体实施中，可以包括4个LVDS模拟模块(LVDS模拟模块201-1、LVDS模拟模块201-2、LVDS模拟模块201-3和LVDS模拟模块201-4)、4个通道选择模块(通道选择模块301-1、通道选择模块301-2、通道选择模块301-3和通道选择模块301-4)、4个过采样模块(过采样模块202-1、过采样模块202-2、过采样模块202-3和过采样模块202-4)、4个调整模块(调整模块203-1、调整模块203-2、调整模块203-3和调整模块203-4)、4个解析模块(解析模块204-1、解析模块204-2、解析模块204-3和解析模块204-4)、一个后处理模块205和一个控制模块206。如图4所示。

图4中所示的数据传输装置，最高可支持的频率为150MHz。

需要说明的是，本发明实施例中的控制模块206与每个通道选择模块、每个过采样模块、每个调整模块连接，图4中只示出来一组。

为了实现过采样原理，在本方案中可以通过一个状态机实现过采样模块中各个步骤的跳转控制。具体实现如图5所示，图5为5个数据通道对应的采样模块的结构示意图，该过采样模块包括状态机控制模块，以及5个过采样子模块(5个数据通道对应5个过采样子模块)。

具体的，过采样子模块可以包括选择器、加法器、判据模块和译码模块。选择器配合状态机控制模块的跳转分别完成相位0和1，相位1和2等相邻相位的相位选择；加法器在检测使能信号有效的情况下对选好的相邻相位的异或值进行累加；判据模块负责对异或值与设置的阈值进行比较，输出8个相位的标记信号(即标识)，并对8个标记信号寻找1的中心位置；译码模块根据判据模块的结果输出相位时钟使能信号。

为了节省面积，在具体实施中，5个数据通道可以复用1个加法器得到累加值。

过采样模块的状态机(状态机控制模块)的跳转包含初始状态，开始检测状态，统计窗口检测完成，判断检测次数状态，以及正常工作状态。

如图6所示，为状态机的跳转的流程示意图。

S601、在复位时进入初始化状态；

S602、在软启动或者PLL锁住后进入开始检测状态，并初始化计数器，输出检测信号有效；

S603、在开始检测状态时计数器开始计数，计数到检测窗口大小时进入统计窗口检测完成，输出检测使能信号无效；

S604、在统计窗口检测完成状态下，对检测次数加1操作并进入判读检测次数状态，并对计数器清0；

S605、在判断检测次数状态时，对检测次数的计数器进行判断，判断计数器的次数是否等于设置的次数，若是，则执行S606，否则执行S602；

当检测次数等于设置的次数时，表示检测相位完成进入正常工作状态；

S606、在正常工作状态时完成相位的检测功能，并把其他7个相位关掉。

通过状态机的控制，得到过采样模块的工作时序图如图7所示，先实现相位0和前一数据的相位7得到的数据进行异或，然后在进行相位1和相位0，相位2和相位1，等相邻相位的计算过程。

基于相同的发明构思，本发明实施例还提供一种芯片，包括上述任一所述的数据传输装置，该芯片解决问题的原理与该数据传输装置相似，重复之处不再赘述。

基于相同的发明构思，本发明实施例还提供一种显示设备，包括上述任一所述的芯片，该显示设备解决问题的原理与该芯片相似，重复之处不再赘述。

基于相同的发明构思，本发明实施例还提供一种数据传输方法，如图8所示，该方法包括：

S801、将接收到的链路时钟信号转换成多个频率相同相位不同的相位时钟信号，并在所述每个相位时钟信号下，对接收到的串行数据信号进行采样，得到多个采样数据信号组；

S802、对多个所述采样数据信号组中的采样数据信号进行逻辑处理，根据逻辑结果确定相位时钟使能信号，其中，所述相位时钟使能信号驱动的相位时钟信号为多个所述相位时钟信号中较稳定的相位时钟信号；

S803、在所述相位时钟使能信号和所述多个相位时钟信号下，将所述串行数据信号转换成并行数据信号，并对所述并行数据信号进行翻转和相位调整，得到调整后的数据信号；

S804、对所述调整后的数据信号进行解析，得到多个目标数据信号，并对所述多个目标数据信号进行重排。

在一种可能的实现方式中，所述对多个所述采样数据信号组中的采样数据信号进行逻辑处理，根据逻辑结果确定相位时钟使能信号，包括：

针对相邻的采样数据信号组，将第一个采样数据信号和前一个采样数据组中的最后一个采样数据信号进行异或，以及将每个采样数据组中的相邻的采样数据信号进行异或；

将异或结果中采用相同相位时钟信号得到的采样数据信号的异或结果进行累加，得到多个累加值；

根据所述多个累加值确定所述相位时钟使能信号。

在一种可能的实现方式中，所述根据所述多个累加值确定所述相位时钟使能信号，包括：

根据多个所述累加值得到包括有效标识和/或无效标识的标识串；

将所述标识串中的标识取反后，确定所述标识串中有效标识的位置的最大值和最小值；

计算所述最大值和所述最小值的平均值，并将驱动所述平均值对应的相位时钟信号的信号作为所述相位时钟使能信号。

在一种可能的实现方式中，该方法还包括：

若所述标识串中的标识均为无效标识，则重新设置多个所述相位时钟信号的相位关系，并在重新设置相位关系后的每个相位时钟信号下，对接收到的串行数据信号进行采样；

若所述标识串中最小位置和最大位置为有效标识，中间位置为无效标识，则将所述平均值和第一预设阈值求和，将和值与第二预设阈值进行比较，根据比较结果确定所述相位使能信号。

在一种可能的实现方式中，所述在所述相位时钟使能信号和所述多个相位时钟信号下，将所述串行数据信号转换成并行数据信号，包括：

在所述相位时钟使能信号的驱动下，采用与所述相位时钟使能信号对应的相对时钟将所述串行数据信号转换成并行数据信号。

本发明实施例提供的数据传输装置、芯片、显示装置和数据传输方法，LVDS模拟模块将输出的8个相位的采样数据发送给过采样模块，通过过采样模块寻找最佳的相位时钟信号，保证在LVDS模拟模块在高速传输时保证接收到准确的数据，从而达到LVDS模拟模块高速传输的目的。

本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种数据传输装置，其特征在于，所述装置包括：

依次连接的LVDS模拟模块、过采样模块、调整模块、解析模块和后处理模块，且，所述过采样模块的另一个输出端与所述LVDS模拟模块的一个输入端连接，所述过采样模块的控制端与控制模块的输出端连接；

所述LVDS模拟模块，用于将接收到的链路时钟信号转换成多个频率相同相位不同的相位时钟信号，并在所述每个相位时钟信号下，对接收到的串行数据信号进行采样，得到每个数据通道的多个采样数据信号组；在相位时钟使能信号和所述多个相位时钟信号下，将所述串行数据信号转换成并行数据信号，其中，所述LVDS模拟模块的数据通道数量大于等于5；

所述过采样模块，用于在所述控制模块输出的控制信号的控制下，针对相邻的采样数据信号组，将第一个采样数据信号和前一个采样数据组中的最后一个采样数据信号进行异或，以及将每个采样数据组中的相邻的采样数据信号进行异或；将异或结果中采用相同相位时钟信号得到的采样数据信号的异或结果进行累加，得到多个累加值；根据多个所述累加值得到包括有效标识和/或无效标识的标识串；将所述标识串中的标识取反后，确定所述标识串中有效标识的位置的最大值和最小值；计算所述最大值和所述最小值的平均值，并将驱动所述平均值对应的相位时钟信号的信号作为所述相位时钟使能信号；以及在所述控制信号的控制下，输出所述并行数据信号，其中，所述相位时钟使能信号驱动的相位时钟信号为多个所述相位时钟信号中较稳定的相位时钟信号；

所述调整模块，用于对所述并行数据信号进行翻转和相位调整，得到调整后的数据信号；

所述解析模块，用于对所述调整后的数据信号进行解析，得到多个目标数据信号；

所述后处理模块，用于对所述多个目标数据信号进行重排。

2.如权利要求1所述的装置，其特征在于，所述过采样模块还用于：

若所述标识串中的标识均为无效标识，则重新设置多个所述相位时钟信号的相位关系，并在重新设置相位关系后的每个相位时钟信号下，对接收到的串行数据信号进行采样；

若所述标识串中最小位置和最大位置为有效标识，中间位置为无效标识，则将所述平均值和第一预设阈值求和，将和值与第二预设阈值进行比较，根据比较结果确定所述相位时钟使能信号。

3.如权利要求1或2所述的装置，其特征在于，所述LVDS模拟模块具体用于：

在所述相位时钟使能信号的驱动下，采用与所述相位时钟使能信号对应的相位时钟信号将所述串行数据信号转换成并行数据信号。

4.如权利要求1所述的装置，其特征在于，所述装置还包括通道选择模块；

所述通道选择模块，用于根据接收到的所述控制模块发送的选择信号，选择数据通道以及对选择的数据通道输出的数据进行重排。

5.如权利要求4所述的装置，其特征在于，所述LVDS模拟模块、所述通道选择模块、所述过采样模块、所述调整模块和所述解析模块的数量均为4个。

6.一种芯片，其特征在于，包括如权利要求1-5任一所述的数据传输装置。

7.一种显示设备，其特征在于，包括如权利要求6所述的芯片。

8.一种数据传输方法，其特征在于，所述方法包括：

将接收到的链路时钟信号转换成多个频率相同相位不同的相位时钟信号，并在所述每个相位时钟信号下，对接收到的串行数据信号进行采样，得到每个数据通道的多个采样数据信号组，其中，数据通道的数量大于等于5；

针对相邻的采样数据信号组，将第一个采样数据信号和前一个采样数据组中的最后一个采样数据信号进行异或，以及将每个采样数据组中的相邻的采样数据信号进行异或；将异或结果中采用相同相位时钟信号得到的采样数据信号的异或结果进行累加，得到多个累加值；根据多个所述累加值得到包括有效标识和/或无效标识的标识串；将所述标识串中的标识取反后，确定所述标识串中有效标识的位置的最大值和最小值；计算所述最大值和所述最小值的平均值，并将驱动所述平均值对应的相位时钟信号的信号作为所述相位时钟使能信号，其中，所述相位时钟使能信号驱动的相位时钟信号为多个所述相位时钟信号中较稳定的相位时钟信号；

在所述相位时钟使能信号和所述多个相位时钟信号下，将所述串行数据信号转换成并行数据信号，并对所述并行数据信号进行翻转和相位调整，得到调整后的数据信号；

对所述调整后的数据信号进行解析，得到多个目标数据信号，并对所述多个目标数据信号进行重排。