CN207968462U - 一种基于过采样的非同源时钟数据恢复系统 - Google Patents

Abstract

本实用新型涉及数据通信领域，提供一种基于过采样的非同源时钟数据恢复系统，包括：串并转换模块、过采样处理模块和时钟恢复模块；串并转换模块与外部串行接口，过采样处理模块与串并转换模块连接，时钟恢复模块与过采样处理模块和串并转换模块连接，包括可变速fifo单元和读取控制单元，过采样处理模块与可变速fifo单元连接，可变速fifo单元与读取控制单元连接。本实用新型的基于过采样的非同源时钟数据恢复系统，可以处理非同源时钟电路的时钟数据恢复，降低恢复电路的复杂性和成本。

Description

一种基于过采样的非同源时钟数据恢复系统

技术领域

本实用新型属于数据通信领域，更具体地说，是涉及一种基于过采样的非同源时钟数据恢复系统。

背景技术

在通信系统中，时钟数据恢复是其中非常重要的部分，负责将串行数据中的时钟提取出来，并利用这个时钟对串行信号采样生成数字信号。

现有的时钟数据恢复系统主要有：基于锁相环的模拟时钟数据恢复系统和基于过采样的时钟数据恢复系统。其中，基于锁相环结构的时钟数据恢复系统，能够很好的恢复发射器和接收器间的随机频率偏差和固定频率偏差，允许发送端和接收端使用非同源的基准时钟；但是，基于锁相环的模拟时钟数据恢复系统需要较大的模拟电路面积，成本较高。

而传统的基于过采样的数字时钟恢复系统，由于内部缓存对于防止上溢或者下溢的缓冲空间有限，处理非同源时钟电路时会发生溢出错误，只能处理同源时钟电路的相位偏差。若需要处理非同源时钟电路，则接收器需要花费额外成本来跟踪发射器的频率，比较常用的方法是增加一对额外信道来发送发射器的参考时钟，从而使非同源时钟电路转化为同源时钟电路。

但是，随着数据通信系统的通信波特率越来越高，对通信线缆的要求也越来越高，特别是对于一些长距离的数据通信系统，通信线缆增加一对参考时钟频率信道，对于整个系统而言，是一个较大的成本消耗。

因此，亟待一种解决方案，可以处理非同源时钟电路的时钟数据恢复，同时可以降低时钟恢复电路的复杂性和成本的消耗。

实用新型内容

针对现有技术的不足，本实用新型提供一种基于过采样的非同源时钟数据恢复系统，可以处理非同源时钟电路的时钟数据恢复，同时可以降低时钟恢复电路的复杂性和成本的消耗。

所述时钟数据恢复系统包括：串并转换模块、过采样处理模块和时钟恢复模块；

所述串并转换模块，与外部串行接口连接，用于接收所述串行接口的串行差分信号，并将所述串行差分信号转换为并行的数据信号和对应的时钟信号，输出到所述过采样处理模块；

所述过采样处理模块，与所述串并转换模块连接，用于对所述并行的数据信号进行处理，并输出处理后的数据和对应的有效信号到所述时钟恢复模块；

所述时钟恢复模块，与所述过采样处理模块和所述串并转换模块连接，包括可变速fifo单元和读取控制单元，所述过采样处理模块与所述可变速fifo 单元连接，所述可变速fifo单元与读取控制单元连接；

所述可变速fifo单元用于根据所述有效信号和所述对应的时钟信号接收所述处理后的数据，并输出空满状态；所述读取控制单元用于根据所述空满状态控制所述可变速fifo单元读出数据。

与现有技术相比，本实用新型提供的基于过采样的非同源时钟数据恢复系统，通过对串行差分信号进行过采样，完成串并转换，输出并行的数据信号和对应的时钟信号，并进一步对数据信号的选取进行调整，将数据写入fifo存储器中，再根据输出的空满状态进行数据读取的控制，能够根据数据的写入速度控制读取的速度，使数据缓冲存储区始终处于非空非满的状态，避免了数据溢出的错误，能够很好地对非同源时钟电路的时钟数据进行恢复，可以降低时钟恢复电路的复杂性和成本的消耗。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型一实施例提供的基于过采样的非同源时钟数据恢复系统的结构示意图；

图2为图1所示实施例的另一结构示意图；

图3为本实用新型又一实施例提供的基于过采样的非同源时钟数据恢复系统的结构示意图；

图4为图3所示实施例的结构示意图；

图5为图3所示实施例的一个优选的串并转换模块的结构示意图；

图6为图3所示实施例的位异或计算的原理示意图；

图7(a)为图3所示实施例的跨边界时数据选取的原理示意图一；

图7(b)为图3所示实施例的跨边界时数据选取的原理示意图二；

附图标记：

10-基于过采样的非同源时钟数据恢复系统；101-串并转换模块；102-过采样处理模块；103-时钟恢复模块；1011-信号均衡单元；1012-串并转换单元； 1021-边沿检测单元；1022-相位检测单元；1023-积分调整单元；1024-数据选取单元；1031-可变速fifo单元；1032-读取控制单元。

具体实施方式

为了使本实用新型所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

请参考图1，其示出了本实用新型实施例提供的基于过采样的非同源时钟数据恢复系统的结构示意图。

基于过采样的非同源时钟数据恢复系统10包括：串并转换模块101、过采样处理模块102和时钟恢复模块103，时钟恢复模块103包括可变速fifo单元 1031和读取控制单元1032。

串并转换模块101，与外部串行接口连接，用于接收串行接口的串行差分信号，并将串行差分信号转换为并行的数据信号和对应的时钟信号输出到过采样处理模块102。

其中，串行差分信号是指运用差分传输的方式传输的串行信号，差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相同，相位相反。

具体地，串并转换模块101连接外部串行接口，接收串行差分信号，根据外部输入的时钟频率对差分信号进行过采样，同时根据数据通道的数目N将串行的数据转换为N个通道并行的数据信号；其中，过采样是指以远远高于信号带宽两倍或其最高频率对数据信号进行采样的过程。

串并转换模块101输出并行的数据信号的同时，根据差分信号的时钟频率 f1输出对应的时钟频率f2,f2与f1的转换关系如下：

f2＝(f1*OSR)/N，其中，OSR为过采样的倍率。

例如，差分信号的时钟频率f1为100HZ、OSR为5、N为10时，则f2＝(100*5) /10＝50HZ。

串并转换模块101将并行的数据信号和对应的时钟信号输出到过采样处理模块102。

过采样处理模块102，与串并转换模块101连接，用于对并行的数据信号进行处理，并输出处理后的数据和对应的有效信号到时钟恢复模块103。

其中，数据信号的选取点是根据数据信号的跳变边沿来确定的；数据信号的跳变边沿是指数据信号从0翻转为1或者是从1翻转为0的位置。

由于在时钟数据恢复系统的电路中，跳变边沿附近的数据不稳定，而在两个连续跳变边沿的正中间的位置最稳定，因此数据选取点通常设在两个连续跳变边沿的正中间的位置。

若传输的数据信号绝对稳定时，即在理想的状态下，数据的选取点在跳变边沿的正中间的位置不会变化；但由于接收的数据信号的时钟和进行过采样的时钟都会有偏差，例如接收的数据信号的时钟频率为100HZ，实际上可能为 101HZ或者99HZ等等这些情况，同理进行过采样的时钟频率也会有偏差，因此为了使数据的选取更准确，需要对数据的选取点进行调整。

具体地，过采样处理模块102先判断出数据跳变边沿的位置，根据跳变边沿的位置确定数据的选取点与当前正有使用的数据选取点进行比较，若根据跳变边沿确定的数据选取点与当前正有使用的数据选取点不在同一位置时，对当前正在使用的数据选取点进行调整。

由于时钟的频率有偏差，因此当采样的速度比较快时，过采样处理模块102 在某一节拍可能会多采样一个比特的数据，当采样的速度比较慢时，过采样处理模块102在某一节拍可能会多采样一个比特的数据，因此，过采样处理模块 102输入到时钟恢复模块的数据是变化的，因此，过采样处理模块102在输出选取的数据的同时输出对应的有效信号到时钟恢复模块103；其中，有效信号是指选取的数据是否有效的信号。

具体地，某一节拍选取的数据的比特数K＝N/OSR，例如，N＝10,OSR＝5，则选取的数据的比特数K＝10/5＝2，即每一节拍输出2个比特数据，过采样处理模块102将2个比特的数据和2个比特数据的有效信号输出到时钟恢复模块103；由于时钟有偏差，则可能输出K-1或者K+1个比特的数据，即输出1或者3个比特的数据，并输出K-1或者K+1个比特的数据有效的信号到时钟恢复模块103。

时钟恢复模块103，与过采样处理模块102和串并转换模块101连接，包括可变速fifo单元1031和读取控制单元1032；采样调整调整模块102与可变速fifo单元1031连接，可变速fifo单元1031与读取控制单元1032连接。

由于非同源时钟电路的时钟频率是不一样的，数据写入的速度不稳定，存储数据的存储器的空间相当于缓冲空间，如果写入速度比读取速度快，则存储器的空间会填满，导致数据无法再写入；反之，如果读取的速度比写入的速度快，则存储器的数据会变空，导致无法读出数据；因此，要求处理基于过采样的非同源时钟数据恢复系统能够容忍时钟的不一致导致的存储器的水位变空和变满，并进行调节的能力。

本实用新型实施例提供的基于过采样的非同源时钟数据恢复系统，可变速 fifo单元1031的写入速度和读取速度都是可以变化的，并且读取速度可以根据可变速fifo单元1031的空满加快或者变慢，从而保持可变速fifo单元1031 始终处于一个正常的状态，达到时钟数据恢复的目的。

可变速fifo单元1031，用于根据有效信号和对应的时钟信号接收调整后选取的数据，并输出空满状态到读取控制单元1032。

读取控制单元1032，用于根据空满状态控制可变速fifo单元1031读出数据。

具体地，可变速fifo单元1031包括存储器，用于接收过采样处理模块102 写入的数据，其中，空满状态是指存储器的存储空间的多少，当存储空间多时，可变速fifo单元1031的状态为空的状态；当存储空间少时，可变速fifo单元 1031的状态为满的状态。为了描述的方便，用水位来表示存储空间的多少；当存储空间变小时，表示可变速fifo单元1031水位上升，当存储空间变大时，表示可变速fifo单元1031水位下降。

具体地，可变速fifo单元1031根据过采样处理模块102输出的有效信号和串并转换模块101输出的时钟信号将数据写入存储器，并输出存储器的空满状态到读取控制单元1032。

作为一种实施方式，可变速fifo单元1031是通过对存储器的当前写入地址和当前读出地址进行比较得出存储器的空满状态的。

具体地，若当前写入地址与当前读出地址的差值低于第一阈值时，输出存储器将空的状态，其中，第一阈值可以根据实际需要设定，本申请对此不作限定。

例如，存储器的空间为10个比特，顺序是从第1个位置到第10个位置；若当前写入地址为第2个位置，读出地址为第1个位置，则当前写入地址与读出地址的差值为1个比特，可以认为此时为将空的状态。

若当前写入地址与当前读出地址的差值高于第二阈值时，输出存储器将满的状态，其中，第二阈值可以根据实际需要设定，本申请对此不作限定。例如，当前写入地址为第8个位置，读出地址为第1个位置，可以认为此时为将满的状态。

若当前写入地址与当前读出地址的差值在第一阈值和第二阈值之间时，输出存储器正常的状态。

读取控制单元1032根据存器的空满状态来控制可变速fifo单元1031的读取数据的速度：

当可变速fifo单元1031的存储器为正常的状态时，读取控制单元1032 控制可变速fifo单元1031当前节拍读出K个比特数据，保持存储器的水位，其中，K为每一节拍选取的数据的比特数，此时每一节拍写入和读出的数据相等；

当可变速fifo单元1031的存储器为将空的状态时，读取控制单元1032 控制可变速fifo单元1031当前节拍停止读出数据，使存储器的水位上升；

当可变速fifo单元1031的存储器为将满的状态时，读取控制单元1032 控制可变速fifo单元1031当前节拍读出K+M个比特数据，加快读出数据的速度，从而使存储器的水位下降，其中，M为大于等于1的整数。

进一步地，为了使可变速fifo单元的读出数据的长度固定，达到与时钟同步的目的，可选地，时钟恢复模块103还包括字节读取单元1033，字节读取单元1033与可变速fifo单元1031连接；请参考图2，其示出了本实用新型实施例提供的基于过采样的非同源时钟数据恢复系统的结构示意图，图2主要对时钟恢复模块103进行了细化说明。

字节读取单元1033，用于将可变速fifo单元1031读出的数据按顺序进行收集，当收集的数据达到预设的字节宽度时，输出一个字节。其中，预设宽度可以是8、10、16、20中的任何一个常用的字节宽度，也可以是其它的预设宽度，根据电路的实际需要进行预设。

本实用新型实施例提供的基于过采样的非同源时钟数据恢复系统，通过对过采样的数据选取点进行调整，使数据的选取更加准确，同时根据有效信号写入存储器，输出空满状态，再根据空满状态进行数据读出速度的控制，使存储器的水位保持在正常的状态下，恢复出规律的时钟和数据，可以很好地处理非同源时钟电路的时钟数据恢复，并可以降低恢复电路的复杂性和成本的消耗，有很好的移植性。

请参考图3，其示出了本实用新型实施例提供的基于过采样的非同源时钟数据恢复系统的具体结构示意图，图3主要用于对过采样处理模块102进行细化说明。

基于过采样的非同源时钟数据恢复系统10包括：串并转换模块101、过采样处理模块102和时钟恢复模块103，时钟恢复模块103包括可变速fifo单元 1031、读取控制单元1032和字节读写单元1033。

其中，过采样处理模块102还包括：边沿检测单元1021、相位检测单元1022、积分调整单元1023和数据选取单元1024。边沿检测单元1021、相位检测单元 1022、积分调整单元1023和数据选取单元1024依次连接。

边沿检测单元1021还与串并转换模块102连接，用于检测数据信号是否存在跳变边沿，并将跳变边沿的信息输到相位检测单元1022。

相位检测单元1022，用于统计在预设时间内跳变边沿出现的概率，并将概率输出到积分调整单元1023。

积分调整单元1023，用于根据跳变边沿出现的概率对数据信号的当前数据选取点进行调整，再将调整的信息输出到数据选取单元1023。

数据选取单元1023还与可变速fifo单元1031连接，用于根据调整的信息对数据信号进行数据选取，并输出选取的数据和对应的有效信号到时钟恢复模块103。

时钟恢复模块103，与过采样处理模块102和串并转换模块101连接，包括可变速fifo单元1031、读取控制单元1032和字节读取单元1033；采样调整调整模块102与可变速fifo单元1031连接，可变速fifo单元1031与读取控制单元1032连接，字节读取单元1033与可变速fifo单元1031连接。

请参考图4，其示出了本实用新型实施例提供的基于过采样的非同源时钟数据恢复系统的具体结构示意图，图4主要用于对串并转换模块101进行细化说明。

串并转换模块101还包括：信号均衡单元1011和串并转换单元1012。

以下是本实用新型实施例提供的基于过采样的非同源时钟数据恢复系统 10的具体工作过程。

信号均衡单元1011与外部串行接口连接，用于对基于过采样的非同源时钟数据恢复系统10接收的串行差分信号进行均衡，其中，均衡是指对串行差分信号进行失真补偿、清除信号的干扰，使输入信号还原为比较稳定、可以处理的信号。

可选地，信号均衡单元1011为均衡器。

具体地，信号均衡单元1011与外部串行接口相连接，接收外部串行接口的串行差分信号，对串行差分信号进行均衡之后输出到串并转换单元1012。

可选地，信号均衡单元1011与阻抗匹配连接，差分信号先经过阻抗匹配再输入到信号均衡单元1011；其中，阻抗匹配用于传输线上，来达至所有高频的微波信号皆能传至负载点的目的，几乎不会有信号反射回来源点，从而提升能源效益。

串并转换单元1012，用于对差分信号转换为并行数据信号和对应的时钟信号。

其中，串并转换单元1012包括解串子单元和时钟输出子单元，解串子单元与信号均衡单元1011连接，时钟输出子单元与解串子单元连接；时钟输出子单元输出一个过采样的时钟到信号解串子单元，信号解串子单元根据时钟输出子单元的时钟频率对串行差分信号进行过采样，并将串行的差分信号进行解串转换为并行的数据信号，再将数据信号和对应的时钟信号输出到采样调整单元 102，如前所述，对应的时钟信号的频率f2与串行差分信号的时钟频率f1的转换关系如下：f2＝(f1*OSR)/N，其中，OSR为过采样的倍率，N为数据通道的个数。

可选地，时钟输出子单元为锁相环结构的时钟频率输出。

可选地，信号解串子单元为解串器。请参考图5，其示出了优选的串并转换模块101的结构示意图，如图所示，Rxp和Rxn串行差分信号的输入端口，经过阻抗匹配，再经过均衡器进行均衡，输入到解串器，解串器在外部锁相环结构提供的外部时钟的频率下对数据信号进行过采样，输出并行的数据信号和对应的时钟信号。

以下为过采样处理模块102的工作过程：

边沿检测单元1021接收来自串并转换模块101的并行的数据信号和对应的时钟信号，通过对并行的数据信号前后两个比特进行位异或的计算，可以知道在某一个时刻数据信号的跳变边沿，其中位异或是一种逻辑运算，其功能是参与运算的两数各对应的二进位相异或，当两对应的二进位相异时，结果为1。

请参考图6，其示出了计算前后两个比特位异或的原理示意图，在连续两个节拍的数据信号上，假设将第X节拍的数据往后滑动一个比特得到一个新的节拍数据，然后将第X节拍的数据信号和这个新的节拍数据进行位异或计算，结果为1的位置为跳变边沿的位置。

如前所述，由于时钟频率可能会发生变化，因此将某一时刻的结果为1的位置作为跳变边沿会不准确，因此，进行位异或计算的结果为1的位置表示存在跳变边沿的可能，还需要对数据信号存在的干扰进一步过滤。

具体地，边沿检测单元1021将位异或计算的结果输出到相位检测单元1022。

相位检测单元1022接收位异或计算的结果，并对每个数据通道每个相位位异或的结果进行累加，并设定一个时间，当达到预定的时间时，判断哪个数据通道的累加结果最大，并判定累加结果最大的位置为真正的跳变边沿的位置，并将所有的跳变边沿的信息输出到积分调整单元1023。

例如，在预定的时间内数据通道2和7累加的结果最大，则判断数据通道 2和7的位置出现跳变边沿，相位检测单元1022将数据通道2和7的位置是跳变边沿的信息输出到积分调整单元1023。

积分调整单元1023，用于根据跳变边沿对数据信号的当前数据选取点进行调整，再将调整的信息输出到数据选取单元1024。

如前所述，根据跳变边沿的位置取两个连续跳变边沿的正中间的位置的数据最稳定，可以作为数据选取点的位置；另外，某一时刻判断出来的数据选取点的调整信息可能还会有误差，因此需要对当前数据选取点的调整变量进行积分，设定如果积分超过预设值，则将当前的数据选取点往前或者往后进行相应的调整。

具体地，积分调整单元1023根据跳变边沿的信息判断当前的数据选取是否为两个连续跳变边沿的正中间的位置，若当前的数据选取点的位置相对该中间的位置靠前，则说明当前的数据选取点需要向后调整，积分调整单元1023进行向下变量积分；若当前的数据选取点的位置相对该中间的位置靠后，则说明当前的数据选取点需要往前调整，积分调整单元1023进行向上变量积分；当向下变量积分或者向上变量积分超过预设值时，对当前的数据选取点往前或者往后调整一个位置。

积分调整单元1023根据两个连续跳变边沿的信息对当前数据选取点进行积分调整，并将调整的信息输出到数据选取单元1024。

数据选取单元1024，用于根据调整的信息对数据信号进行数据选取，并输出选取的数据和对应的有效信号到时钟恢复模块103。

当积分调整单元1023对当前的数据选取点进行调整时，如果没有向上跨边界或者向下跨边界时，选取的数据比特数K＝N/OSR，其中，N为数据通道个数， OSR为过采样的倍率。

其中，边界是指第一个和最后一个数据通道，即第1个和第N个数据通道都为边界；向上跨边界是指当前的数据选取点往后调整，当调整到第1个数据通道时，再往后调整就需要调整到第N个数据通道；向下跨边界是指当前的数据选取点往前调整，当调整到第N个数据通道时，再往前调整就需要调整到第 1个数据通道。

当数据的选取点发生向上或者向下跨边界时，表示要多选取一个数据或者少选取一个数据。请参考图7，其示出了数据选取点跨边界时选取数据的差异。

以10个数据通道、OSR为5倍、K＝2为例，如图7(a)所示，当前的数据选取点往后调整，当调整到第1通道时，由于不存在第0通道，所以数据选取点要调整到最后一个通道，即通道10，体现在串行的信号上时，相当于在第3 节拍时第0通道少选取了一个数据，需要补上一个数据；由于第0通道的数据和第1通道的数据是一样的，可以补上第1通道的数据，即第3节拍需要输出 K+1＝3个比特的数据，表示K+1个比特的数据有效，数据选取单元1024输出K+1 个比特的数据有效的信号。

如图7(b)所示，当前的数据选取点往前调整，当调整到最后一个通道第 10通道时，由于不存在第11通道，所以数据选取点要调整到第1个通道，进行数据选取时，第2节拍取了第10通道的数据，第3节拍取了第1通道的数据，体现在串行的信号上时，相当于在同一位置取了两个数据，有一个数据是重复的，所以要丢掉一个数据，即第3节拍输出K-1＝1个数据，表示K-1个数据有效，数据选取单元1024输出K-1个数据有效的信号。

若数据选取点没有发生向上或者向下跨边界，则输出K个数据，同时，数据选取单元1024输出K个数据有效的信号。

数据选取单元1024根据数据选取点是否跨边界的情况，输出K-1、K、K+1 个比特的数据和对应的有效信号到时钟恢复模块103。

以下是时钟恢复模块103的工作过程：

可变速fifo单元1031，用于根据有效信号和对应的时钟信号接收调整后选取的数据，并输出空满状态到读取控制单元1032。

作为一种实施方式，可变速fifo单元1031是通过对存储器的当前写入地址和当前读出地址进行比较得出存储器的空满状态的。

具体地，若当前写入地址与当前读出地址的差值低于第一阈值时，输出存储器将空的状态，其中，第一阈值可以根据实际需要设定，本申请对此不作限定。

例如，存储器的空间为10个比特，顺序是从第1个位置到第10个位置；若当前写入地址为第2个位置，读出地址为第1个位置，则当前写入地址与读出地址的差值为1个比特，可以认为此时为将空的状态。

若当前写入地址与当前读出地址的差值高于第二阈值时，输出存储器将满的状态，其中，第二阈值可以根据实际需要设定，本申请对此不作限定。例如，当前写入地址为第8个位置，读出地址为第1个位置，可以认为此时为将满的状态。

若当前写入地址与当前读出地址的差值在第一阈值和第二阈值之间时，输出存储器正常的状态。

读取控制单元1032，用于根据空满状态控制可变速fifo单元1031读出数据。

具体地，可变速fifo单元1031包括存储器，用于接收过采样处理模块102 和串并转换模块101输出的时钟信号写入的数据，其中，空满状态是指存储器的存储空间的多少，当存储空间多时，可变速fifo单元1031的状态为空的状态；当存储空间少时，可变速fifo单元1031的状态为满的状态，为了描述的方便，用水位来表示存储空间的多少，当存储空间变小时，表示可变速fifo 单元1031水位上升，当存储空间变大时，表示可变速fifo单元1031水位下降。

具体地，可变速fifo单元1031根据过采样处理模块102输出的有效信号将数据写入存储器，并输出存储器的空满状态到读取控制单元1032。

读取控制单元1032根据存器的空满状态来控制可变速fifo单元1031的读取数据的速度：

当可变速fifo单元1031的存储器为正常的状态时，读取控制单元1032 控制可变速fifo单元1031当前节拍读出K个比特数据，保持存储器的水位，其中，K为每一节拍选取的数据的比特数，此时每一节拍写入和读出的数据相等；

当可变速fifo单元1031的存储器为将空的状态时，读取控制单元1032 控制可变速fifo单元1031当前节拍停止读出数据，使存储器的水位上升；

当可变速fifo单元1031的存储器为将满的状态时，读取控制单元1032 控制可变速fifo单元1031当前节拍读出K+M个比特数据，加快读出数据的速度，从而使存储器的水位下降，其中，M为大于等于1的整数。

进一步地，为了使可变速fifo单元的读出数据的长度固定，达到与本地时钟同步的目的，可选地，时钟恢复模块103还包括字节读取单元1033。

字节读取单元1033，用于将可变速fifo单元1031读出的数据按顺序进行收集，当收集的数据达到预设的字节宽度时，输出一个字节。其中，预设宽度可以是8、10、16、20中的任何一个常用的字节宽度，也可以是其它的预设宽度，根据电路的实际需要进行预设。

本实用新型实施例的基于过采样的非同源时钟数据恢复系统，通过对串行差分信号进行均衡和串并转换，并通过累加确定数据的跳变边沿，再根据跳变边沿来完成数据的选取并输出对应的有效信号，根据对应的有效信号将数据写入存储器，并输出空满状态，再根据空满状态进行数据读出速度的控制，使存储器的水位保持在正常的状态下，恢复出规律的时钟和数据，可以很好地处理非同源时钟电路的时钟数据恢复，并可以降低恢复电路的复杂性和成本的消耗，有很好的移植性。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种基于过采样的非同源时钟数据恢复系统，其特征在于，包括：串并转换模块、过采样处理模块和时钟恢复模块；

所述串并转换模块，与外部串行接口连接，用于接收所述串行接口的串行差分信号，并将所述串行差分信号转换为并行的数据信号和对应的时钟信号；

所述过采样处理模块，与所述串并转换模块连接，用于对所述并行的数据信号进行处理，并输出处理后的数据和对应的有效信号；

所述时钟恢复模块，与所述过采样处理模块和所述串并转换模块连接，包括可变速fifo单元和读取控制单元，所述过采样处理模块与所述可变速fifo单元连接，所述可变速fifo单元与读取控制单元连接；

所述可变速fifo单元用于根据所述有效信号和所述对应的时钟信号接收所述处理后的数据，并输出空满状态；所述读取控制单元用于根据所述空满状态控制所述可变速fifo单元读出数据。

2.如权利要求1所述的基于过采样的非同源时钟数据恢复系统，其特征在于，所述数据处理模块还包括字节输出模块，所述字节输出模块与所述可变速fifo单元连接，所述字节输出模块用于将所述可变速fifo单元读出的数据按顺序进行收集，当收集的数据达到预设的字节宽度时，输出一个字节。

3.如权利要求2所述的基于过采样的非同源时钟数据恢复系统，其特征在于，所述过采样处理模块包括：边沿检测单元、相位检测单元、积分调整单元和数据选取单元；所述边沿检测单元、所述相位检测单元、所述积分调整单元和所述数据选取单元依次连接；

所述边沿检测单元与所述串并转换模块连接，用于检测所述数据信号是否存在跳变边沿，并将所述跳变边沿的信息输出到所述相位检测单元；

所述相位检测单元，用于统计在预设时间内所述跳变边沿出现的概率，根据所述概率判定跳变边沿出现的相位，并将所述相位的信息输出到所述积分调整单元；

所述积分调整单元，用于根据所述相位的信息对所述数据信号的当前数据选取点进行调整，再将所述调整的信息输出到所述数据选取单元；

所述数据选取单元与所述可变速fifo单元连接，用于根据所述调整的信息对所述数据信号进行数据选取，并输出选取的数据和对应的有效信号。

4.如权利要求3所述的基于过采样的非同源时钟数据恢复系统，其特征在于，

所述串并转换模块包括信号均衡单元和串并转换单元，所述非同源时钟电路与所述信号均衡单元连接，所述信号均衡单元与所述串并转换单元连接；

所述信号均衡单元用于对所述串行差分信号进行均衡；

所述串并转换单元用于将所述差分信号转换为并行的数据信号和所述对应的时钟信号。

5.如权利要求4所述的基于过采样的非同源时钟数据恢复系统，其特征在于，所述信号均衡单元还与阻抗匹配连接。

6.如权利要求5所述的基于过采样的非同源时钟数据恢复系统，其特征在于，所述串并转换单元还与外部时钟连接，用于根据所述外部时钟对所述差分信号转换为并行的数据信号和所述对应的时钟信号。