CN103812594A - 一种无数据辅助的并行时钟同步方法及系统 - Google Patents

Abstract

本发明公开一种无数据辅助的并行时钟同步方法及系统，该方法包括：S1.将接收数据进行缓存；S2.对缓存的数据进行并行时钟误差检测，获得采样时钟偏差；S3.根据采样时钟偏差，对缓存的数据进行并行内插控制，得到并行数据；S4.对所述并行数据进行内插，完成采样时钟误差补偿；S5.输出内插后的并行数据，实现时钟同步。

Description

一种无数据辅助的并行时钟同步方法及系统

技术领域

本发明涉及通信技术领域，具体涉及一种无数据辅助的并行时钟同步方法及系统。

背景技术

在数字通信中，消息是由一连串的信息码元组成的，这些码元通常具有相同的持续时间。码元序列的持续时间通常由固定频率的采样时钟控制。为了保证接收端与发射端码元序列一致，需要收发两端采样时钟的持续时间（频率）与起始位置（相位）的完全同步。

现有的无数据辅助时钟同步方法为Gardner提出的应用于二进制相移键控BPSK及四进制移相键控QPSK的无数据辅助时钟恢复算法，该方法在高斯信道环境下得到了广泛的应用。

但传统的Gardner算法收敛时间较长，受多径干扰影响明显，因此不太适用于具有较强多径的信道环境。

发明内容

本发明所要解决的技术问题现有的无数据辅助时钟同步方法受多径干扰影响明显，不太适用于具有较强多径的信道环境。

为此目的，本发明提出一种无数据辅助的并行时钟同步方法，该方法包括：

S1.将接收数据进行缓存；

S2.对缓存的数据进行并行时钟误差检测，获得采样时钟偏差；

S3.根据采样时钟偏差，对缓存的数据进行并行内插控制，得到并行数据；

S4.对所述并行数据进行内插，完成采样时钟误差补偿；

S5.输出内插后的并行数据，实现时钟同步。

其中，在步骤S1中，所述接收数据满足奈奎斯特采样定律，所述缓存的模式采用乒乓缓存模式。

其中，在步骤S2中，所述并行时钟误差检测包括：

S21.对所述缓存的数据进行非线性变换；

S22.根据采样率与符号速率的比值N，计算N点数据的一阶傅里叶级数，并求出M段N点数据的傅里叶级数的平均傅里叶级数，所述M由计算精度确定；

S23.根据所述平均傅里叶级数求出平均傅里叶级数的相位；

S24.根据平均傅里叶级数的相位计算采样时钟偏差。

其中，在步骤S3中，所述并行内插控制包括：

S31.判断采样是否为过采样，若采样为过采样，则进行丢点，若采样不是过采样，则不进行丢点；

S32.判断采样是否为欠采样，若采样为欠采样，则进行增点，若采样不是欠采样，则不进行增点。

其中，在步骤S31中，所述过采样为上一次采样时钟偏差是正的最大值且当前采样时钟偏差是负的最小值的采样过程；所述丢点为跳过缓存的开始N个数据再并行输出；

在步骤S32中，所述欠采样为上一次采样时钟偏差是负的最小值且当前采样时钟偏差是正的最大值的采样过程；所述增点为从上一次缓存的最后N点数据开始并行输出。

其中，所述步骤S4包括：

S41.将所述并行数据进行分组；

S42.将分组后的数据及插值参数代入插值公式，得到一个输出数据，所述插值参数为采样时钟偏差的相反数；

S43.将所有分组得到的输出数据并行输出。

本发明还提出一种无数据辅助的并行时钟同步系统，该系统包括：

缓存控制模块，用于缓存接收数据；

并行时钟误差检测模块，用于对缓存的数据进行并行时钟误差检测，获得采样时钟偏差；

内插控制模块，用于根据采样时钟偏差，对缓存的数据进行并行内插控制，得到并行数据；

内插模块，用于对所述并行数据进行内插，完成采样时钟误差补偿；

输出模块，用于输出内插后的并行数据，实现时钟同步。

其中，所述缓存控制模块包括两个缓存器及一个控制器，所述控制器用于将接收数据分段交替缓存到两个缓存器中。

相比于现有技术，本发明提供的方法的有益效果是：通过利用输入信号的非线性变换能够保留采样时钟的频谱信息，而采样时钟的偏差在频谱上表现为相位的偏移，将非线性变换后的输入信号展开成傅里叶级数，然后从其相位信息中提取采样时钟偏差。该方法是基于无数据辅助的前馈结构，具有结构简单，性能稳定，处理时延小，对信道条件要求较低等特点，适用于具有较强多径的信道环境且能满足高速大数据量的处理要求，不需要采样时钟误差做判决反馈，大大缩短了时钟同步的处理时延。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了一种无数据辅助的并行时钟同步方法流程图；

图2示出了一种无数据辅助的并行时钟同步系统结构图；

图3示出了乒乓缓存模式的有限状态机；

图4示出了内插控制输入输出数据关系图；

图5示出了缓存数据读取位置变化示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

一种无数据辅助的并行时钟同步方法，如图1所示，该方法包括：

S1.将接收数据进行缓存；

S2.对缓存的数据进行并行时钟误差检测，获得采样时钟偏差；

S3.根据采样时钟偏差，对缓存的数据进行并行内插控制，得到并行数据；

S4.对所述并行数据进行内插，完成采样时钟误差补偿；

S5.输出内插后的并行数据，实现时钟同步。

其中，在步骤S1中，所述接收数据满足奈奎斯特采样定律，所述缓存的模式采用乒乓缓存模式。

其中，在步骤S2中，所述并行时钟误差检测包括：

S21.对所述缓存的数据进行非线性变换；

S22.根据采样率与符号速率的比值N，计算N点数据的一阶傅里叶级数，并求出M段N点数据的傅里叶级数的平均傅里叶级数，所述M由计算精度确定；

S23.根据所述平均傅里叶级数求出平均傅里叶级数的相位；

S24.根据平均傅里叶级数的相位计算采样时钟偏差。

其中，在步骤S3中，所述并行内插控制包括：

S31.判断采样是否为过采样，若采样为过采样，则进行丢点，若采样不是过采样，则不进行丢点；

S32.判断采样是否为欠采样，若采样为欠采样，则进行增点，若采样不是欠采样，则不进行增点。

其中，在步骤S31中，所述过采样为上一次采样时钟偏差是正的最大值且当前采样时钟偏差是负的最小值的采样过程；所述丢点为跳过缓存的开始N个数据再并行输出；

在步骤S32中，所述欠采样为上一次采样时钟偏差是负的最小值且当前采样时钟偏差是正的最大值的采样过程；所述增点为从上一次缓存的最后N点数据开始并行输出。

其中，所述步骤S4包括：

S41.将所述并行数据进行分组；

S42.将分组后的数据及插值参数代入插值公式，得到一个输出数据，所述插值参数为采样时钟偏差的相反数；其中，插值公式根据采样率而定，插值算法为非线性插值算法，主要为cubic插值算法；

S43.将所有分组得到的输出数据并行输出。

一种无数据辅助的并行时钟同步系统，如图2所示，该系统包括：

缓存控制模块，用于缓存接收数据；

并行时钟误差检测模块，用于对缓存的数据进行并行时钟误差检测，获得采样时钟偏差；

内插控制模块，用于根据采样时钟偏差，对缓存的数据进行并行内插控制，得到并行数据；

内插模块，用于对所述并行数据进行内插，完成采样时钟误差补偿；

输出模块，用于输出内插后的并行数据，实现时钟同步。

其中，所述缓存控制模块包括两个缓存器及一个控制器，所述控制器用于将接收数据分段交替缓存到两个缓存器中。其中，所述分段后的每段数据为M*N点，保证每段数据能做M次N点傅里叶级数，求其平均值。

实施例1：

本实施例适用于无线突发通信模式，即数据发送之间存在间隙，每次突发通信都需要重新完成帧头同步，所有状态都需要初始化。假设输入数据的速率为N倍码元符号速率，若码元符号周期为T，采样时钟周期为T_S=T/N；分段缓存和计算采样时钟偏差的数据长度为M*N；并行输入数据为N_P路，并行输出为N_P/N路。并行输入的N_p路数据经过内插控制后，输出为N_P*K/N路数据。内插算法采用cubic插值，每K路输入组成一组可得到一路插值输出。并行内插器最终输出为N_P/N路。本实施例中，N，M，N_P，K全为正整数，设定N=4，N_P=8，M=512，K=4。

本实施例提供的无数据辅助的并行时钟同步方法，该方法包括以下步骤：

步骤1：采用乒乓缓存模式进行采样数据的缓存。具体为根据乒乓缓存模式的有限状态机控制采样数据输出给缓存器1或者缓存器2，乒乓缓存模式的有限状态机如图3所示。

步骤10，初始化和复位状态，所有计数器归零；

步骤11，数据存入缓存器1，同时计数器1开始记录输出至缓存器1的数据。当计数器1达到M*N时，数据停止输出给缓存器1，状态转移至步骤12；

步骤12，计数器1归零，根据采样时钟偏差判决输入给缓存器2的起始位置；

步骤13，数据存入缓存器2，计数器2开始记录输出至缓存器1的数据。当计数器2达到M*N时，数据停止输出给缓存器2，状态转移至步骤14；

步骤14，计数器2归零，根据采样时钟偏差判决输入给缓存器1的起始位置；

其中，在步骤13状态时，对缓存器1的数据进行并行内插控制；在步骤11状态时，对缓存器2的数据进行并行内插控制。为了保证在缓存器2的数据存储达到M*N时，缓存器1已经读取完毕，缓存器的读取速率不低于写入速率。

由于过采样或者欠采样的缘故，每隔一段时间需要增加采样点或者减少采样点以保证插值输出（码元符号）的连续性。由于输入数据速率为码元符号速率的N倍，在步骤12和步骤14状态，当连续出现两次采样时钟偏差由正的最大值跳变到负的最小值时，说明为过采样，向前跳过N个采样点；当连续出现两次采样时钟偏差由负的最小值跳变到正的最大值时，说明为欠采样，需要从上一次输出的最后N个采样点开始输出。对于过采样，则每次只需要等待N个数据之后再处理；对于欠采样，可在缓存器中用寄存器缓存一定数量的数据，当需要向后移动N个采样点时，输出起始位置从当前寄存器位置向后移N个数据。

本实施例适用于突发通信，每次突发通信结束之后，系统自动复位。对于欠采样，可能出现在一次突发通信中多次向后移动N个采样点，但只要寄存器空间足够大，不会出现在一次突发通信中超出寄存器的最大延时。

步骤2：分段计算采样时钟偏差。

当数据存储至缓存器的同时，对数据进行并行时钟误差检测。当存储到缓存器1的数据满时，缓存器1中存储的数据的采样时钟偏差就可以计算出来。当数据写入缓存器2时，对数据再次进行并行时钟误差检测，写入结束时缓存器2中存储的数据的采样时钟偏差也计算出来了。

计算采样时钟偏差可以分为以下几个步骤：

步骤21，对采样信号非线性变换（平方或者取绝对值）；

步骤22，对非线性变换之后的数据每N点一组求其1阶傅里叶级数（共M组），然后求M组1阶傅里叶级数的和。步骤21和步骤22过程可用公式（1）表示

$X=\underset{k=0}{\overset{\mathrm{MN}-1}{\mathrm{\Σ}}}{\left|z\left({\mathrm{kT}}_s\right)\right|}^2{e}^{-j2\mathrm{\πk}/N}---\left(1\right)$

步骤23，根据计算得到的傅里叶级数之和，并求其相角。

步骤24，根据相角可求得采样时钟偏差。步骤23和步骤24过程可用公式（1）所示。

$\widehat{\mathrm{\ϵ}}=-\frac{1}{2\mathrm{\π}}\arg \left(X\right)---\left(2\right)$

步骤3：并行内插控制输出；

如图4所示，内插控制的输入为N_P路并行，N_P路并行数据经过内插控制之后，输出数据变成N_P/N组并行。其中每组包含K个连续的数据，相邻两组之间间隔N个数据。

本实施例中，N=K=4，即r_Np-N+K-1(t)=r_Np-1(t)，恰好为当前并行输入的最后一组数据。不过，如果N<K，则r_Np-N+K-1(t)需要用r_Np-N+K-1(t+1)表示。以此类推，当下标值大于N_p时，下标减N_p，同时时间t往前移一个时钟周期，相当于取下一个时钟周期的前若干输入。

步骤4：内插插值输出；

经过并行内插控制后并行输出的N_p/N组数据进行并行内插。每组K个连续的数据结合并行时钟误差检测计算得到的采样时钟偏差插值得到一路输出，即为一路最佳码元符号。并行内插输出结果即为N_p/N路并行输出。每一组并行内插输入数据均采用cubic插值算法进行插值。

实施例2：

本实施例考虑连续通信模式，即数据一直发送，没有任何可初始化的时隙。这种情况下，如果输入数据一直处于欠采样状态，则在缓存数据时，需要不断从缓存器中后向移动，保证数据的连续性。无论缓存器的空间多大，总会出现后向移动超出缓存器空间的情况发生。这种情况下，用于突发通信模式的实施例则不再适用。

本实施例中，仍然假设输入数据的速率为N倍码元符号速率，若码元符号周期为T，采样时钟周期为T_S=T/N；分段缓存和计算采样时钟偏差的数据长度为M*N；并行输入数据为N_P路，并行输出为N_P/N路。其中内插控制的输入为N_P路，输出为N_P*K/N路。内插算法采用cubic插值，每K路输入组成一组可得到一路插值输出。并行内插最终输出为N_P/N路。本实施例中，N，M，N_P，K全为正整数，设定N=4，N_P=8，M=512，K=4。

该实施例的基本步骤与实施例1基本一致，只是各个步骤都采用两路并行，而不再将缓存器1和缓存器2的数据时分复用进行并行内插控制。

在步骤1中，对于过采样和欠采样的情况，依然采用先前或者向后移动N个数据的办法。过采样的处理与突发通信完全一致，但对于欠采样的处理对寄存器的长度做出了明确的设置，即寄存器的长度为M*N个数据。由于连续通信中，可能出现多次过采样的情况，需要不断从寄存器的当前位置向后移动N个数据。当移动位置达到寄存器的最后位置时，则同时输出给两个缓存器，并进行并行时钟误差检测。

缓存数据从寄存器中读取位置变化情况如图5所示。

可以看到当连续出现M此需要向后移动的欠采样情况时，寄存器的位置恰好到了最末端，此时寄存器中的数据刚好够一次分段采样时钟同步处理，而进入寄存器的数据与寄存器的数据同步输出，也恰好够一次分段采样时钟同步处理。因此两段数据可以同时处理，此时寄存器的读取位置刚好回归到初始位置，而不会造成码元符号的丢失。

不过在输出的最佳码元符号的时候，一般情况下两路数据间隔输出，当出现上述情况时，两路数据并行输出，可能会给后续操作带来不便。但后端可以采用多路并行或者高速时钟缓存处理的办法解决上述问题。

通过实施例可以得出采用本发明技术方案的有益效果为：本发明技术方案既适用于无线突发通信环境，也适用于连续通信场景；另外，本发明技术方案采用了并行算法实现，在缩短处理时延的同时，可大大提升系统的数据吞吐率且本发明技术方案可根据系统需要，灵活调整并行数据通道数，鲁棒性大大增强。

虽然结合附图描述了本发明的实施方式，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下做出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (8)

1.一种无数据辅助的并行时钟同步方法，其特征在于，该方法包括：

S1.将接收数据进行缓存；

S2.对缓存的数据进行并行时钟误差检测，获得采样时钟偏差；

S3.根据采样时钟偏差，对缓存的数据进行并行内插控制，得到并行数据；

S4.对所述并行数据进行内插，完成采样时钟误差补偿；

S5.输出内插后的并行数据，实现时钟同步。

2.根据权利要求1所述的方法，其特征在于，在步骤S1中，所述接收数据满足奈奎斯特采样定律，所述缓存的模式采用乒乓缓存模式。

3.根据权利要求1所述的方法，其特征在于，在步骤S2中，所述并行时钟误差检测包括：

S21.对所述缓存的数据进行非线性变换；

S22.根据采样率与符号速率的比值N，计算N点数据的一阶傅里叶级数，并求出M段N点数据的傅里叶级数的平均傅里叶级数，所述M由计算精度确定；

S23.根据所述平均傅里叶级数求出平均傅里叶级数的相位；

S24.根据平均傅里叶级数的相位计算采样时钟偏差。

4.根据权利要求1所述的方法，其特征在于，在步骤S3中，所述并行内插控制包括：

S31.判断采样是否为过采样，若采样为过采样，则进行丢点，若采样不是过采样，则不进行丢点；

S32.判断采样是否为欠采样，若采样为欠采样，则进行增点，若采样不是欠采样，则不进行增点。

5.根据权利要求4所述的方法，其特征在于，在步骤S31中，所述过采样为上一次采样时钟偏差是正的最大值且当前采样时钟偏差是负的最小值的采样过程；所述丢点为跳过缓存的开始N个数据再并行输出；

在步骤S32中，所述欠采样为上一次采样时钟偏差是负的最小值且当前采样时钟偏差是正的最大值的采样过程；所述增点为从上一次缓存的最后N点数据开始并行输出。

6.根据权利要求5所述的方法，其特征在于，所述步骤S4包括：

S41.将所述并行数据进行分组；

S42.将分组后的数据及插值参数代入插值公式，得到一个输出数据，所述插值参数为采样时钟偏差的相反数；

S43.将所有分组得到的输出数据并行输出。

7.一种无数据辅助的并行时钟同步系统，该系统包括：

缓存控制模块，用于缓存接收数据；

并行时钟误差检测模块，用于对缓存的数据进行并行时钟误差检测，获得采样时钟偏差；

内插控制模块，用于根据采样时钟偏差，对缓存的数据进行并行内插控制，得到并行数据；

内插模块，用于对所述并行数据进行内插，完成采样时钟误差补偿；

输出模块，用于输出内插后的并行数据，实现时钟同步。

8.根据权利要求7所述的系统，其特征还在于，所述缓存控制模块包括两个缓存器及一个控制器，所述控制器用于将接收数据分段交替缓存到两个缓存器中。

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