CN103036671B - 全数字解调中无时钟提取的位同步系统 - Google Patents
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Abstract
本发明涉及全数字解调中无时钟提取的位同步系统，由ADC模块、零值滤波模块一和二、毛刺滤波模块一和二、有效时刻提取模块、误差信号提取模块、插值计算模块一和二、控制信号计算模块和输出整型模块组成。ADC模块以发端数据带宽N倍对模拟信号采样后的两路数据分别进入零值滤波模块一和二滤除零值；滤波信号分别进入毛刺滤波模块一和二滤除毛刺进入有效时刻提取模块得到信号en；分别将去毛刺的滤波信号在插值计算模块一和二做插值处理，同时误差信号提取模块得到误差信号；由误差信号和信号en在控制信号计算模块得到控制信号；在输出整型模块中抽取插值结果得到符号最大点，整型输出同步采样数据，并得到使能信号代替同步时钟实现位同步。
Description
技术领域
本发明属于数字通信技术领域，进一步涉及一种全数字解调器领域中的无时钟提取的位同步系统。本发明不需要提取同步时钟，而是找到收端时钟与发端时钟的偏差时刻点来标识同步后的采样数据的有效性，可用于收发两端时钟源均为低抖动晶振的全数字解调中的位同步系统。
背景技术
全数字解调是指整个解调过程都采用数字电路来处理的解调方式。比如在FPGA内部完成数字下变频、位同步、判决等模块。
在全数字解调中，大部分的位同步算法利用插值算法提取出同步时钟和同步数据。对数字解调器来说，需要由本地晶振所提供的时钟源重新生成同步时钟以匹配发端时钟，同时同步时钟作为后续解调的时钟源来驱动硬件上的逻辑器件。
西安空间无线电技术研究所申请的专利“全数字解调中并行插值位同步系统及同步算法”(申请号：200910089660.0，公布号：101610146)公开了一种全数字解调中并行插值位同步系统及同步方法，它采用插值算法实现同步数据的提取，并由本地晶振提取出同步时钟。该方法存在的不足是，全数字解调器中所有硬件逻辑器件的工作频率不是直接对本地晶振分频得到的，即全数字解调器中位同步部分的时钟信号是直接对本地晶振所提供的时钟源分频得到，但信号解调部分的时钟信号不是对本地时钟源而是对新的同步时钟源分频得到。这样对于全数字解调器中所有的硬件逻辑器件需要由同一个时钟源驱动，即所有的硬件逻辑器件的工作频率直接由同一个晶振分频得到的情况并不适用，比如在Xilinx/System Generator环境下进行全数字解调器的开发。
发明内容
本发明的目的在于克服上述已有技术的不足，提出了一种全数字解调中无时钟提取的位同步系统，不需要额外提取出同步时钟作为新的时钟源。
本发明同步系统的技术解决方案是：全数字解调中无时钟提取的位同步系统，由ADC模块、零值滤波模块一、零值滤波模块二、毛刺滤波模块一、毛刺滤波模块二、有效时刻提取模块、误差信号提取模块、插值计算模块一、插值计算模块二、控制信号计算模块和输出整型模块组成；
由前端接收的模拟信号输入ADC模块，采样后输出的两路信号分别输入零值滤波模块一和零值滤波模块二，零值滤波模块一滤波后输出的信号输入毛刺滤波模块一，零值滤波模块二滤波输出的信号输入毛刺滤波模块二，毛刺滤波模块一滤波后输出的信号分别输入有效时刻提取模块、误差信号提取模块和插值计算模块一，毛刺滤波模块二滤波后输出的信号分别输入有效时刻提取模块、误差信号提取模块和插值计算模块二，有效时刻提取模块输出的信号输入误差信号提取模块和控制信号计算模块，误差信号提取模块输出的信号输入控制信号计算模块，由插值计算模块一、插值计算模块二和控制信号计算模块输出的信号输入输出整型模块，其中零值滤波模块一和零值滤波模块二，毛刺滤波模块一和毛刺滤波模块二，插值计算模块一和插值计算模块二分别在技术方案的实现上完全一致；
ADC模块，本地时钟源以发端数据带宽N倍的速率对输入的模拟信号采样，采样后的两路数据携带采样数据符号的冗余信息分别输入给零值滤波模块一和零值滤波模块二；
零值滤波模块一，对从ADC模块输入的采样数据滤除值为0的点，滤波后的采样数据输入给毛刺滤波模块一；
毛刺滤波模块一，对从零值滤波模块一输入的采样数据滤除毛刺，也就是连续相同符号的个数低于N-1的采样数据，滤波后的采样数据分别输入给有效时刻提取模块、误差信号提取模块和插值计算模块一；
有效时刻提取模块，从毛刺滤波模块一和毛刺滤波模块二输入的两路采样数据中，提取同时发生符号跳变的最早时刻作为整个位同步系统的有效时刻，从该时刻起将有效信号en置为高电平，将信号en输入给误差信号提取模块和控制信号计算模块；
误差信号提取模块，当从有效时刻提取模块输入的信号en为高电平后，从毛刺滤波模块一和毛刺滤波模块二输入的两路采样数据的符号信息中提取出误差信号，将该误差信号输入给控制信号计算模块；
控制信号计算模块，当从有效时刻提取模块输入的信号en为高电平后，从误差信号提取模块输入的误差信号中提取控制信号tre和控制信号re，同时提取指示插值计算模块一和插值计算模块二输出的插值结果中最大符号点位置的信号we，将这三路信号输入给输出整型模块；
插值计算模块一，对从毛刺滤波模块一输入的采样数据进行插值处理，将插值的结果输入给输出整型模块；
输出整型模块，根据从控制信号计算模块输入的信号we对插值计算模块一和插值计算模块二输出的插值结果进行抽取，将得到的符号最大点分别写入输出整型模块中的FIFO1和FIFO2，同时根据控制信号计算模块输入的信号tre和re计算得到FIFO1和FIFO2的读使能信号fre，对FIFO1和FIFO2输出的数据下采样N倍得到同步后的采样数据，同时对信号fre整型后的信号sfre下采样N倍得到使能信号EN，用来指示同步后的采样数据的有效性，代替同步时钟起到同步的功能。
与现有技术相比，本发明具有如下优点：
第一，由于本发明利用本地时钟源采样的数据符号信息找到本地时钟与发端时钟的偏差时刻点，由使能信号EN指示同步后的采样数据的有效性，故全数字解调器只需要一个时钟源，所有的硬件逻辑器件的工作频率可以直接对本地晶振分频得到，同时以使能信号EN控制器件的工作状态，仅对有效的同步后的采样数据进行解调，因此不需要提取出新的同步时钟源也可以实现位同步。
第二，由于本发明利用本地时钟源采样的数据符号的冗余信息来实现位同步，故本发明不仅适用发端为等幅调制的QPSK等系统，也适用于不等幅调制的OFDM等系统。
第三，由于本发明中利用FIFO的缓存机制，因此对收端采样时钟超前或滞后发端时钟的情况具有自适应的调整，可以适用于收端采样时钟超前或滞后发端时钟的情况。
附图说明
图1是本发明系统组成框图；
图2是本发明零值滤波模块一的算法流程图；
图3是本发明毛刺滤波模块一的算法流程图；
图4是本发明毛刺滤波算法解决的情况一的示意图；
图5是本发明毛刺滤波算法解决的情况二的示意图；
图6是本发明毛刺滤波算法解决的情况三的示意图；
图7是本发明误差信号提取模块的算法流程图
图8是本发明控制信号计算模块的算法流程图；
图9是本发明控制信号计算模块中计数器F原理示意图；
图10是本发明控制信号计算模块中计数器H原理示意图；
图11是本发明输出整型模块中计算信号fre的算法流程图；
图12是本发明适用的情况一示意图；
图13是本发明适用的情况二示意图；
图14是本发明收端时钟超前发端时钟情况下的整型模块工作原理示意图；
图15是本发明收端时钟滞后发端时钟情况下的整型模块工作原理示意图；
图16为本发明算法在QPSK直扩系统中的实现结果图；
图17为本发明算法在OFDM系统中的实现结果图。
具体实施方式
如图1所示，全数字解调中无时钟提取的位同步系统由ADC模块、零值滤波模块一、零值滤波模块二、毛刺滤波模块一、毛刺滤波模块二、有效时刻提取模块、误差信号提取模块、插值计算模块一、插值计算模块二、控制信号计算模块和输出整型模块组成；
ADC模块以发端数据带宽N倍对模拟信号采样后的两路并行采样数据，分别进入零值滤波模块一和零值滤波模块二，滤除值为0的点。经过零值滤波模块一和零值滤波模块二滤波后的采样数据分别进入毛刺滤波模块一和毛刺滤波模块二滤除毛刺。经过毛刺滤波模块一和毛刺滤波模块二滤波后的采样数据进入有效时刻提取模块得到有效信号en。经过毛刺滤波模块一和毛刺滤波模块二滤波后的采样数据，以及有效信号en进入误差信号提取模块，当信号en为高电平时，由输入的两路采样数据提取出误差信号。误差信号提取模块输出的误差信号和有效时刻提取模块输出的信号en进入控制信号计算模块，计算出指示插值计算模块一和插值计算模块二输出的插值结果中符号最大点位置的信号we，同时计算出用于输出整型的控制信号tre和re。毛刺滤波模块一和毛刺滤波模块二滤波后的采样数据分别进入插值计算模块一和插值计算模块二进行插值处理。在输出整型模块中，控制信号计算模块输入的信号we对插值计算模块一和插值计算模块二输出的插值结果进行抽取，将得到的符号最大点分别写入FIFO1和FIFO2，同时根据控制信号计算模块输入的信号tre和re计算得到FIFO1和FIFO2的读使能信号fre，对FIFO1和FIFO2输出的数据下采样N倍得到同步后的采样数据，同时对信号fre整型后的信号sfre下采样N倍得到使能信号EN，当EN为低电平时表明该点采样值无效，EN为高电平时表明该点采样值有效。
下面具体介绍上述各模块在系统中工作的具体实施方式。
1、ADC模块
以频率fs、周期Ts对输入的模拟信号进行采样，得到两路并行采样数据分别输入给零值滤波模块一和零值滤波模块二，假设发端数据带宽为B，则fs与B满足下列关系：
fs＝B×N
其中，N≥3且N为整数，本发明中N＝4。
2、零值滤波模块一
图2给出了零值滤波模块一的算法流程图，图中Sz(n)是nTs时刻点输入本模块的采样数据，参数n取任意整数，参数j取值为2≤j≤N-1且j为整数，本发明中j取2、3。
零值滤波模块一的具体实现过程为：
(1)若Sz(n)为非0值且Sz(n)前有连续N个“0”，则将Sz(n-N)到Sz(n-1)全部赋值为δ输出，δ的取值不要求正负，模值范围为0.0001～0.001，本发明中δ取0.0001；
(2)若Sz(n)为非0值且Sz(n)前有连续N-1个“0”，当Sz(n-N-1)*Sz(n-N)＜0时将Sz(n-N+1)到Sz(n-1)全部赋值为Sz(n-N)输出，当Sz(n-N-1)*Sz(n-N)≥0时将Sz(n-N+1)到Sz(n-1)全部赋值为Sz(n+1)输出；
(3)依次对j从2～N-1取值进行下列处理，若Sz(n)为非0值且Sz(n)前有连续N-j个“0”，当Sz(n-N+j-1)*Sz(n+1)≤0且|Sz(n-N+j-1)|≥|Sz(n+1)|时将Sz(n-N+j)到Sz(n-1)全部赋值为Sz(n+1)输出，当其他情况下满足Sz(n)为非0值且Sz(n)前有连续N-j个“0”的条件时将Sz(n-N+j)到Sz(n-1)全部赋值为Sz(n-N+j-1)输出；
(4)当j＝N-1判断结束后，等待下一时刻采样点的输入。
零值滤波模块二的实现过程与零值滤波模块一的实现过程一致。
3、毛刺滤波模块一
图3给出了毛刺滤波模块一的算法流程图，将零值滤波模块一输入的采样数据根据本算法滤除毛刺，即依次滤除连续相同符号的个数为1、2、…、N-2的采样数据，即图4～图6所示的情况，图3中Sc(n)是nTs时刻点输入本模块的采样数据，参数i取值为2≤i≤N-2且i为整数，本发明中取i＝2。
毛刺滤波模块一的具体实现过程为：
(1)若Sc(n)满足Sc(n)与Sc(n-1)异号且Sc(n)与Sc(n-2)同号且Sc(n-1)、Sc(n-3)、…、Sc(n-N)同号，即出现图4中圆圈所处的毛刺点，则将Sc(n-1)的毛刺点符号取反输出，图4中的“+/-”号可同时互换为“-/+”；
(2)若Sc(n)满足Sc(n)与Sc(n-2)异号且Sc(n)、Sc(n-1)、Sc(n-3)、…、Sc(n-N)同号，即出现图5中圆圈所处的毛刺点，则将Sc(n-2)的毛刺点符号取反输出，图5中的“+/-”号可同时互换为“-/+”；
(3)依次对参数i从2～N-2取值进行下列处理，若Sc(n)满足Sc(n)与Sc(n-1)异号且Sc(n-1)至Sc(n-i)同号且Sc(n-i)与Sc(n-i-1)异号，同时Sc(n+i-1)至Sc(n)同号，即出现图6中圆圈所处的毛刺点，则将Sc(n-1)至Sc(n-i)的符号取反输出，图6中的“+/-”号可同时互换为“-/+”；
(4)当i＝N-2判断结束后，等待下一时刻采样点的输入。
毛刺滤波模块二的实现过程与毛刺滤波模块一的实现过程相同。
4、有效时刻提取模块
从毛刺滤波模块一和毛刺滤波模块二输入的两路采样数据中，提取同时发生符号跳变的最早时刻作为整个位同步系统的有效时刻，从该时刻起将有效信号en置为高电平。
5、误差信号提取模块
如图7所示，误差信号提取模块的具体实现过程为：
(1)当有效时刻提取模块输入的信号en为高电平，根据nTs时刻从毛刺滤波模块一输入的采样值I(n)和毛刺滤波模块二输入的采样值Q(n)判断是否同时发生符号的跳变，如果没有则将计数器C和计数器E各自累加1并等待下一采样值的输入，反之将计数器C的值对N取余并输出余数rem3后将计数器C重置为0，同时累加器D累加输出的余数rem3；
(2)判断余数rem3是否为0，若rem3为0则计数器E累加1并等待下一采样值的输入，若rem3不为0则计数器E将当前值cnt1输出后重置为0；
(3)判断输出的cnt1是否大于门限值Th1，若cnt1≤Th1则等待下一采样值的输入，若cnt1＞Th1将累加器D当前的值对N取余后输出余数rem4，Th1的取值范围为500～4000，本发明中Th1取2000；
(4)判断输出的余数rem4是否为p，若rem4＝p则输出rem4后将累加器D重置为0，若rem4不为p则输出N，这里p的取值为0、1或N-1，本发明中p取值为0、1、3。
6、控制信号计算模块
图8给出了控制信号计算模块的算法流程图，具体实现过程为：
(1)根据图9给出的计数器F的工作原理示意图，当信号en为高电平，计数器F以频率fs从0到N-1循环计数，当输入的误差信号为“1”时，表明当前采样时钟超前发端时钟1个Ts，计数器F暂停计数1个Ts的时间，如图9中左侧圆圈所示，当输入的误差信号为“N-1”时，表明当前采样时钟滞后发端时钟1个Ts，计数器F随后计数到N-2后跳过N-1从0重新开始循环计数，即提前1个Ts的时间，如图9中右侧圆圈所示；
(2)当计数器F的值从v1跳变到v2时，输出一个Ts宽度的高电平脉冲，其余采样时刻点输出低电平脉冲，由此产生信号we，为保证插值的效果，v1和v2取0到N-1最中间的2个连续值，本发明中v1取1，v2取2；
(3)将信号we延迟t1个Ts周期后输出作为控制信号tre，由于后续需要FIFO来进行数据整型，FIFO的特性决定了FIFO当前时刻为空且写使能与读使能均为高电平时，FIFO此时输出无效值且在后续读使能为高电平时输出当前写入的数据，故读使能需要延迟写使能至少1个采样周期，从时延的角度考虑如果t1过大会导致系统时延增大，综合考虑这里取1≤t1≤15且t1为整数；
(4)当信号en为高电平后，计数器G以频率fs从0到N-1循环计数，当计数器G的值从v1跳变到v2时，输出一个Ts宽度的高电平脉冲，时延t2个Ts周期后作为控制信号re输出，这里用信号re作为定时信号调整信号tre从FIFO1、FIFO2中读出最大符号点的时间，故信号re需要比信号tre滞后一定的时间，从系统时延的角度综合考虑取1≤t2≤15且t2为整数。
7、插值计算模块一
插值计算模块一的具体实现过程为：
(1)根据图10给出的计数器H的工作原理示意图，计数器H对从插值计算模块一输入的采样数据用如下的规则计数：计数器H以频率fs从0到N-1循环计数，当采样数据发生符号的跳变时，从0重新开始计数，若前一时刻计数标识为0且当前符号发生跳变与前一时刻数据符号不同，则前一时刻计数标识变为N，即图10中圆圈所示，图10中的“+/-”号可同时互换为“-/+”；
(2)根据计数器H的值进行插值计算，其规则如下：
当N为偶数时，
①当cnt2(n)≠0时，
Si1(n)＝[Si(n+N/2-cnt2(n))+Si(n+N/2-cnt2(n)-1)]/2；
②当cnt2(n)＝0且cnt2(n-1)≠N-2时，
Si1(n)＝[Si(n+N/2)+Si(n+N/2-1)]/2；
③当cnt2(n)＝0且cnt2(n-1)＝N-2时，
Si1(n)＝[Si(n-N/2)+Si(n-N/2+1)]/2；
当N为奇数时，
①当cnt2(n)≠0时，
Si1(n)＝[Si(n+(N+1)/2-cnt2(n))+Si(n+(N-1)/2-cnt2(n)-1)]/2；
②当cnt2(n)＝0且cnt2(n-1)≠N-2时，
Si1(n)＝[Si(n+(N+1)/2)+Si(n+(N-1)/2-1)]/2；
③当cnt2(n)＝0且cnt2(n-1)＝N-2时，
Si1(n)＝[Si(n-(N+1)/2)+Si(n-(N-1)/2+1)]/2；
其中，cnt2(n)表示nTs时刻计数器H的计数值，Si1(n)表示nTs时刻插值计算模块一计算得到的插值结果，Si(n)表示nTs时刻输入插值计算模块一的采样数据。
插值计算模块二的实现过程同插值计算模块一的实现过程。
8、输出整型模块
输出整型模块的实现过程如下：
(1)插值计算模块一输出的插值结果作为FIFO1的数据端输入，插值计算模块二输出的插值结果作为FIFO2的数据端输入，控制信号计算模块输入的信号we作为FIFO1、FIFO2的写使能信号，抽取出插值结果中的符号最大点分别写入FIFO1、FIFO2，对FIFO1、FIFO2输出的数据下采样N倍后得到同步后的采样数据；
(2)根据图11的算法流程图，由控制信号计算模块输入的信号tre和信号re计算得到FIFO1、FIFO2的读使能信号fre，信号tre为高电平时向输出整型模块中的FIFO3写入“1”，信号re为高电平时从FIFO3中读出一个值，若FIFO3为空，则输出“0”，若FIFO3不为空，则输出“1”，这里FIFO3输出的“1/0”分别代表了高/低电平作为信号fre；
(3)对信号fre整型得到信号sfre，即将信号re为高电平时从FIFO3读出的信号fre的值，赋给信号sfre从该时刻起的N个采样点值，同时对信号sfre下采样N倍得到用来指示同步后的采样数据有效性的使能信号EN，代替同步时钟起到同步的功能，即使能信号EN为高电平时表示从位同步系统输出的同步后的采样数据有效，使能信号EN为低电平时表示无效，因此全数字解调器只需要一个时钟源，所有的硬件逻辑器件的工作频率可以直接对本地晶振分频得到，同时以使能信号EN控制硬件逻辑器件的工作状态，仅对有效的同步后的采样数据进行解调，从而实现位同步。
采用本发明系统可以同时解决下列两种不同的情况，下面对两种情况进行描述：
在图12中，T表示发端时钟周期，Tr表示收端时钟周期，若收发两端时钟源完全一致的情况下T＝Tr，但实际中T与Tr存在偏差，且收发两端的时钟本身也会存在抖动，若收端时钟超前发端时钟，收端时钟由于抖动误差的存在，导致累积的误差恰好提前发端时钟1个Tr。当收发两端均采用低抖动晶振作为时钟源时，相对Tr来说该误差累积需要较长一段时间才会达到一个Tr的宽度，本发明的位同步系统会在误差累积达到一个Tr的宽度时，通过使能信号EN来指示该采样点无效。收端时钟超前发端时钟的极限情况是T＝(1/N+1)Tr，Tr＝N/fs。
在图13中，T表示发端采样时钟周期，Tr表示收端采样时钟周期，若收发两端时钟源完全一致的情况下T＝Tr，但是实际中T与Tr存在偏差，且收发两端的时钟本身也会存在抖动，若收端晶振滞后发端晶振，收端时钟由于抖动误差的存在，导致累积的误差恰好滞后发端时钟1个Tr。当收发两端均采用低抖动晶振作为时钟源时，相对Tr来说该误差累积需要较长一段时间才会达到一个Tr的宽度，本发明的位同步系统会在误差累积达到一个Tr的宽度时，通过FIFO缓存保证推迟1个Tr后依次输出有效的采样值。收端时钟滞后发端时钟的极限情况是T＝(1-1/N)Tr，Tr＝N/fs。
根据采用本发明系统可以同时解决的两种不同情况，分别说明本发明通过控制信号tre和re控制最大符号点的输出整型的过程。
图14中给出了N＝4时收端时钟超前发端时钟的极限情况，即T＝(1/N+1)Tr，Tr＝N/fs＝N*Ts，信号tre与抽取出的符号最大点是一一对应的，信号tre为高电平时向FIFO3中写入“1”，信号re左侧圆圈所处的采样点为高电平故读取FIFO3的值，此时信号tre向FIFO3中写入第一个值，则FIFO3输出“0”即信号fre左侧圆圈所处采样点值，信号sfre在NTs范围内复制该采样值，信号re随后依次读取FIFO3中的值。随着计算的进行，到达信号re右侧圆圈所处采样点时，FIFO3为空，且收端采样时钟累计超前发端采样时钟N个Ts即1个Tr，则FIFO3输出“0”即信号fre右侧圆圈所处采样点值，同时对信号sfre下采样N倍得到用来指示同步后的采样数据有效性的使能信号EN，EN为高电平“1”表明从FIFO1、FIFO2中输出的最大符号点下采样N倍后的同步采样数据有效，EN为低电平“0”表明从FIFO1、FIFO2中输出的最大符号点下采样N倍后的同步采样数据无效，即FIFO1、FIFO2为空，故信号fre并未读出最大符号点。
图15中给出了N＝4时收端时钟滞后发端时钟的极限情况，即T＝(1-1/N)Tr，Tr＝N/fs＝N*Ts，信号tre与抽取出的符号最大点是一一对应的，信号tre为高电平时向FIFO3中写入“1”，信号re圆圈所处的采样点为高电平故读取FIFO3的值，即读取信号tre圆圈所处的采样点的值，FIFO3输出该值即信号fre圆圈所处采样点，可以看到此刻信号re已滞后信号tre，即收端采样时钟已滞后发端采样时钟N个Ts即1个Tr，由于FIFO的缓存作用，信号re仍以NTs为周期依次读取FIFO3中的值和FIFO1、FIFO2中的值。信号sfre在NTs范围内复制该采样值，同时对信号sfre下采样N倍得到用来指示同步后的采样数据有效性的使能信号EN，EN为高电平“1”表明从FIFO1、FIFO2中输出的最大符号点下采样N倍后的同步采样数据有效，EN为低电平“0”表明从FIFO1、FIFO2中输出的最大符号点下采样N倍后的同步采样数据无效，即FIFO1、FIFO2为空，故信号fre并未读出最大符号点。
下面结合下表对本发明的效果做进一步说明：
图16为本发明算法应用在QPSK直扩通信系统中的实现结果。
图17为本发明算法应用在OFDM系统中的实现结果。
其中，发端采用Xilinx XC4VSX55型号的FPGA，数模转换采用TI的DAC5687型号芯片，收端采用Xilinx XC4VSX55型号的FPGA，模数转换采用TI的AD6645型号芯片，收发两端均采用104MHz的低抖动晶振(0.5ps RMS)。从图16中给出的实验结果可以看出，当信号cnt1大于门限值Th1时输出的误差信号值为“1”，说明收端时钟超前发端时钟，该位置也是收端时钟与发端时钟的偏差时刻点，从图16中可以看出偏差时刻点出现的时间间隔是相对稳定的，大约为60000个采样点，由于实验中N为4，故每4个偏差时刻点，使能信号EN指示一个无效的采样点代替同步时钟起到同步的功能。从图17中给出的实验结果可以看出，当信号cnt1大于门限值Th1时输出的误差信号值为“1”或“0”，误差信号值为“1”说明收端时钟超前发端时钟，误差信号值为“0”说明收端时钟与发端时钟同步，误差信号值为“1”的位置也是收端时钟与发端时钟的偏差时刻点，从图17中可以看出偏差时刻点出现的时间间隔是相对稳定的，大约为60000个采样点，由于实验中N为4，故每4个偏差时刻点，使能信号EN指示一个无效的采样点代替同步时钟起到同步的功能。根据图16和图17的实验结果可以看到使能信号EN是一致的，说明本发明的位同步系统同样适用于等幅调制的QPSK直扩系统与不等幅调制的OFDM系统。使能信号EN为“0”的采样点也就是本发明的位同步系统所找到的本地时钟与发端时钟的偏差时刻点，标识该采样时刻点的同步后的采样数据为无效，同时使能信号EN控制全数字解调器中信号解调部分的硬件逻辑器件不处理该无效的采样数据，仅对有效的采样数据进行解调。这样全数字解调器中的所有硬件逻辑器件在同一个时钟源的驱动下，不需要提取出新的同步时钟源也可以实现位同步。
Claims (9)
1.全数字解调中无时钟提取的位同步系统，其特征在于由ADC模块、零值滤波模块一、零值滤波模块二、毛刺滤波模块一、毛刺滤波模块二、有效时刻提取模块、误差信号提取模块、插值计算模块一、插值计算模块二、控制信号计算模块和输出整型模块组成；
由前端接收的模拟信号输入ADC模块采样后输出两路信号分别输入零值滤波模块一和零值滤波模块二滤波后分别输入毛刺滤波模块一和毛刺滤波模块二，毛刺滤波模块一滤波后输出的信号分别输入有效时刻提取模块、误差信号提取模块和插值计算模块一，毛刺滤波模块二滤波后输出的信号分别输入有效时刻提取模块、误差信号提取模块和插值计算模块二，有效时刻提取模块输出的信号输入误差信号提取模块和控制信号计算模块，误差信号提取模块输出的信号输入控制信号计算模块，由插值计算模块一、插值计算模块二和控制信号计算模块输出的信号输入输出整型模块；
ADC模块，本地时钟源以发端数据带宽N倍的速率对输入的模拟信号采样，采样后的两路数据携带采样数据符号的冗余信息分别输入给零值滤波模块一和二；
零值滤波模块一和二，对从ADC模块输入的采样数据滤除值为0的点，滤波后的采样数据输入给毛刺滤波模块一和二；
毛刺滤波模块一和二，对从零值滤波模块一和二输入的采样数据滤除毛刺，也就是连续相同符号的个数低于N-1的采样数据，滤波后的采样数据分别输入给有效时刻提取模块、误差信号提取模块和插值计算模块一和二；
有效时刻提取模块，从毛刺滤波模块一和二输入的两路采样数据中，提取同时发生符号跳变的最早时刻作为整个位同步系统的有效时刻，从该时刻起将有效信号en置为高电平，将信号en输入给误差信号提取模块和控制信号计算模块；
误差信号提取模块，当从有效时刻提取模块输入的信号en为高电平后，从毛刺滤波模块一和二输入的两路采样数据的符号信息中提取出误差信号，将该误差信号输入给控制信号计算模块；
控制信号计算模块，当从有效时刻提取模块输入的信号en为高电平后，从误差信号提取模块输入的误差信号中提取控制信号tre和控制信号re，同时提取指示插值计算模块一和二输出的插值结果中最大符号点位置的信号we，将这三路信号输入给输出整型模块；
插值计算模块一，对从毛刺滤波模块一输入的采样数据进行插值处理，将插值的结果输入给输出整型模块；
输出整型模块，根据从控制信号计算模块输入的信号we对插值计算模块一和二输出的插值结果进行抽取，将得到的符号最大点分别写入输出整型模块中的FIFO1和FIFO2，同时根据控制信号计算模块输入的信号tre和re计算得到FIFO1和FIFO2的读使能信号fre，对FIFO1和FIFO2输出的数据下采样N倍得到同步后的采样数据，同时对信号fre整型后的信号sfre下采样N倍得到使能信号EN，用来指示同步后的采样数据的有效性，代替同步时钟起到同步的功能。
2.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于：所述的ADC模块中过采样倍数N的取值范围是N≥3且N为整数。
3.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于：所述的零值滤波模块一和二的实现过程如下：
(1)若Sz(n)为非0值且Sz(n)前有连续N个“0”，则将Sz(n-N)到Sz(n-1)全部赋值为δ输出，Sz(n)是nTs时刻点输入本模块的采样数据，参数n取任意整数，参数j取值为2≤j≤N-1且j为整数，δ的取值不要求正负且模值范围为0.0001～0.001；
(2)若Sz(n)为非0值且Sz(n)前有连续N-1个“0”，当Sz(n-N-1)*Sz(n-N)＜0时将Sz(n-N+1)到Sz(n-1)全部赋值为Sz(n-N)输出，当Sz(n-N-1)*Sz(n-N)≥0时将Sz(n-N+1)到Sz(n-1)全部赋值为Sz(n+1)输出；
(3)依次对j从2～N-1取值进行下列处理，若Sz(n)为非0值且Sz(n)前有连续N-j个“0”，当Sz(n-N+j-1)*Sz(n+1)≤0且|Sz(n-N+j-1)|≥|Sz(n+1)|时将Sz(n-N+j)到Sz(n-1)全部赋值为Sz(n+1)输出，当其他情况下满足Sz(n)为非0值且Sz(n)前有连续N-j个“0”的条件时将Sz(n-N+j)到Sz(n-1)全部赋值为Sz(n-N+j-1)输出；
(4)当j＝N-1判断结束后，等待下一时刻采样点的输入。
4.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于：所述的毛刺滤波模块一和二的实现过程如下：
(1)若Sc(n)满足Sc(n)与Sc(n-1)异号且Sc(n)与Sc(n-2)同号且Sc(n-1)、Sc(n-3)、…、Sc(n-N)同号，则将Sc(n-1)的毛刺点符号取反输出，Sc(n)是nTs时刻点输入本模块的采样数据，参数i取值为2≤i≤N-2且i为整数；
(2)若Sc(n)满足Sc(n)与Sc(n-2)异号且Sc(n)、Sc(n-1)、Sc(n-3)、…、Sc(n-N)同号，则将Sc(n-2)的毛刺点符号取反输出；
(3)依次对参数i从2～N-2取值进行下列处理，若Sc(n)满足Sc(n)与Sc(n-1)异号且Sc(n-1)至Sc(n-i)同号且Sc(n-i)与Sc(n-i-1)异号，同时Sc(n+i-1)至Sc(n)同号，则将Sc(n-1)至Sc(n-i)的符号取反输出；
(4)当i＝N-2判断结束后，等待下一时刻采样点的输入。
5.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于：所述的误差信号提取模块的实现过程如下：
(1)当有效时刻提取模块输入的信号en为高电平，根据nTs时刻从毛刺滤波模块一输入的采样值I(n)和毛刺滤波模块二输入的采样值Q(n)判断是否同时发生符号的跳变，如果没有则将计数器C和计数器E各自累加1并等待下一采样值的输入，反之将计数器C的值对N取余并输出余数rem3后将计数器C重置为0，同时累加器D累加输出的余数rem3；
(2)判断余数rem3是否为0，若rem3为0则计数器E累加1并等待下一采样值的输入，若rem3不为0则计数器E将当前值cnt1输出后重置为0；
(3)判断输出的cnt1是否大于门限值Th1，若cnt1≤Th1则等待下一采样值的输入，若cnt1＞Th1将累加器D当前的值对N取余后输出余数rem4，Th1的取值范围为500～4000；
(4)判断输出的余数rem4是否为p，若rem4＝p则输出rem4后将累加器D重置为0，若rem4不为p则输出N，这里p的取值为0、1或N-1。
6.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于：所述的控制信号计算模块的实现过程如下：
(1)当信号en为高电平，计数器F以频率fs从0到N-1循环计数，当输入的误差信号为“1”时，表明当前采样时钟超前发端时钟1个Ts，计数器F暂停计数1个Ts的时间，当输入的误差信号为“N-1”时，表明当前采样时钟滞后发端时钟1个Ts，计数器F随后计数到N-2后跳过N-1从0重新开始循环计数，即提前1个Ts的时间；
(2)当计数器F的值从v1跳变到v2时，输出一个Ts宽度的高电平脉冲，其余采样时刻点输出低电平脉冲，由此产生信号we，v1和v2取值为0到N-1最中间的2个连续值；
(3)将信号we延迟t1个Ts周期后输出作为控制信号tre，t1取值为1≤t1≤15且t1为整数；
(4)当信号en为高电平后，计数器G以频率fs从0到N-1循环计数，当计数器G的值从v1跳变到v2时，输出一个Ts宽度的高电平脉冲，时延t2个Ts周期后作为控制信号re输出，t2取值为1≤t2≤15且t2为整数。
7.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于：所述的插值计算模块一和二的实现过程如下：
(1)计数器H同时对从插值计算模块一和二输入的采样数据用如下的规则计数：计数器H以频率fs从0到N-1循环计数，当采样数据发生符号的跳变时，从0重新开始计数，若前一时刻计数标识为0且当前符号发生跳变与前一时刻数据符号不同，则前一时刻计数标识变为N；
(2)根据计数器H的值进行插值计算，其规则如下：
当N为偶数时，
①当cnt2(n)≠0时，
Si1(n)＝[Si(n+N/2-cnt2(n))+Si(n+N/2-cnt2(n)-1)]/2；
②当cnt2(n)＝0且cnt2(n-1)≠N-2时，
Si1(n)＝[Si(n+N/2)+Si(n+N/2-1)]/2；
③当cnt2(n)＝0且cnt2(n-1)＝N-2时，
Si1(n)＝[Si(n-N/2)+Si(n-N/2+1)]/2；
当N为奇数时，
①当cnt2(n)≠0时，
Si1(n)＝[Si(n+(N+1)/2-cnt2(n))+Si(n+(N-1)/2-cnt2(n)-1)]/2；
②当cnt2(n)＝0且cnt2(n-1)≠N-2时，
Si1(n)＝[Si(n+(N+1)/2)+Si(n+(N-1)/2-1)]/2；
③当cnt2(n)＝0且cnt2(n-1)＝N-2时，
Si1(n)＝[Si(n-(N+1)/2)+Si(n-(N-1)/2+1)]/2；
其中，cnt2(n)表示nTs时刻计数器H的计数值，Si1(n)表示nTs时刻本模块输出的插值结果，Si(n)表示nTs时刻输入本模块的采样数据。
8.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于：所述的输出整型模块的实现过程如下：
(1)插值计算模块一输出的插值结果作为FIFO1的数据端输入，插值计算模块二输出的插值结果作为FIFO2的数据端输入，控制信号计算模块输入的信号we作为FIFO1、FIFO2的写使能信号，抽取出插值结果中的符号最大点分别写入FIFO1、FIFO2，对FIFO1、FIFO2输出的数据下采样N倍后得到同步后的采样数据；
(2)由控制信号计算模块输入的信号tre和信号re计算得到FIFO1、FIFO2的读使能信号fre，信号tre为高电平时向输出整型模块中的FIFO3写入“1”，信号re为高电平时从FIFO3中读出一个值，若FIFO3为空，则输出“0”，若FIFO3不为空，则输出“1”，这里FIFO3输出的“1/0”分别代表了高/低电平作为信号fre；
(3)对信号fre整型得到信号sfre，即将信号re为高电平时从FIFO3读出的信号fre的值，赋给信号sfre从该时刻起的N个采样点值，同时对信号sfre下采样N倍得到用来指示同步后的采样数据有效性的使能信号EN，代替同步时钟起到同步的功能，即使能信号EN为高电平时表示从位同步系统输出的同步后的采样数据有效，使能信号EN为低电平时表示无效。
9.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于：利用本地时钟源采样的数据符号的冗余信息提取出误差信号，根据误差信号得到使能信号EN，从而找到本地时钟与发端时钟的偏差时刻点，使能信号为低电平的采样点也就是偏差时刻点，使能信号EN标识该采样时刻点的同步后采样数据为无效，同时使能信号EN控制全数字解调器中信号解调部分的硬件逻辑器件不处理该无效的采样数据，仅对有效的采样数据进行解调，通过使能信号EN指示同步后的采样数据的有效性来实现位同步，使得全数字解调器中的所有硬件逻辑器件在同一个时钟源的驱动下，不需要提取出新的同步时钟实现位同步。
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