CN103209070B - 一种数字接口射频芯片及其实现方法 - Google Patents

Abstract

本发明公开了一种数字接口射频芯片及其实现方法，本发明的数字接口射频芯片，包括接收天线、射频模拟前端子系统和模拟基带子系统，模拟基带子系统包括过采样模数转换器、内部时钟产生模块、数字信号处理器和复用并行模块，接收天线的输出端依次通过射频模拟前端子系统、过采样模数转换器和数字信号处理器进而与复用并行模块的输入端连接；内部时钟产生模块的输出端分别与过采样模数转换器的时钟输入端以及复用并行模块的时钟输入端连接。本发明的数字接口射频芯片以射频芯片内部产生的时钟作为参考时钟，能保证基带芯片数据采集的正确性；无需采用复杂的FIFO结构，结构简单、易于集成，降低了成本和功耗。本发明可广泛应用于通信技术领域。

Description

一种数字接口射频芯片及其实现方法

技术领域

本发明涉及通信技术领域，尤其是一种数字接口射频芯片及其实现方法。

背景技术

名词解释：

ABB：模拟基带；

BBPLL：基带锁相环；

ADC：模数转换器；

FIFO：先进先出数据缓存器；

DSP：数字信号处理；

GLITCH：毛刺。

数字接口射频芯片是指在射频芯片中，除包括原有的射频模拟前端外，还集成了ABB的功能。数字接口射频芯片由于具有ABB功能，直接输出数字信号至基带芯片进行处理，可以省去终端方案中原有的模拟基带芯片，节省了每台终端的成本。但是，ABB的集成会带来一个难题，那就是如何有效实现数字接口数据的同步与数据的精确采集。

以TD-SCDMA系统的数字接口射频芯片为例，为了节省管脚数，数字接口采用10比特IQ复用并行方式输出。如图1所示，基带需按照4倍码片速率（1.28Mcps）来处理数据，即下行数据的输出速率为5.12MHz。为减轻模数转换器的前级模拟滤波器抗混叠的负担，芯片将采用8倍过采样率的ADC将射频前端模拟信号转换为数字信号以进行处理，因此需要一个5.12MHz*8=40.96MHz的时钟。此时钟由一个BBPLL将基带芯片提供的外部5.12MHz时钟倍频生成（外部5.12MHz时钟是BBPLL的参考时钟）。由过采样ADC输出40.96MHz的数据经图1的DSP进行8倍抽取降频和数字滤波后产生5.12MHz速率的IQ两路数据，经复用并行模块输出10比特的IQ交织数据。

由于40.96MHz时钟8倍抽取降频后得到的5.12MHz时钟和外部5.12MHz时钟属于两个异步时钟域，故射频芯片输出的5.12MHz速率并行数据必须经过处理，以同步到外部5.12MHz时钟上，才能保证数据被外部5.12MHz时钟正确采样而不丢失，而且保证数据按照基带所需的时刻点准时输出。一般采用FIFO结构（典型的异步时钟域处理方法）作为缓冲从而保证数据能够被外部5.12MHz时钟采集到，如图2所示。

从图1的DSP输出的I路和Q路数据的速率都是5.12MHz，为了将I和Q路数据复用到一起，即I路数据和Q路数据按各占半个5.12MHz时钟周期的格式交织输出，需要一个5.12MHz*2=10.24MHz的时钟来取数和产生复用交织（该10.24MHz时钟由40.96MHz经过分频器分频而成），如图2和3所示：复用交织后的IQ数据以10.24MHz时钟作为写时钟写到FIFO中，外部5.12MHz时钟则作为读时钟从FIFO中取数，其取数工作方式为上沿取出I路数据，下沿取出Q路数据，这样就把I路数据严格对齐到外部5.12MHz时钟的下沿，把Q路数据严格对齐到外部5.12MHz时钟的上沿，如图4所示。

为了减小功耗，基带芯片在空闲时隙并不输出外部5.12MHz时钟。只有在射频芯片进入接收状态前很短的时间（几微秒），基带芯片才会利用其输出的5.12MHz时钟对接收到的IQ数据进行采样。然而，射频芯片中的BBPLL对参考时钟（外部5.12MHz时钟）的响应时间较长（通常达到50微秒），往往会造成基带芯片开始读取有效数据时，BBPLL还没有稳定，过采样ADC还没有进入正常的工作状态，使得到达数字接口输出的10比特数据均为无效或错误的数据，射频芯片和基带芯片接口处于工作紊乱的状态。

另外，外部5.12MHz时钟由于相位调整会产生GLITCH，也会造成射频芯片BBBPLL的重新锁定：TD-SCDMA系统为了使得上行信号精确同步，要求以1/8码片的最小时间步进精度（97.65625ns）对时序加以调整，但是基带芯片用于采集或者同步数据的时钟是5.12MHz，仅为1/4码片的精度（195.3125ns）。因此基带芯片必须在每个子帧头部的合适时刻点调整外部5.12MHz时钟的相位，使之同步到内部1/8码片精度的时序控制器上，如图5所示。其中A、B点均为有效时隙头部的外部5.12MHz时钟相位调整时刻点，在A处外部5.12MHz时钟的相位正好与时序控制器同步，因此其调整后仍然是连续的，而在B处，外部5.12MHz时钟的相位和内部时序控制器不同步，因此经相位调整后，外部5.12MHz时钟在此处会产生一个GLITCH。此GLITCH作为BBPLL参考时钟上的抖动，也会造成BBPLL重新锁定，导致射频芯片输出数据紊乱。

综上所述，现有的数字接口射频芯片一般采用FIFO结构，其结构复杂，集成后的芯片面积大，导致芯片的成本较高和功耗较大。同时由于射频芯片采用了外部时钟作为参考时钟，因此会使射频芯片输出的数据出现紊乱。

发明内容

为了解决上述技术问题，本发明的目的是：提供一种数字接口射频芯片，以射频芯片内部产生的时钟作为参考时钟，避免了射频芯片输出的数据出现紊乱，从而保证基带芯片数据采集的正确性；同时该结构无需采用复杂的FIFO结构，降低了成本和功耗。

本发明的另一个目的是：提供一种数字接口射频芯片的实现方法，以射频芯片内部产生的时钟作为参考时钟，避免了射频芯片输出的数据出现紊乱，从而保证基带芯片正确采集数据；同时该方法无需采用复杂的FIFO方法，降低了成本和功耗。

本发明解决其技术问题所采用的技术方案是：一种数字接口射频芯片，该射频芯片包括接收天线、射频模拟前端子系统和模拟基带子系统，所述模拟基带子系统包括过采样模数转换器、内部时钟产生模块、数字信号处理器和复用并行模块，其中：

接收天线，用于接收无线信号；

射频模拟前端子系统，用于对接收的无线信号进行射频模拟前端处理，从而产生两路正交模拟信号；

内部时钟产生模块，用于对系统时钟进行处理，从而产生内部时钟；

过采样模数转换器，用于根据产生的内部时钟对产生的两路正交模拟信号进行过采样模数转换，从而将产生的两路正交模拟信号转换为两路正交数字信号；

数字信号处理器，用于对两路正交数字信号进行数字滤波和抽取降频；

复用并行模块，用于根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行复用并行处理，从而生成一路数字信号输出；

所述接收天线的输出端依次通过射频模拟前端子系统、过采样模数转换器和数字信号处理器进而与所述复用并行模块的输入端连接；

所述内部时钟产生模块的输出端分别与所述过采样模数转换器的时钟输入端以及所述复用并行模块的时钟输入端连接。

进一步，所述内部时钟产生模块包括：

分频器，用于对系统时钟进行分频处理，从而生成参考时钟；

基带锁相环，用于对参考时钟进行倍频处理，从而生成内部时钟；

所述分频器的输出端与所述基带锁相环的输入端连接，所述基带锁相环的输出端分别与所述复用并行模块的时钟输入端和过采样模数转换器的时钟输入端连接。

进一步，所述复用并行模块包括：

同步单元，用于根据基带锁相环产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行同步处理；

复用器，用于对同步处理后的两路正交数字信号进行复用处理，从而生成一路数字信号输出；

所述同步单元的第一输入端与所述数字信号处理器的输出端连接，所述同步单元的第二输入端与所述基带锁相环的输出端连接，所述同步单元的输出端与所述复用器的输入端连接。

进一步，所述复用并行模块还包括第一D触发器、第二D触发器、非门、与门和计数器，所述第一D触发器的信号输入端的信号由外部时钟提供，所述第一D触发器的时钟输入端、第二D触发器的时钟输入端和所述计数器的第一输入端均与所述基带锁相环的输出端连接，所述第一D触发器的输出端分别与所述第二D触发器的信号输入端和非门的输入端连接，所述非门的输出端与所述与门的第一输入端连接，所述第二D触发器的输出端与所述与门的第二输入端连接，所述与门的输出端分别与所述计数器的第二输入端和同步单元的输入端连接，所述计数器的输出端与所述复用器的输入端连接。

进一步，所述射频模拟前端子系统包括：

射频前端模块，用于对接收的无线信号进行射频前端处理，从而生成两路正交信号；

模拟抗混叠滤波器，用于对生成的两路正交信号进行抗混叠滤波；

所述接收天线的输出端依次通过射频前端模块和模拟抗混叠滤波器进而与所述过采样模数转换器的输入端连接。

本发明的另一个技术方案是：一种数字接口射频芯片的实现方法，包括：

接收无线信号；

对接收的无线信号进行射频模拟前端处理，从而产生两路正交模拟信号；

对系统时钟进行处理，从而产生内部时钟；

根据产生的内部时钟对产生的两路正交模拟信号进行过采样模数转换，从而将产生的两路正交模拟信号转换为两路正交数字信号；

对两路正交数字信号进行数字滤波和抽取降频；

根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行复用并行处理，从而生成一路数字信号输出。

进一步，所述对系统时钟进行处理，从而产生内部时钟这一步骤，其包括：

对系统时钟进行分频处理，从而生成参考时钟；

对参考时钟进行倍频处理，从而生成内部时钟。

进一步，所述根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行复用并行处理，从而生成一路数字信号输出这一步骤，其包括：

根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行同步处理；

对同步处理后的两路正交数字信号进行复用处理，从而生成一路数字信号输出。

进一步，所述对接收的无线信号进行射频模拟前端处理，从而产生两路正交模拟信号这一步骤，其包括：

对接收的无线信号进行射频前端处理，从而生成两路正交信号；

对生成的两路正交信号进行抗混叠滤波，从而得到两路正交模拟信号。

本发明一种数字接口射频芯片的有益效果是：包括模拟基带子系统中的内部时钟产生模块和复用并行模块，以内部时钟产生模块产生的时钟作为参考时钟，避免了射频芯片输出的数据出现紊乱，从而保证基带芯片数据采集的正确性；同时该结构无需采用复杂的FIFO结构，结构简单、易于集成，能减小芯片的面积，从而降低了射频芯片的成本和功耗。进一步，本发明射频芯片中的内部时钟产生模块包括分频器和基带锁相环，以系统时钟经分频器后产生的时钟作为基带锁相环的参考时钟。射频芯片内部的参考时钟一直存在且稳定，避免了射频芯片因外部时钟的启停或毛刺而导致基带锁相环重锁进而使输出数据紊乱的问题，从而保证基带芯片数据采集的正确性。进一步，本发明射频芯片的复用并行模块包括计数器，能选择合适的相位把IQ两路数据复用到并行模块输出端的10比特IQ复用数据输出接口上，严格保证了数据按照接口标准对齐到外部时钟上。

本发明一种数字接口射频芯片的实现方法的有益效果是：包括对系统时钟进行处理，从而产生内部时钟这一步骤，以射频芯片内部产生的时钟作为参考时钟，避免了射频芯片输出的数据出现紊乱，从而保证基带芯片正确采集数据；同时该方法无需采用复杂的FIFO方法，方法简单、易于操作并能降低成本和功耗。进一步，产生内部时钟的步骤中包括了分频处理过程和倍频处理过程，分频处理过程为实现倍频处理过程的基带锁相环提供参考时钟，从而避免基带锁相环因外部时钟的启停或毛刺而导致射频芯片的输出数据紊乱。

附图说明

图1为TD-SCDMA系统数字接口射频芯片的结构框图；

图2为FIFO结构的异步复用并行模块的结构框图；

图3为FIFO的写操作时序示意图；

图4为FIFO的读操作时序示意图；

图5为TD-SCDMA系统中基带芯片调整外部5.12MHz时钟而产生毛刺GLITCH的示意图；

图6为本发明一种数字接口射频芯片的结构框图；

图7为本发明内部时钟产生模块的组成结构框图；

图8为本发明复用并行模块的组成结构框图；

图9为本发明复用并行模块的具体结构框图；

图10为本发明射频模拟前端子系统的组成结构框图；

图11为本发明一种数字接口射频芯片的实现方法的步骤流程图；

图12为本发明产生内部时钟的步骤流程图；

图13为本发明进行复用并行处理的步骤流程图；

图14为本发明进行射频模拟前端处理的步骤流程图；

图15为TD-SCDMA系统终端芯片在正常情况下复用并行模块的时序示意图；

图16为TD-SCDMA系统终端芯片在异常情况下复用并行模块的时序示意图。

附图标记：1、外部时钟毛刺GLITICH。

具体实施方式

下面结合说明书附图对本发明的具体实施方式作进一步说明。

参照图6，一种数字接口射频芯片，该射频芯片包括接收天线、射频模拟前端子系统和模拟基带子系统，所述模拟基带子系统包括过采样模数转换器、内部时钟产生模块、数字信号处理器和复用并行模块，其中：

接收天线，用于接收无线信号；

射频模拟前端子系统，用于对接收的无线信号进行射频模拟前端处理，从而产生两路正交模拟信号；

内部时钟产生模块，用于对系统时钟进行处理，从而产生内部时钟；

过采样模数转换器，用于根据产生的内部时钟对产生的两路正交模拟信号进行过采样模数转换，从而将产生的两路正交模拟信号转换为两路正交数字信号；

数字信号处理器，用于对两路正交数字信号进行数字滤波和抽取降频；

复用并行模块，用于根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行复用并行处理，从而生成一路数字信号输出；

所述接收天线的输出端依次通过射频模拟前端子系统、过采样模数转换器和数字信号处理器进而与所述复用并行模块的输入端连接；

所述内部时钟产生模块的输出端分别与所述过采样模数转换器的时钟输入端以及所述复用并行模块的时钟输入端连接。

其中，射频模拟前端处理包括低噪声放大、混频和滤波等处理过程。而系统时钟为一固定值，例如TD-SCDMA射频芯片的系统时钟为26MHz；对系统时钟进行的处理包括分频和倍频处理。模数转换器为过采样模数转换器，其采样时钟的频率比外部时钟（基带芯片的时钟）的频率高，例如外部时钟的频率为5.12MHz,而过采样模数转换器的采样时钟为40.96MHz，以减轻射频模拟前端处理子系统的负担。数字信号处理器可为DSP芯片，其对经过过采样模数转换器后的信号进行数字滤波和抽取降频。

参照图7，进一步作为优选的实施方式，所述内部时钟产生模块包括：

分频器，用于对系统时钟进行分频处理，从而生成参考时钟；

基带锁相环，用于对参考时钟进行倍频处理，从而生成内部时钟；

所述分频器的输出端与所述基带锁相环的输入端连接，所述基带锁相环的输出端分别与所述复用并行模块的时钟输入端和过采样模数转换器的时钟输入端连接。

其中，射频芯片中的系统时钟，经一个分频器产生一个时钟，作为基带锁相环的参考时钟。在基带打开接收通道前，这个参考时钟将被提前打开，以保证基带锁相环有足够的时间稳定下来，使得过采样模数转换器在数据进入射频芯片前就能得到一个稳定的过采样时钟。这样就可以保证基带开始接收有效数据时，经过射频芯片复用并行模块后输出的数据稳定有效，完全不受外部时钟的影响；而外部时钟的打开时间也可以任意由基带控制，完全不受限于射频芯片工作状态和性能。

参照图8，进一步作为优选的实施方式，所述复用并行模块包括：

同步单元，用于根据基带锁相环产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行同步处理；

复用器，用于对同步处理后的两路正交数字信号进行复用处理，从而生成一路数字信号输出；

所述同步单元的第一输入端与所述数字信号处理器的输出端连接，所述同步单元的第二输入端与所述基带锁相环的输出端连接，所述同步单元的输出端与所述复用器的输入端连接。

其中，复用并行模块利用在基带芯片接收数据之前就已经打开且稳定的内部时钟，仅需要简单的同步装置就可以把IQ两路信号复用并同步到外部时钟上，而无需采用复杂的FIFO数据缓存器结构，减小了芯片的面积和功耗。

参照图9，进一步作为优选的实施方式，所述复用并行模块还包括第一D触发器、第二D触发器、非门、与门和计数器，所述第一D触发器的信号输入端的信号由外部时钟提供，所述第一D触发器的时钟输入端、第二D触发器的时钟输入端和所述计数器的第一输入端均与所述基带锁相环的输出端连接，所述第一D触发器的输出端分别与所述第二D触发器的信号输入端和非门的输入端连接，所述非门的输出端与所述与门的第一输入端连接，所述第二D触发器的输出端与所述与门的第二输入端连接，所述与门的输出端分别与所述计数器的第二输入端和同步单元的输入端连接，所述计数器的输出端与所述复用器的输入端连接。

其中，外部时钟是基带芯片的时钟，而第一D触发器、第二D触发器、非门、与门和计数器为同步单元和复用器提供输入信号，计数器为循环计数器，能在计数器的输出值为合适值时选择合适的相位把IQ两路数据复用到复用器的输出端接口上，严格保证了数据按照接口标准对齐到外部时钟上。

参照图10，进一步作为优选的实施方式，所述射频模拟前端子系统包括：

射频前端模块，用于对接收的无线信号进行射频前端处理，从而生成两路正交信号；

模拟抗混叠滤波器，用于对生成的两路正交信号进行抗混叠滤波；

所述接收天线的输出端依次通过射频前端模块和模拟抗混叠滤波器进而与所述过采样模数转换器的输入端连接。

其中，射频前端处理包括对接收的无线信号进行低噪声放大、混频和下变频等操作，而为了减轻模拟抗混叠滤波器的抗混叠负担，模数转换器采用过采样模数转换器。

参照图11，一种数字接口射频芯片的实现方法，其特征在于包括：

接收无线信号；

对接收的无线信号进行射频模拟前端处理，从而产生两路正交模拟信号；

对系统时钟进行处理，从而产生内部时钟；

根据产生的内部时钟对产生的两路正交模拟信号进行过采样模数转换，从而将产生的两路正交模拟信号转换为两路正交数字信号；

对两路正交数字信号进行数字滤波和抽取降频；

根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行复用并行处理，从而生成一路数字信号输出。

参照图12，进一步作为优选的实施方式，所述对系统时钟进行处理，从而产生内部时钟这一步骤，其包括：

对系统时钟进行分频处理，从而生成参考时钟；

对参考时钟进行倍频处理，从而生成内部时钟。

参照图13，进一步作为优选的实施方式，所述根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行复用并行处理，从而生成一路数字信号输出这一步骤，其包括：

根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行同步处理；

对同步处理后的两路正交数字信号进行复用处理，从而生成一路数字信号输出。

参照图14，进一步作为优选的实施方式，所述对接收的无线信号进行射频模拟前端处理，从而产生两路正交模拟信号这一步骤，其包括：

对接收的无线信号进行射频前端处理，从而生成两路正交信号；

对生成的两路正交信号进行抗混叠滤波。

本发明一种数字接口射频芯片及其实现方法，能应用于GSM系统、TD-SCDMA系统或其他3G或4G终端射频芯片中，下面以TD-SCDMA系统终端射频芯片为例，对本发明作详细介绍：

为了节省管脚数，TD-SCDMA数字接口射频芯片采用10比特IQ复用并行方式输出。基带需按照4倍码片速率（1.28Mcps）来处理数据，即下行数据输出速率为5.12MHz（IQ数据交织输出，各占半个5.12MHz时钟周期）。为了减轻前级抗混叠滤波器抗混叠的负担，本发明的射频芯片将采用8倍过采样模数转换器将射频前端模拟信号转换为数字信号以进行处理，因此需要一个5.12MHz*8=40.96MHz的内部时钟。该内部时钟的产生过程如下：TD-SCDMA系统数字接口射频芯片的26MHz系统时钟，首先经一个sigma-delta结构的小数分频器产生一个内部5.12MHz时钟，然后将5.12MHz时钟送到基带锁相环后进行倍频，从而生成40.96MHz的内部时钟。而过采样模数转换器输出40.96MHz的数据经8倍抽取降频和数字滤波（数字信号处理器）后产生5.12MHz速率的IQ基带数据，经复用并行模块后输出10比特IQ复用数据。

TD-SCDMA系统终端芯片利用在基带芯片接收数据之前就已经打开且稳定的40.96MHz内部时钟，仅需要简单的同步装置就可以把IQ两路数据复用并同步到外部5.12MHz时钟上，而无需采用复杂的FIFO（先进先出数据缓存器）结构。

图15为TD-SCDMA系统终端芯片在正常情况下的工作时序图。如图15所示，TD-SCDMA系统终端芯片以外部时钟（5.12MHz）作为信号输入，在基带锁相环产生的内部时钟（40.96MHz）的域内产生一个宽度为24.4ns，周期为5.12MHz的同步信号脉冲SYNC（即图9中的与门的输出端脉冲）。而经过数字信号处理器后的I路和Q路数据（5.12MHz速率）将对齐到这个同步脉冲的下降沿（设对齐后的数据即复用器的输入数据为I_40M和Q_40M）。同时为了保证复用并行模块输出的10比特复用数据能被外部时钟的下降沿采到I路数据，上升沿采到Q路数据，如图15所示，SYNC的下降沿还将触发一个7到0的减法循环计数器，在减法循环计数器的输出标志COUNT为合适的值时把I_40M和Q_40M进行复用并输出到10比特IQ复用数据接口。由于40.96MHz内部时钟是射频芯片本身所需的时钟，因此采用此方法实现的同步装置并不会增加额外的电路。

此外，如图16所示，TD-SCDMA系统终端芯片在异常情况（外部时钟有毛刺1）下能做相应调整，使得射频芯片输出的数据自动跟随外部时钟的相位变化而变化。如图16所示，减法循环计数器的输出标志COUNT将以40.96MHz的速率翻转，在每个SYNC脉冲的下降沿处COUNT都会复位为7，不管当前计数器计数到多少（而图15在SYNC脉冲的下降沿处COUNT复位为7的情况只会在计数器同时计数到0时发生）。因此40.96MHz时钟把外部5.12MHz时钟固定地分成8个相位，使得内部IQ数据在合适的相位（COUNT=5或1）复用输出到10比特的IQ复用数据接口上，保证了外部时钟（5.12MHz）上下沿有充足的时间裕量（建立时间和保持时间）采集到复用并行模块输出的10比特IQ复用数据。因此，即使基带由于调相而产生了外部5.12MHz时钟GLITCH，复用并行模块也能使基带快速重新对齐数据。

与现有的技术相比，应用本发明的TD-SCDMA系统射频芯片具有以下优点：

（1）TD-SCDMA系统终端芯片利用在基带芯片接收数据之前就已经打开且稳定的40.96MHz内部时钟，仅需要简单的同步装置就可以把IQ两路数据复用并同步到外部5.12MHz时钟上，摒弃了FIFO的使用，减少了射频芯片的面积和功耗；

（2）基带锁相环可以稳定的工作，而不会因为外部5.12MHz时钟的启停和毛刺会造成基带锁相环重锁从而导致数据紊乱；

（3）能自动跟随外部5.12MHz时钟的下降沿，当基带由于调相而产生了外部5.12MHz时钟毛刺时，能快速重新对齐数据。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (7)

1.一种数字接口射频芯片，其特征在于：该射频芯片包括接收天线、射频模拟前端子系统和模拟基带子系统，所述模拟基带子系统包括过采样模数转换器、内部时钟产生模块、数字信号处理器和复用并行模块，其中：

接收天线，用于接收无线信号；

射频模拟前端子系统，用于对接收的无线信号进行射频模拟前端处理，从而产生两路正交模拟信号；

内部时钟产生模块，用于对系统时钟进行处理，从而产生内部时钟；

过采样模数转换器，用于根据产生的内部时钟对产生的两路正交模拟信号进行过采样模数转换，从而将产生的两路正交模拟信号转换为两路正交数字信号；

数字信号处理器，用于对两路正交数字信号进行数字滤波和抽取降频；

复用并行模块，用于根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行复用并行处理，从而生成一路数字信号输出；

所述接收天线的输出端依次通过射频模拟前端子系统、过采样模数转换器和数字信号处理器进而与所述复用并行模块的输入端连接；

所述内部时钟产生模块的输出端分别与所述过采样模数转换器的时钟输入端以及所述复用并行模块的时钟输入端连接；

所述内部时钟产生模块包括：

分频器，用于对系统时钟进行分频处理，从而生成参考时钟；

基带锁相环，用于对参考时钟进行倍频处理，从而生成内部时钟；

所述分频器的输出端与所述基带锁相环的输入端连接，所述基带锁相环的输出端分别与所述复用并行模块的时钟输入端和过采样模数转换器的时钟输入端连接。

2.根据权利要求1所述的一种数字接口射频芯片，其特征在于：所述复用并行模块包括：

同步单元，用于根据基带锁相环产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行同步处理；

复用器，用于对同步处理后的两路正交数字信号进行复用处理，从而生成一路数字信号输出；

所述同步单元的第一输入端与所述数字信号处理器的输出端连接，所述同步单元的第二输入端与所述基带锁相环的输出端连接，所述同步单元的输出端与所述复用器的输入端连接。

3.根据权利要求2所述的一种数字接口射频芯片，其特征在于：所述复用并行模块还包括第一D触发器、第二D触发器、非门、与门和计数器，所述第一D触发器的信号输入端的信号由外部时钟提供，所述第一D触发器的时钟输入端、第二D触发器的时钟输入端和所述计数器的第一输入端均与所述基带锁相环的输出端连接，所述第一D触发器的输出端分别与所述第二D触发器的信号输入端和非门的输入端连接，所述非门的输出端与所述与门的第一输入端连接，所述第二D触发器的输出端与所述与门的第二输入端连接，所述与门的输出端分别与所述计数器的第二输入端和同步单元的输入端连接，所述计数器的输出端与所述复用器的输入端连接。

4.根据权利要求1-3任一项所述的一种数字接口射频芯片，其特征在于：所述射频模拟前端子系统包括：

射频前端模块，用于对接收的无线信号进行射频前端处理，从而生成两路正交信号；

模拟抗混叠滤波器，用于对生成的两路正交信号进行抗混叠滤波；

所述接收天线的输出端依次通过射频前端模块和模拟抗混叠滤波器进而与所述过采样模数转换器的输入端连接。

5.一种数字接口射频芯片的实现方法，其特征在于包括：

接收无线信号；

对接收的无线信号进行射频模拟前端处理，从而产生两路正交模拟信号；

对系统时钟进行处理，从而产生内部时钟；

根据产生的内部时钟对产生的两路正交模拟信号进行过采样模数转换，从而将产生的两路正交模拟信号转换为两路正交数字信号；

对两路正交数字信号进行数字滤波和抽取降频；

根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行复用并行处理，从而生成一路数字信号输出；

所述对系统时钟进行处理，从而产生内部时钟这一步骤，其包括：

对系统时钟进行分频处理，从而生成参考时钟；

对参考时钟进行倍频处理，从而生成内部时钟。

6.根据权利要求5所述的一种数字接口射频芯片的实现方法，其特征在于：所述根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行复用并行处理，从而生成一路数字信号输出这一步骤，其包括：

根据产生的内部时钟对数字滤波和抽取降频后的两路正交数字信号进行同步处理；

对同步处理后的两路正交数字信号进行复用处理，从而生成一路数字信号输出。

7.根据权利要求5或6所述的一种数字接口射频芯片的实现方法，其特征在于：所述对接收的无线信号进行射频模拟前端处理，从而产生两路正交模拟信号这一步骤，其包括：

对接收的无线信号进行射频前端处理，从而生成两路正交信号；

对生成的两路正交信号进行抗混叠滤波。