CN201048372Y

CN201048372Y - 基于特殊数字中频结构的数字接收机系统

Info

Publication number: CN201048372Y
Application number: CNU2007200512876U
Authority: CN
Inventors: 胡应添; 张远见; 罗漫江
Original assignee: Comba Telecom Systems China Ltd
Current assignee: Comba Network Systems Co Ltd
Priority date: 2007-05-10
Filing date: 2007-05-10
Publication date: 2008-04-16
Anticipated expiration: 2017-05-10

Abstract

本实用新型公开了基于特殊数字中频结构的数字接收机系统，该数字接收机系统包括射频接收子系统、A/D转换器、数字基带信号处理子系统、数字下变频子系统、时钟子系统、微芯片控制子系统及自动频率控制子系统，所述射频接收子系统的输出端依次通过A/D转换器、数字下变频子系统与数字基带信号处理子系统的输入端连接，所述自动频率控制子系统的输入端与数字基带信号处理子系统的输出端连接，所述自动频率控制子系统的输出端与射频接收子系统的输入端连接。本实用新型结构简单、成本低、利于用可编程逻辑器件来实现、对A/D的性能要求较低且系统集成度较高。

Description

基于特殊数字中频结构的数字接收机系统

技术领域

本实用新型涉及无线移动通信无线接入技术领域，尤其涉及基于特殊数字中频结构的数字接收机系统。

背景技术

传统的基于数字中频技术的数字接收机系统一般包含了射频接收子系统、数字中频处理子系统、基带信号处理子系统和后台处理子系统等。射频接收子系统实现信号从RF到IF的转换处理；数字中频处理子系统实现模拟IF到数字基带I、Q的数据处理，基带数字信号处理子系统，完成同步和解调处理，后台处理实现通信接口控制、接口电平的转换以及与外界计算机的互连等。其中，射频放大和下变频子系统一般采用超外差或是零中频的设计方式，超外差式系统的谐波和杂散抑制较难实现，而零中频式系统容易出现DC(直流)偏移。在现有技术条件下，一般将射频接收模块和数字下变频集中在一个芯片上实现，容易出现数字信号与模拟信号的相互干扰，影响了接收机的性能，而且，由于混入较多的模拟电路，系统指标一致性不好，调试比较复杂。虽然部分接收机将射频接收模块和数字下变频利用不同专用芯片实现，但专用芯片由于灵活性不强，适用性大大降低，而且，专用芯片无法校正由于I、Q信号相位、幅度不平衡而导致的本振泄漏。

中国专利CN1472903A公开了一种CDMA接收机系统。该接收机采用了常规的数字中频处理技术实现，将射频接收模块和数字下变频利用不同专用芯片实现，系统构成比较复杂，不利于利用可编程逻辑器件来实现，系统成本较高，同时，需要使用大动态的A/D转换器来满足系统的动态要求，对A/D的性能要求较高。

实用新型内容

本实用新型的目的在于克服现有技术的缺点，提供基于特殊数字中频结构的数字接收机系统，本实用新型系统大大提高了接收机的接收动态范围，很好的抑制带外杂散、消除本振泄漏有效减少接收机的频率偏移，有效提高接收机的接收灵敏度。

本实用新型的目的通过下述技术方案实现：基于特殊数字中频结构的数字接收机系统，包括射频接收子系统、A/D转换器、数字基带信号处理子系统、时钟子系统、数字下变频子系统、微芯片控制子系统及自动频率控制子系统，所述射频接收子系统的输出端依次通过A/D转换器、数字下变频子系统与数字基带信号处理子系统的输入端连接、所述时钟子系统、微芯片控制子系统的输出端分别与射频接收子系统、A/D转换器、数字下变频子系统、数字基带信号处理子系统的输入端连接，所述自动频率控制子系统的输入端与数字基带信号处理子系统的输出端连接，所述自动频率控制子系统的输出端与射频接收子系统的输入端连接。

所述数字下变频子系统包括A/D处理和AGC控制模块、特殊数字本振模块、混频处理模块、倍数可变抽取滤波模块、增益调节模块、直流本振抑制模块、载波功率统计模块，所述A/D处理和AGC控制模块的输出端依次通过混频处理模块、倍数可变抽取滤波模块、增益调节模块与直流本振抑制模块的输入端连接，所述特殊数字本振模块的输出端与混频处理模块的输入端连接，所述直流本振抑制模块的输出端与载波功率统计模块的输入端连接。

所述A/D处理和AGC控制模块包括AGC控制模块、A/D处理模块以及控制处理模块，所述AGC控制模块的输出端通过A/D处理模块与控制处理模块的输入端连接，所述控制处理模块的输出端与AGC控制模块的输入端连接；所述倍数可变抽取滤波模块包括抽取滤波系统、补偿滤波器及整形滤波器，所述抽取滤波器通过补偿滤波器与整形滤波器连接。

所述抽取滤波系统包括抽取滤波器，多路复用器及分路器，所述多路复用器通过抽取滤波器与分路器连接，所述补偿滤波器是CFIR滤波器或IIR滤波器。

所述抽取滤波器是FIR或IIR滤波器。

所述射频接收子系统包括射频带通滤波器、模拟ATT、放大器、混频器、本振LO以及抗混迭带通滤波器，所述射频带通滤波器的依次通过、模拟ATT、放大器、混频器与抗混迭带通滤波器的输入端连接，所述本振LO的输出端与混频器的输入端连接。

所述数字下变频子系统用CPLD、FPGA、DSP和ASIC芯片中任意一种实现。

本实用新型与现有技术相比具有如下优点和有益效果：

1、本实用新型降低对前端A/D器件的要求，在数字下变频处理中进行AGC控制，提高了A/D的动态范围，大大提高了接收机的接收动态范围。

2、数字下变频子系统易于利用可编程逻辑器件来实现，可以组建多种形式的中频系统，形成不同功能、制式和接口的数字接收机。

3、本实用新型可以在可编程逻辑器件中实现高性能的数字滤波、本振抑制等处理，很好的抑制带外杂散以及消除本振泄漏，大大提高接收机的性能。

4、本接收机可以结合数字下变频系统和射频接收子系统实现自动频率控制功能，根据数字信号所计算频率的偏差，然后通过调整RF的频偏，实现接收机的自动频率控制，有效减少接收机的频率偏移，提高接收机的接收灵敏度。

附图说明

图1是基于数字中频技术的数字接收机系统原理框图；

图2是现有采用全数字AGC的CDMA接收机系统的结构图；

图3是本实用新型基于特殊数字中频结构的数字接收机系统的结构原理图；

图4是本实用新型基于特殊数字中频结构的数字接收机系统的射频接收子系统的结构图；

图5是本实用新型基于特殊数字中频结构的数字接收机系统的数字下变频子系统的结构图；

图6是采用常规的抽取滤波器实现的框架图；

图7是本实用新型采用的抽取滤波器的实现框架图；

图8是本实用新型采用的抽取滤波器的数据处理原理图；

图9是本实用新型采用的抽取滤波器的具体实现图。

具体实施方式

下面结合实施例及附图对本实用新型作进一步详细的描述，但本实用新型的实施方式不限于此。

实施例

如图1所示，基于数字中频技术的数字接收机系统包括施主天线、射频接收子系统、数字中频处理子系统、基带信号处理子系统、后台处理子系统，所述射频接收子系统实现信号从RF到IF的转换处理；数字中频处理子系统实现模拟IF到数字基带I、Q的转换处理，基带数字信号处理子系统，完成同步和解调处理，后台处理实现通信接口以及接口电平的转换等。

如图2所示，采用全数字AGC的CDMA接收机系统包括中频解调单元和基带信号处理单元：所述的中频解调单元接收模拟的中频信号，输出数字基带信号，包括顺序连接的A/D变换器、正交解调器、数字下变频和成型滤波器、信号功率检测器、自动增益控制参数生成器和量化表；所述的信号功率检测器和自动增益控制参数生成器顺序连接；所述的信号功率检测器是测量成型滤波器输出的数字基带的功率采集信号的能量，所述的自动增益控制参数生成器向所述的量化表输出AGC参数，用于保证基带信号输出在一定的范围之内，所述的中频解调单元输出的数字基带信号由成型滤波器输出的数字基带的功率采集信号查询量化表后输出。

如图3所示，本实用新型基于特殊数字中频结构的数字接收机系统包括射频接收子系统、A/D转换器、数字基带信号处理子系统、时钟子系统、微芯片控制子系统及自动频率控制子系统、数字下变频子系统，所述射频接收子系统的输出端依次通过A/D转换器、数字下变频子系统与数字基带信号处理子系统的输入端连接、所述时钟子系统、微芯片控制子系统的输出端分别与射频接收子系统、A/D转换器、数字下变频子系统、数字基带信号处理子系统的输入端连接，所述自动频率控制子系统的输入端与数字基带信号处理子系统的输出端连接，所述自动频率控制子系统的输出端与射频接收子系统的输入端连接。

基于特殊数字中频结构的数字接收机系统的数字信号处理方法，包括以下步骤：

(1)射频接收子系统对接收的射频信号进行处理，将射频信号转变为模拟中频信号输出到A/D转换器；

(2)A/D转换器将接收的模拟中频信号进行模数转换处理，输出高速率的数字中频信号到数字下变频信号；

(3)数字下变频子系统对数字中频信号进行数字下变频处理，输出低速基带信号到基带信号处理子系统；

(4)基带信号处理子系统对接收的低速基带信号进行同步、信道解码、信道估计以及载波搜索处理。

所述时钟子系统为整个系统各个子系统和模块提供参考时钟信号，并负责数字接收机系统的时钟管理和分发，实现时钟的分频、倍频等处理；

所述微芯片控制子系统负责整个数字接收机系统的监测和控制，可以通过系统总线和接收机系统的各个子模块进行监控和告警处理。若某一子系统或是子模块出现工作异常，进行系统复位处理，和进行告警上报处理，微芯片控制子系统还整个系统的程序下载和更新，如FPGA、DSP程序的下载；

所述自动频率控制子系统主要实现整个接收机系统的自动频率校正，以调整接收机接收信号与输入信号的出现的频率偏差，需要根据所接收到的基带速据，计算频率的偏差，通过调节电压值来调整RF的偏差。AFC中，所选用的晶振的控制电压需要很稳定，抗干扰。否则会导致晶振的频率不稳定。

如图4所示，本实用新型基于特殊数字中频结构的数字接收机系统的射频接收子系统包括射频带通滤波器、模拟ATT、放大器、混频器、本振LO以及抗混迭带通滤波器，所述射频带通滤波器的依次通过、模拟ATT、放大器、混频器与抗混迭带通滤波器的输入端连接，所述本振LO的输出端与混频器的输入端连接。模拟中频信号频率范围限定在60MHz～200MHz，便于射频子系统和数字中频处理系统的设计和实现。虽然射频子系统的构成比较复杂，但这样的处理，使得输出带宽适中的宽带模拟中频信号，不需要超高速的采样，后续的A/D转换处理可以大大简化。

如图5所示，本实用新型基于特殊数字中频结构的数字接收机系统的数字下变频子系统包括A/D处理和AGC控制模块、特殊数字本振模块、混频处理模块、倍数可变抽取滤波模块、增益调节模块、直流本振抑制模块、载波功率统计模块，所述A/D处理和AGC控制模块的输出端依次通过混频处理模块、倍数可变抽取滤波模块、增益调节模块与直流本振抑制模块的输入端连接，所述特殊数字本振模块的输出端与混频处理模块的输入端连接，所述直流本振抑制模块的输出端与载波功率统计模块的输入端连接。

所述A/D处理和AGC控制模块包括AGC控制模块、A/D转换模块以及控制处理模块，所述AGC控制模块的输出端通过A/D转换模块与控制处理模块的输入端连接，所述控制处理模块的输出端与AGC控制模块的输入端连接。该AGC控制模块和控制处理模块组成反馈控制系统，AGC控制模块根据控制处理模块发出的决策和控制信号，根据A/D的特性，实现对输入信号的衰减以及放大处理，以起到保护A/D转换器的同时，提高A/D转换器的动态范围。控制处理模块完成输出给AGC控制模块的控制信号功能外，还必须具备如下一些功能：根据后续处理需求，将A/D转换后的数据转变为适合混频处理的并行或是串行数据。

所述混频处理模块，为了提高数据处理效率，常规上需要利用可编程逻辑器件中的专用硬件乘法器来实现，但根据特殊数字本振所提供的本振信号，该混频处理只需利用少量的LUT即可实现，而且，实现过程中只涉及到乘以1和-1处理，不需要为防止数据溢出而进行的位数扩展处理，节约了可编程逻辑器件的资源。

所述特殊数字本振模块为数字下变频器提供本振源，该特殊数字本振的特性如下：其频率对应为A/D采样率f_s的

，相位偏移为0。这样，该数字本振所形成的cos和sin信号对应为：

和

(其中n为整数)。由此可知：cos对应：10-1010-10……；sin对应010-1010-1……。显然，该本振信号无需利用可编程逻辑器件中的ROM表来实现，节约了可编程逻辑器件的ROM资源；该特殊本振的引入，也使得本下变频系统的实现架构将区别于以往的数字下变频器，同时，采用该特殊本振，也便于可编程逻辑器件的实现。

所述倍数可变抽取滤波模块包括抽取滤波系统、补偿滤波器及整形滤波器，所述抽取滤波系统通过补偿滤波器与整形滤波器连接。其中补偿滤波器可以选用CFIR滤波器、IIR滤波器或其它形式的滤波器。倍数可变抽取滤波模块根据基带信号处理要求，实现对输入中频信号可变倍数的抽取和滤波处理。抽取的倍数将根据系统要求、信号特性以及器件承受度等进行折中考虑和选定。如果抽取滤波器通带内衰减满足要求，可以旁路该补偿滤波器。最后整形滤波器主要目的是对整个信道进行整形滤波处理，可以采用时分复用可编程逻辑器件的资源来设计滤波器，提高资源的利用率。在实际系统设计中，为了降低系统时延以及减少可编程器件的资源利用，如果抽取滤波器通带内衰减满足要求，可以旁路补偿滤波器，也可以将抽取滤波器和补偿滤波器利用一个滤波器实现，也可以将补偿滤波器和整形滤波器利用一个滤波器来实现，也可以将倍数可变抽取滤波模块利用一个带补偿特性的抽取滤波器来实现。

所述增益调节模块实现对下变频系统增益的控制和调节，输出正确的信号，以充分利用A/D转换器的动态范围，该增益调节随算法处理流程不同，自动进行相应的增益控制。

所述直流本振模块抑制实现抵消下变频处理中，由于A/D转换器引入的直流信号以及算法截位处理等所引入的直流信号，提高系统性能。由于利用可编程逻辑器件实现数字下变频算法，需要在处理过程中，不断进行截位处理，而二进制补码在截位时，会使得负数变得更负，正数变得更正，导致输出的数据幅度不平衡，出现直流泄漏。所以，可以采用“对称舍入”算法来抑制直流泄漏，也可以采用直流滤波的方法实现对直流的抑制，还可以采用其他的方法来进行直流的抑制，如求取信号的均值，对信号进行补偿处理。

本实用新型中的数字下变频子系统，该系统数字下变频信号处理包括以下步骤：

(a)A/D处理和AGC控制模块中接收来自A/D转换器输出的数字中频信号，对该数字中频信号进行衰减以及放大处理从而保护A/D转换器，并将衰减以及放大处理后的数字中频信号输出到混频模块。

(b)A/D处理和AGC控制模块输出的数字中频信号与特殊数字本振模块提供的本振信号通过混频处理模块进行混频处理，输出基带信号；

(c)基带信号通过倍数可变抽取滤波模块，实现对基带信号的抽取滤波处理，滤波后的信号经过增益调节模块以及直流本振抑制处理模块，输出低速的基带信号。

如图6所示，常规的抽取滤波器通常需要两个抽取滤波器来实现抽取滤波处理，这样，非常浪费可编程逻辑器件的资源。传统的节约资源的方法，就是采用时分复用，但在此类设计中，采用时分复用，只有提高可编程逻辑器件的时钟频率，这样，对可编程逻辑器件的要求会比较高。

如图7所示，本实用新型提供的抽取滤波系统包括抽取滤波器，多路复用器(MUX)及分路器(DEMUX)，所述多路复用器(MUX)通过抽取滤波器与分路器(DEMUX)连接。其中抽取滤波器可采用FIR、IIR滤波器或其它形式的滤波器。

根据该系统，本实用新型提出了一种解决方法，根据混频后，I、Q信号的特性，优化滤波器结构，利用时分复用可编程逻辑资源的方式，只用一个抽取滤波器，即可实现对I、Q数据的抽取滤波处理。而且，该方法无需提高可编程逻辑器件的工作时钟频率，降低了对可编程逻辑器件的要求，在这里可以将I、Q数据进行如下分组：

第一组第二组第九组第十组

本实用新型对I、Q数据进行分组，分组的数目为10组，所述10组数据分别为：I路的DDC₀ 0和Q路的0 DDC₁形成第一组，I路的-DDC₂ 0和Q路的0-DDC₃形成第二组，I路的DDC₄ 0和Q路的DDC₅ 0形成第三组，I路的-DDC₆0和Q路的0-DDC₇形成第四组，I路的DDC₈ 0和Q路的0 DDC₉形成第五组，I路的-DDC₁₀ 0和Q路的0-DDC₁₁形成第六组，I路的DDC₁₂ 0和Q路的0 DDC₁₃形成第七组，I路的-DDC₁₄ 0和Q路的0-DDC₁₅形成第八组，I路的DDC₁₆ 0和Q路的0 DDC₁₇形成第九组，I路的-DDC₁₈ 0和Q路的0-DDC₁₉形成第十组。

利用多路选择该多路复用器(MUX)对输入的I、Q数据进行选通处理，实现数据的分组，只需使用同一个抽取滤波器，完成对I、Q数据的抽取和滤波处理，最后，利用DEMUX(分路器)进行滤波后I、Q数据的分离。

如图8所示，本实用新型可采用一个4倍抽取的20阶滤波系统对60MSPS速率的输入数据进行处理，第一次采样点A出现在滤波系统的如下阶次中：1、5、9、13、17；第二次采样点B出现在滤波系统的如下阶次中：2、6、10、14、18；第三次采样点C出现在滤波系统的如下阶次中：3、7、11、15、19；第四次D采样点出现在滤波系统的如下阶次中：4、8、12、16、20；第五次采样点出现在滤波系统的如下阶次中：1、5、9、13、17…由此可知，第五次采样点所出现的滤波系统的阶次与第一次采样点相同，第六次采样点所出现的滤波系统的阶次与第二次采样点相同，依次类推，这样，可以对20个滤波系统系数进行分组，分成四组，每组进行循环移位，简化设计。同时，滤波系统每次只需5次乘法处理，无需进行20次乘法处理，即可输出滤波后15MSPS速率的数据，节约了可编程逻辑器件中专用乘法器硬件资源的使用。乘法处理后的的累加运算，可以使用单独的流水线加法处理，但为了节约可编程逻辑器件的资源，该处累加运算可以采用时分累加处理方法，时分复用可编程逻辑资源。

如图9所示，本实用新型采用的抽取滤波器，该抽取滤波器的工作频率是15MHZ，由于采用4∶1的抽取处理，可知，采样点A以15MHZ的间隔出现在滤波器的阶数为：1 5 9 13 17(1对应滤波器的第1阶系数)，采样点B以15MHZ的间隔出现在在滤波器的阶数为：2 6 10 14 18，以此类推。虽然数据输入速率是60MSPS，但可编程逻辑器件输出数据频率是15MHz，所以，可编程逻辑器件工作在60MHz的频率下，就可以时分复用资源，实现对I、Q两路数据的抽取和滤波处理。

所述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受所述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。

Claims

1.基于特殊数字中频结构的数字接收机系统，包括射频接收子系统、A/D转换器、数字基带信号处理子系统、时钟子系统、微芯片控制子系统及自动频率控制子系统，其特征在于，还包括数字下变频子系统，所述射频接收子系统的输出端依次通过A/D转换器、数字下变频子系统与数字基带信号处理子系统的输入端连接、所述时钟子系统、微芯片控制子系统的输出端分别与射频接收子系统、A/D转换器、数字下变频子系统、数字基带信号处理子系统的输入端连接，所述自动频率控制子系统的输入端与数字基带信号处理子系统的输出端连接，所述自动频率控制子系统的输出端与射频接收子系统的输入端连接。

2.根据权利要求1所述的基于特殊数字中频结构的数字接收机系统，所述数字下变频子系统包括A/D处理和AGC控制模块、特殊数字本振模块、混频处理模块、倍数可变抽取滤波模块、增益调节模块、直流本振抑制模块、载波功率统计模块，所述A/D处理和AGC控制模块的输出端依次通过混频处理模块、倍数可变抽取滤波模块、增益调节模块与直流本振抑制模块的输入端连接，所述特殊数字本振模块的输出端与混频处理模块的输入端连接，所述直流本振抑制模块的输出端与载波功率统计模块的输入端连接。

3.根据权利要求2所述的基于特殊数字中频结构的数字接收机系统，其特征在于，所述A/D处理和AGC控制模块包括AGC控制模块、A/D处理模块以及控制处理模块，所述AGC控制模块的输出端通过A/D处理模块与控制处理模块的输入端连接，所述控制处理模块的输出端与AGC控制模块的输入端连接；所述倍数可变抽取滤波模块包括抽取滤波系统、补偿滤波器及整形滤波器，所述抽取滤波器通过补偿滤波器与整形滤波器连接。

4.根据权利要求3所述的基于特殊数字中频结构的数字接收机系统，其特征在于，所述抽取滤波系统包括抽取滤波器，多路复用器及分路器，所述多路复用器通过抽取滤波器与分路器连接，所述补偿滤波器是CFIR滤波器或IIR滤波器。

5.根据权利要求4所述的基于特殊数字中频结构的数字接收机系统，其特征在于，所述抽取滤波器是FIR或IIR滤波器。

6.根据权利要求1所述的基于特殊数字中频结构的数字接收机系统，所述射频接收子系统包括射频带通滤波器、模拟ATT、放大器、混频器、本振LO以及抗混迭带通滤波器，所述射频带通滤波器的依次通过、模拟ATT、放大器、混频器与抗混迭带通滤波器的输入端连接，所述本振LO的输出端与混频器的输入端连接。

7.根据权利要求1或权利要求2所述的基于特殊数字中频结构的数字接收机系统，所述数字下变频子系统用CPLD、FPGA、DSP和ASIC芯片中任意一种实现。