CN107147379B - 基于fpga的边沿检测方法、系统及时钟数据恢复电路 - Google Patents
基于fpga的边沿检测方法、系统及时钟数据恢复电路 Download PDFInfo
- Publication number
- CN107147379B CN107147379B CN201710284086.9A CN201710284086A CN107147379B CN 107147379 B CN107147379 B CN 107147379B CN 201710284086 A CN201710284086 A CN 201710284086A CN 107147379 B CN107147379 B CN 107147379B
- Authority
- CN
- China
- Prior art keywords
- edge pulse
- data signal
- rising edge
- falling edge
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000003708 edge detection Methods 0.000 title claims abstract description 35
- 238000011084 recovery Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims abstract description 19
- 230000000630 rising effect Effects 0.000 claims abstract description 117
- 238000012545 processing Methods 0.000 claims abstract description 23
- 238000005070 sampling Methods 0.000 claims abstract description 12
- 230000003111 delayed effect Effects 0.000 claims description 24
- 230000007704 transition Effects 0.000 claims description 8
- 238000004891 communication Methods 0.000 abstract description 3
- 230000002159 abnormal effect Effects 0.000 description 9
- 230000008859 change Effects 0.000 description 3
- 238000001914 filtration Methods 0.000 description 3
- 230000009191 jumping Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 241001504505 Troglodytes troglodytes Species 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本发明公开了一种基于FPGA的边沿检测方法、系统及时钟数据恢复电路，涉及通信技术领域。本方法包括以下步骤：使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，上升沿脉冲信号包括若干个上升沿脉冲，下降沿脉冲信号包括若干个下降沿脉冲；分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M；当M‑N大于设定的阈值时，判定上升沿脉冲为有效的上升沿脉冲，当N‑M大于阈值时，判定下降沿脉冲为有效的下降沿脉冲。本发明能检测出有效的上升沿脉冲和下降沿脉冲，提高数据信号采样的准确性和可靠性。
Description
本发明涉及通信技术领域，具体是涉及一种边沿检测方法、系统及时钟数据恢复电路。
背景技术
随着通信技术和电信号处理技术的发展，串行数据通信在电信、光收发器、数据存储局域网以及无线产品中的应用日益广泛，传输速率也越来越快。在串行数据通信中，为了节省开销，一般只传送数据信号而不传送与数据信号同步的时钟信号，即在发送端，将时钟嵌入到数据中，在接收端，使用时钟数据恢复(Clock and Data Recovery，CDR)电路从接收的数据中提取时钟，继而利用该时钟对数据进行“重定时”来消除传输过程中积累的抖动。基于锁相环(phase locked loop，PLL)的CDR电路可以实现本地参考时钟与数据之间的相位跟踪和同步，但是对于突发信号来说，锁相环不能满足快速同步的要求，大的相位变化就能引起失锁，锁定时间通常很长，无法快速捕捉接收的数据的相位变化。
基于盲过采样结构的CDR电路用于突发模式接收电路的时钟数据恢复，可以对数据的相位变化实现快速捕捉。目前，CDR电路的发展趋势之一是数字化，对越来越多模块进行数字化可以增加CDR电路的可靠性、可移植性，以及减小芯片面积，提高电路的集成度。其中，现场可编程门阵列(Field Programmable Gate Array，FPGA)由于其可编程性、低成本、设计周期短以及越来越大的容量和速度等优点被用于实现时钟恢复电路，边沿检测模块是采用FPGA进行数字化CDR电路的关键模块之一，边沿检测模块如何准确、迅速地检测出正常跳变沿，过滤掉干扰引入的异常跳变沿，为数据采样提供可靠的同步时钟是急需解决的问题。
发明内容
针对现有技术中存在的缺陷，本发明的主要目的在于提供一种边沿检测方法，本发明的另一目的在于提供一种边沿检测系统及时钟数据恢复电路，能够过滤掉干扰引入的异常跳变沿，检测出有效的上升沿脉冲和有效的下降沿脉冲，提高数据信号采样的准确性和可靠性。
本发明提供一种基于FPGA的边沿检测方法，包括以下步骤：
使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，所述上升沿脉冲信号包括若干个上升沿脉冲，所述下降沿脉冲信号包括若干个下降沿脉冲；
分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M；
当M-N大于设定的阈值时，判定所述上升沿脉冲为有效的上升沿脉冲，当N-M大于所述阈值时，判定所述下降沿脉冲为有效的下降沿脉冲。
在上述技术方案的基础上，使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号包括：
使用本地参考时钟对接收的数据信号进行过采样和延时处理，得到数据信号的第一延时数据信号和第二延时数据信号，其中，所述第一延时数据信号的延时为nt，其中，n为正整数，t为本地参考时钟的周期，所述第二延时数据信号的延时为(n+1)t；
将所述第一延时数据信号和第二延时数据信号的反相信号相与后得到所述上升沿脉冲信号；
将所述第二延时数据信号和第一延时数据信号的反相信号相与后得到所述下降沿脉冲信号。
在上述技术方案的基础上，使用上升沿计数器和下降沿计数器分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M。
在上述技术方案的基础上，对于接收的所述上升沿脉冲信号中的每一个上升沿脉冲，所述上升沿计数器进行清零并统计该上升沿脉冲高电平持续的本地参考时钟周期总数N；
对于接收的所述下降沿脉冲信号中的每一个下降沿脉冲，所述下降沿计数器进行清零并统计每一个下降沿脉冲低电平持续的本地参考时钟周期总数M。
在上述技术方案的基础上，所述边沿检测方法还包括：
使用有效的上升沿脉冲生成有效的上升沿脉冲信号，以及使用所述有效的下降沿脉冲生成有效的下降沿脉冲信号。
本发明还提供一种基于FPGA的边沿检测系统，所述边沿检测系统包括：
采样模块，其用于使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，所述上升沿脉冲信号包括若干个上升沿脉冲，所述下降沿脉冲信号包括若干个下降沿脉冲；
计数模块，其用于分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M；
判断模块，其用于当M-N大于设定的阈值时，判定所述上升沿脉冲为有效的上升沿脉冲，当N-M大于设定的阈值时，判定所述下降沿脉冲为有效的下降沿脉冲。
在上述技术方案的基础上，采样模块包括：
过采样和延时单元，其用于使用本地参考时钟对接收的数据信号进行过采样和延时处理，得到数据信号的第一延时数据信号和第二延时数据信号，其中，所述第一延时数据信号的延时为nt，其中，n为正整数，t为本地参考时钟的周期，所述第二延时数据信号的延时为(n+1)t；
跳变沿检测单元，其用于将所述第一延时数据信号和第二延时数据信号的反相信号相与后得到所述上升沿脉冲信号；将所述第二延时数据信号和第一延时数据信号的反相信号相与后得到所述下降沿脉冲信号。
在上述技术方案的基础上，所述计数模块包括：
上升沿计数器，其用于统计每一个上升沿脉冲之后的本地参考时钟周期个数N；
下降沿计数器，其用于统计每一个下降沿脉冲之后的本地参考时钟周期个数M。
在上述技术方案的基础上，判断模块还用于使用有效的上升沿脉冲生成有效的上升沿脉冲信号，以及使用所述有效的下降沿脉冲生成有效的下降沿脉冲信号。
本发明还提供一种基于FPGA的时钟数据恢复电路，所述时钟数据恢复电路使用上述边沿检测系统获取数据信号中的有效的上升沿脉冲和有效的下降沿脉冲。
与现有技术相比，本发明的优点如下：
(1)能够过滤掉干扰引入的异常跳变沿，检测出有效的上升沿脉冲和有效的下降沿脉冲，避免本地恢复时钟的计数器错误地清零，从而带来不必要的抖动及数据恢复出错，提高数据信号采样的准确性和可靠性。
(2)基于过采样原理及FPGA器件，可以快速捕捉数据信号的相位变化，适用于突发模式接收电路的时钟数据恢复。
(3)基于本地参考时钟周期个数的差值判定有效的上升沿脉冲和有效的下降沿脉冲，本地参考时钟周期个数的差值可以根据具体情况灵活调整，以满足不同情况下异常跳变沿的过滤要求，适应范围广。
附图说明
图1是本发明实施例基于FPGA的边沿检测方法流程图；
图2是本发明实施例基于FPGA的边沿检测系统示意图；
图3是本发明实施例基于FPGA的时钟数据恢复电路示意图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步的详细描述。
参见图1所示，本发明实施例提供一种基于FPGA的边沿检测方法，包括以下步骤：
S1.使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，上升沿脉冲信号包括若干个上升沿脉冲，下降沿脉冲信号包括若干个下降沿脉冲。
跳变沿脉冲包括上升沿脉冲和下降沿脉冲。上升沿脉冲包括有效的上升沿脉冲和干扰引入的异常上升沿脉冲，下降沿脉冲包括有效的下降沿脉冲和干扰引入的异常下降沿脉冲，有效的上升沿脉冲和有效的下降沿脉冲分别对应于数据信号中有效的上升沿和有效的下降沿。
步骤S1具体包括：
S1.1使用本地参考时钟对接收的数据信号进行过采样和延时处理，得到数据信号的第一延时数据信号和第二延时数据信号，其中，第一延时数据信号的延时为nt，其中，n为正整数，t为本地参考时钟的周期，第二延时数据信号的延时为(n+1)t。
具体的，可以利用FPGA内部产生的高频时钟作为本地参考时钟A*f，其中，f为数据信号的频率，
A为正整数，即本地参考时钟频率为数据信号频率的A倍，A决定本地参考时钟的相位精度，通常A≥8。使用本地参考时钟对接收的数据信号进行过采样和延时处理后，得到的第一延时数据信号和第二延时数据信号均与接收的数据信号同步。例如，使用至少8倍频的本地参考时钟对接收的数据信号进行过采样，可以设置n＝2，即第一延时数据信号相对于数据信号延时2个本地参考时钟周期，第二延时数据信号相对于数据信号延时3个本地参考时钟周期。基于过采样原理及FPGA器件，可以快速捕捉数据信号的相位变化，适用于突发模式接收电路的时钟数据恢复。
S1.2将第一延时数据信号和第二延时数据信号的反相信号相与后得到上升沿脉冲信号，将第二延时数据信号和第一延时数据信号的反相信号相与后得到下降沿脉冲信号。
S2.分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M。
具体的，使用上升沿计数器和下降沿计数器分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M。例如，上升沿计数器和下降沿计数器均可以为一个普通的位宽为3的计数器，上升沿计数器和下降沿计数器的计数达到最大值8时就保持不变，上升沿计数器接收到新的上升沿脉冲时，上升沿计数器清零，下降沿计数器接收到新的下降沿脉冲时，下降沿计数器清零。
对于接收的上升沿脉冲信号中的每一个上升沿脉冲，上升沿计数器进行清零并统计该上升沿脉冲高电平持续的本地参考时钟周期总数N。对于接收的下降沿脉冲信号中的每一个下降沿脉冲，下降沿计数器进行清零并统计每一个下降沿脉冲低电平持续的本地参考时钟周期总数M。
S3.当M-N大于设定的阈值时，判定上升沿脉冲为有效的上升沿脉冲，当N-M大于设定的阈值时，判定下降沿脉冲为有效的下降沿脉冲。
通常情况下，异常跳变沿(即毛刺)持续的时间很短，如果某个跳变沿脉冲持续时间比较长，且超过设定的阈值，就认为该跳变沿脉冲是有效的跳变沿脉冲，而不是毛刺。如果要调整毛刺过滤条件，可以调整上述M和N的取值。
在上述步骤S2和S3中，上升沿计数器和下降沿计数器分别对接收的每一个上升沿脉冲和每一个下降沿脉冲进行实时统计，例如，当接收到一个下降沿脉冲时，下降沿计数器进行清零并开始统计本地参考时钟周期总数M，同时，当接收到一个上升沿脉冲时，上升沿计数器进行清零并开始统计该上升沿脉冲高电平持续的本地参考时钟周期个数N大于2，设定的阈值可以设为本地参考时钟周期的整数倍m＝3。当M大于6，N大于2时，M-N大于设定的阈值(此时M-N＝6-2＝4)，即低电平持续的时间大于3个本地参考时钟周期，判定上升沿脉冲为有效的上升沿脉冲，而不是在低电平持续期间产生的一个毛刺。同理，上升沿计数器统计的本地参考时钟周期个数N大于6，同时，下降沿计数器统计的本地参考时钟周期总数M大于2，N-M大于设定的阈值m＝3时，判定下降沿脉冲为有效的下降沿脉冲，而不是在高电平持续期间产生的一个毛刺。有效的上升沿脉冲和有效的下降沿脉冲分别对应于数据信号的有效的上升沿和有效的下降沿。
基于本地参考时钟周期个数的差值判定有效的上升沿脉冲和有效的下降沿脉冲，本地参考时钟周期个数的差值可以根据具体情况灵活调整，以满足不同情况下异常跳变沿的过滤要求，适应范围广。
本发明实施例基于FPGA的边沿检测方法能够过滤掉干扰引入的异常跳变沿，提供有效的上升沿脉冲和有效的下降沿脉冲，避免本地恢复时钟的计数器错误地清零，从而带来不必要的抖动及数据恢复出错，提高数据采样的准确性和可靠性。
本发明实施例基于FPGA的边沿检测方法还可以包括：
S4.使用有效的上升沿脉冲生成有效的上升沿脉冲信号，以及使用有效的下降沿脉冲生成有效的下降沿脉冲信号。
参见图2所示，本发明实施例提供一种基于FPGA的边沿检测系统，边沿检测系统包括采样模块、计数模块和判断模块。
采样模块用于使用本地参考时钟对接收的数据信号data_rx_in进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号FP_pos和下降沿脉冲信号FP_neg，上升沿脉冲信号FP_pos包括若干个上升沿脉冲，下降沿脉冲信号FP_neg包括若干个下降沿脉冲。
采样模块包括过采样和延时单元以及跳变沿检测单元。
过采样和延时单元用于使用本地参考时钟对接收的数据信号进行过采样和延时处理，得到数据信号的第一延时数据信号和第二延时数据信号，其中，第一延时数据信号的延时为nt，其中，n为正整数，t为本地参考时钟的周期，第二延时数据信号的延时为(n+1)t。
跳变沿检测单元用于将第一延时数据信号和第二延时数据信号的反相信号相与后得到上升沿脉冲信号FP_pos；将第二延时数据信号和第一延时数据信号的反相信号相与后得到下降沿脉冲信号FP_neg。
计数模块用于分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M。
计数模块包括上升沿计数器和下降沿计数器，上升沿计数器用于统计每一个上升沿脉冲之后的本地参考时钟周期个数N，下降沿计数器用于统计每一个下降沿脉冲之后的本地参考时钟周期个数M。
判断模块用于当M-N大于设定的阈值时，判定上升沿脉冲为有效的上升沿脉冲，当N-M大于设定的阈值时，判定下降沿脉冲为有效的下降沿脉冲。
判断模块还用于使用有效的上升沿脉冲生成有效的上升沿脉冲信号FP_pos_valid，以及使用有效的下降沿脉冲生成有效的下降沿脉冲信号FP_neg_valid。
基于FPGA的边沿检测系统的可编程性好，可靠性和可移植性高，设计周期短，容量大和速度快，而且面积减小，电路的集成度高，成本低。
参见图3所示，本发明实施例提供一种基于FPGA的时钟数据恢复电路，时钟数据恢复电路使用上述边沿检测系统获取接收的数据信号data_rx_in中的有效的上升沿脉冲和有效的下降沿脉冲。
时钟数据恢复电路基于FPGA，时钟数据恢复电路还包括参考时钟和写使能生成模块、时延补偿模块和缓存模块。
参考时钟和写使能生成模块用于接收本地参考时钟clk_ref，并使用上述边沿检测系统获取的数据信号data_rx_in中的有效的上升沿脉冲和有效的下降沿脉冲为清零信号生成一个模8计数器(CNT)，根据模8计数器的值生成参考接收时钟clk_rx_ref和写使能信号wren，参考接收时钟发送到外部的锁相器(PLL)进行平滑处理。
时延补偿模块用于使用本地参考时钟clk_ref对接收的数据信号data_rx_in进行延时，便于在写使能信号wren有效时，延时后的数据信号data_rx_in可以正确地写入缓存模块(FIFO)。
使用经过外部的锁相器(PLL)平滑后的参考接收时钟clk_rx从缓存模块(FIFO)中读出接收的数据信号data_25m_rx。
本发明不局限于上述实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
Claims (8)
1.一种基于FPGA的边沿检测方法，其特征在于，包括以下步骤：
使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，所述上升沿脉冲信号包括若干个上升沿脉冲，所述下降沿脉冲信号包括若干个下降沿脉冲；
分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M；
当M-N大于设定的阈值时，判定所述上升沿脉冲为有效的上升沿脉冲，当N-M大于所述阈值时，判定所述下降沿脉冲为有效的下降沿脉冲；
使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号包括：
使用本地参考时钟对接收的数据信号进行过采样和延时处理，得到数据信号的第一延时数据信号和第二延时数据信号，其中，所述第一延时数据信号的延时为nt，其中，n为正整数，t为本地参考时钟的周期，所述第二延时数据信号的延时为(n+1)t；
将所述第一延时数据信号和第二延时数据信号的反相信号相与后得到所述上升沿脉冲信号；
将所述第二延时数据信号和第一延时数据信号的反相信号相与后得到所述下降沿脉冲信号。
2.如权利要求1所述的基于FPGA的边沿检测方法，其特征在于：使用上升沿计数器和下降沿计数器分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M。
3.如权利要求2所述的基于FPGA的边沿检测方法，其特征在于：对于接收的所述上升沿脉冲信号中的每一个上升沿脉冲，所述上升沿计数器进行清零并统计该上升沿脉冲高电平持续的本地参考时钟周期总数N；
对于接收的所述下降沿脉冲信号中的每一个下降沿脉冲，所述下降沿计数器进行清零并统计每一个下降沿脉冲低电平持续的本地参考时钟周期总数M。
4.如权利要求1至3任一项所述的基于FPGA的边沿检测方法，其特征在于，所述边沿检测方法还包括：
使用有效的上升沿脉冲生成有效的上升沿脉冲信号，以及使用所述有效的下降沿脉冲生成有效的下降沿脉冲信号。
5.一种基于FPGA的边沿检测系统，其特征在于，所述边沿检测系统包括：
采样模块，其用于使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，所述上升沿脉冲信号包括若干个上升沿脉冲，所述下降沿脉冲信号包括若干个下降沿脉冲；
计数模块，其用于分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M；
判断模块，其用于当M-N大于设定的阈值时，判定所述上升沿脉冲为有效的上升沿脉冲，当N-M大于设定的阈值时，判定所述下降沿脉冲为有效的下降沿脉冲；
采样模块包括：
过采样和延时单元，其用于使用本地参考时钟对接收的数据信号进行过采样和延时处理，得到数据信号的第一延时数据信号和第二延时数据信号，其中，所述第一延时数据信号的延时为nt，其中，n为正整数，t为本地参考时钟的周期，所述第二延时数据信号的延时为(n+1)t；
跳变沿检测单元，其用于将所述第一延时数据信号和第二延时数据信号的反相信号相与后得到所述上升沿脉冲信号；将所述第二延时数据信号和第一延时数据信号的反相信号相与后得到所述下降沿脉冲信号。
6.如权利要求5所述的基于FPGA的边沿检测系统，其特征在于：所述计数模块包括：
上升沿计数器，其用于统计每一个上升沿脉冲之后的本地参考时钟周期个数N；
下降沿计数器，其用于统计每一个下降沿脉冲之后的本地参考时钟周期个数M。
7.如权利要求5所述的基于FPGA的边沿检测系统，其特征在于：判断模块还用于使用有效的上升沿脉冲生成有效的上升沿脉冲信号，以及使用所述有效的下降沿脉冲生成有效的下降沿脉冲信号。
8.一种基于FPGA的时钟数据恢复电路，其特征在于：所述时钟数据恢复电路使用如权利要求5至7任一项所述的边沿检测系统获取数据信号中的有效的上升沿脉冲和有效的下降沿脉冲。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710284086.9A CN107147379B (zh) | 2017-04-26 | 2017-04-26 | 基于fpga的边沿检测方法、系统及时钟数据恢复电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710284086.9A CN107147379B (zh) | 2017-04-26 | 2017-04-26 | 基于fpga的边沿检测方法、系统及时钟数据恢复电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107147379A CN107147379A (zh) | 2017-09-08 |
| CN107147379B true CN107147379B (zh) | 2020-08-04 |
Family
ID=59774975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710284086.9A Active CN107147379B (zh) | 2017-04-26 | 2017-04-26 | 基于fpga的边沿检测方法、系统及时钟数据恢复电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107147379B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4175215A1 (en) * | 2021-10-29 | 2023-05-03 | STMicroelectronics S.r.l. | Clock recovery circuit, corresponding device and method |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107769756B (zh) * | 2017-10-26 | 2022-01-21 | 广州视源电子科技股份有限公司 | 窄脉冲过滤的控制方法及装置、存储设备和过滤设备 |
| US10135604B1 (en) * | 2017-11-10 | 2018-11-20 | Huawei Technologies Co., Ltd. | Receiver recovering a signal clock from a received data signal, and a clock recovery method implemented in the receiver |
| KR102502236B1 (ko) * | 2017-11-20 | 2023-02-21 | 삼성전자주식회사 | 클락 데이터 복구 회로, 이를 포함하는 장치 및 클락 데이터 복구 방법 |
| CN107977328B (zh) * | 2017-12-20 | 2019-12-10 | 天津瑞发科半导体技术有限公司 | 一种onfi接口双时钟沿采样装置 |
| CN113676162B (zh) * | 2018-03-26 | 2024-02-23 | 南京矽力微电子技术有限公司 | 脉冲信号电平的计算方法和计算电路 |
| CN109101691B (zh) * | 2018-07-13 | 2023-04-07 | 山东华芯半导体有限公司 | 一种双倍速率数据传输接口的数据采样方法 |
| CN110672899B (zh) * | 2019-12-05 | 2020-03-24 | 深圳市鼎阳科技股份有限公司 | 一种用于数字示波器的眼图重构方法及存储介质 |
| CN112953669B (zh) * | 2019-12-11 | 2022-04-29 | 烽火通信科技股份有限公司 | 一种提高时间戳精度的方法及系统 |
| CN111693785B (zh) * | 2020-05-14 | 2021-05-07 | 湖南毂梁微电子有限公司 | 一种数字脉冲信号宽度测量电路及测量方法 |
| CN113517975B (zh) * | 2021-09-13 | 2021-12-07 | 天津飞旋科技股份有限公司 | 载波同步控制方法、系统、变流器设备及可读存储介质 |
| CN113886315B (zh) * | 2021-09-23 | 2024-05-03 | 珠海一微半导体股份有限公司 | 一种时钟数据恢复系统、芯片及时钟数据恢复方法 |
| CN115499010B (zh) * | 2022-09-29 | 2024-08-30 | 湖南恩智测控技术有限公司 | Sar型adc的采样方法及其sar型adc |
| CN116846530B (zh) * | 2023-06-29 | 2024-03-19 | 北京邮电大学 | 基于全网时钟频率同步的光交换网络、数据发送及接收方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106443203A (zh) * | 2016-11-15 | 2017-02-22 | 中国电子科技集团公司第四十研究所 | 一种脉冲信号检测系统及方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010045217A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 데이터 검출기 |
| JP2011199720A (ja) * | 2010-03-23 | 2011-10-06 | Renesas Electronics Corp | クロックデータリカバリ回路および送受信半導体集積回路 |
| CN105182314B (zh) * | 2015-08-12 | 2017-09-05 | 中国电子科技集团公司第十四研究所 | 数字阵列雷达dbf系统基准定时产生模块及方法 |
-
2017
- 2017-04-26 CN CN201710284086.9A patent/CN107147379B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106443203A (zh) * | 2016-11-15 | 2017-02-22 | 中国电子科技集团公司第四十研究所 | 一种脉冲信号检测系统及方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4175215A1 (en) * | 2021-10-29 | 2023-05-03 | STMicroelectronics S.r.l. | Clock recovery circuit, corresponding device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107147379A (zh) | 2017-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107147379B (zh) | 基于fpga的边沿检测方法、系统及时钟数据恢复电路 | |
| TWI519119B (zh) | 時脈資料回復電路與方法 | |
| US8934591B2 (en) | Clock and data recovery circuit and parallel output circuit | |
| US8023602B2 (en) | Serial data communication apparatus and methods of using a single line | |
| US8386828B1 (en) | Circuit for estimating latency through a FIFO buffer | |
| US9147463B1 (en) | Method and apparatus for data capture in DDR memory interface | |
| JP5153766B2 (ja) | データ受信回路それを利用した試験装置 | |
| JP2012142889A (ja) | 通信回路及びサンプリング調整方法 | |
| CN103475362A (zh) | 基于过采样的无需时钟恢复的数据恢复电路 | |
| JP2010164555A (ja) | 無線測距システム、及び、無線端末 | |
| US7936855B2 (en) | Oversampling data recovery circuit and method for a receiver | |
| US20110068836A1 (en) | Spread-spectrum clock acquisition and tracking | |
| US10236897B1 (en) | Loss of lock detector | |
| CN104518755A (zh) | 数字电路噪声滤波器及数字滤波方法 | |
| US11411565B2 (en) | Clock and data recovery circuit | |
| US6990615B2 (en) | Data processing device | |
| US9091711B1 (en) | Wide-range fast-lock frequency acquisition for clock and data recovery | |
| CN103036671B (zh) | 全数字解调中无时钟提取的位同步系统 | |
| US6928569B2 (en) | Automatic output delay timing adjustment for programmable glitch filter | |
| TWI226774B (en) | Clock and data recovery circuit | |
| US8054927B2 (en) | Synchronous circuit and method for receiving data | |
| US8275085B2 (en) | Apparatus and method for recovering data | |
| KR101515360B1 (ko) | 저 레이턴시 직렬 상호 접속 아키텍처에서의 피드백 루프의 제공 | |
| CN113676163B (zh) | 消除毛刺的电路 | |
| US20100085239A1 (en) | Device and method for detecting a target using a high speed sampling device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |