JP5896602B2 - 通信回路及びサンプリング調整方法 - Google Patents

Description

本発明は、調歩同期方式によるシリアル通信を行う通信回路及びサンプリング調整方法に関する。

調歩同期方式によるシリアル信号をパラレル信号に変換し、また、逆方向の変換を行うための集積回路としてＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）等の通信回路がある。

図５は従来の通信回路の一例のブロック構成図を示す。同図中、端子１には図６（Ａ）に示す通信データが入力され、この通信データは受信データサンプリング回路２に供給される。受信データサンプリング回路２は通信データに含まれるスタートビットを検出して図６（Ｂ）に示すサンプリングクロックを生成し、サンプリングクロックのハイレベル期間に通信データをサンプリングすることで、図６（Ｃ）に示す受信データを得る。受信データは受信データ格納レジスタ３に供給され、通信制御回路４からの制御により受信データ格納レジスタ３に格納される。

ところで、１シンボル期間毎に３つずつ取り込まれたデータから多数決判定法を用いて各１シンボルの符号判定を行う技術が知られている（例えば特許文献１参照）。

特開平１１−３４１０８９号公報

従来の通信回路ではサンプリングクロックのタイミングが固定であり、例えばスタートビットの検出タイミングがずれた等の影響でサンプリングクロックのタイミングが受信データのタイミングからずれた場合、受信データを正常に受信できないおそれがあるという問題があった。

本発明は上記の点に鑑みてなされたもので、サンプリングクロックのタイミングを受信データのタイミングに合わせる通信回路及びサンプリング調整方法を提供することを目的とする。

本発明の一実施態様による通信回路は、
調歩同期方式によるシリアル信号を受信する通信回路において、
入力される通信データのビットレートに対し４以上の整数であるｍ倍の周波数であり、前記通信データの１ビット周期に前記ｍより小さい奇数であるｎパルス連続するサンプリングクロックを用いて前記通信データのサンプリングを行うサンプリング回路（１２）と、
前記通信データの１ビット周期にサンプリングされたｎ個の受信データの多数決により多数と判定された値の受信データを出力する多数決回路（１４）と、
前記ｎ個の受信データのうち先頭近傍のデータが他の中央近傍のデータ及び最後尾近傍のデータと異なっているとき前記サンプリングクロックを所定量だけ遅らせ、前記ｎ個の受信データのうち前記最後尾近傍のデータが他の前記先頭近傍のデータ及び前記中央近傍のデータと異なっているとき前記サンプリングクロックを所定量だけ進めるサンプリングクロック調整手段（２４，３４，３５）と、を有し、
前記多数決回路（１４）は、前記ｎ個の受信データのうち前記中央近傍のデータが他の前記先頭近傍のデータ及び前記最後尾近傍のデータと異なっているときノイズ判定信号を生成するノイズ判定部（３６）を有する。

好ましくは、前記サンプリングクロックを所定量だけ遅らせた回数又は前記サンプリングクロックを所定量だけ進めた回数をカウントするカウンタ（２５，２６）を
有する。

好ましくは、前記サンプリングクロックを所定量だけ遅らせた回数又は前記サンプリングクロックを所定量だけ進めた回数が所定値以上のとき補正フラグが設定されるレジスタ（２８）を有する。

好ましくは、前記多数決回路（１４）が出力する受信データを格納する受信データ格納手段（１５）を有し、
前記サンプリングクロック調整手段（２４，３４，３５）で前記サンプリングクロックを所定量だけ遅らせた場合又は前記サンプリングクロックを所定量だけ進めた場合に前記受信データ格納手段への受信データの格納を停止する。

好ましくは、前記多数決回路（１４）が出力する受信データを格納する受信データ格納手段（１５）を有し、
前記サンプリングクロックを所定量だけ遅らせた受信データ又は前記サンプリングクロックを所定量だけ進めた受信データの前記受信データ格納手段におけるビット位置を示すフラグが設定されるレジスタ（２８）を有する。

好ましくは、前記サンプリング回路における前記ｍと前記ｎの少なくとも一方を変更可能とした。

本発明の一実施態様によるサンプリング調整方法は、
調歩同期方式によるシリアル信号を受信する通信回路のサンプリング調整方法であって、
入力される通信データのビットレートに対し４以上の整数であるｍ倍の周波数であり、前記通信データの１ビット周期に前記ｍより小さい奇数であるｎパルス連続するサンプリングクロックを用いて前記通信データのサンプリングを行い、
前記通信データの１ビット周期にサンプリングされたｎ個の受信データの多数決により多数と判定された値の受信データを出力し、
前記ｎ個の受信データのうち先頭近傍のデータが他の中央近傍のデータ及び最後尾近傍のデータと異なっているとき前記サンプリングクロックを所定量だけ遅らせ、前記ｎ個の受信データのうち前記最後尾近傍のデータが他の前記先頭近傍のデータ及び前記中央近傍のデータと異なっているとき前記サンプリングクロックを所定量だけ進め、
前記ｎ個の受信データのうち前記中央近傍のデータが他の前記先頭近傍のデータ及び前記最後尾近傍のデータと異なっているときノイズ判定信号を生成する。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、サンプリングクロックのタイミングを受信データのタイミングに合わせることができる。

本発明の通信回路の一実施形態の概略ブロック図である。 本発明の通信回路の一実施形態の詳細ブロック図である。 本発明におけるサンプリングを説明するための図である。 本発明におけるサンプリングを説明するための図である。 従来の通信回路の一例のブロック構成図である。 従来におけるサンプリングを説明するための図である。

以下、図面に基づいて本発明の実施形態について説明する。

＜通信回路のブロック構成図＞
図１及び図２は本発明の通信回路の一実施形態の概略ブロック図及び詳細ブロック図それぞれを示す。本発明の通信回路は調歩同期方式によるシリアル通信の受信を行う回路である。

図１において、本発明の通信回路は受信データサンプリング回路１２と通信制御回路１３と多数決回路１４と受信データ格納レジスタ１５を有している。端子１１には伝送路から通信データが入力され、この通信データは受信データサンプリング回路１２と通信制御回路１３に供給される。

通信制御回路１３は通信データに含まれるスタートビットを検出して通信データのサンプリングを行うためのサンプリングクロックを生成する。サンプリングクロックは通信データのビットレート（周波数）のｍ（ｍは４以上の整数）倍の周波数であり、通信データの１ビット期間に連続するｎパルス（ｎはｍより小さい奇数）である。以降の説明では、例えばｍ＝４，ｎ＝３として説明する。つまり、サンプリングクロックは通信データの１ビット期間に３パルス（クロック）である。

受信データサンプリング回路１２は上記通信データの１ビット期間に３パルスのサンプリングクロックを用いて通信データのサンプリングを行い、得られた受信データを多数決回路１４に供給する。

多数決回路１４は１ビット期間にサンプリングされた第１、第２、第３の受信データの多数決判定を行い、多数と判定された値の受信データを受信データ格納レジスタ１５に供給する。また、多数決回路１４は第１、第２、第３の受信データのうち第１の受信データの値が他の第２、第３の受信データの値と異なるときにプラス補正要求信号を生成し、第１、第２、第３の受信データのうち第３の受信データの値が他の第１、第２の受信データの値と異なるときにマイナス補正要求信号を生成し、第１、第２、第３の受信データのうち第２の受信データの値が他の第１、第３の受信データの値と異なるときにノイズ判定信号を生成し、これらの信号を通信制御回路１３に供給する。

なお、１ビット期間に７回のサンプリングを行う場合には、第１〜第７の受信データのうち第１及び第２の受信データの少なくとも一方の値が他の受信データ（第３〜第７の受信データ）の値と異なるときにプラス補正要求信号を生成し、第１〜第７の受信データのうち第６及び第７の受信データの少なくとも一方の値が他の受信データの値と異なるときにマイナス補正要求信号を生成し、第１〜第７の受信データのうち第３及び第４及び第５の受信データの少なくとも一方の値が他の受信データの値と異なるときにノイズ判定信号を生成する。

通信制御回路１３は上記のプラス補正要求信号、ノイズ判定信号、マイナス補正要求信号それぞれをカウントすると共に、プラス補正要求信号が供給されたときは通信データの１ビット期間に３パルスのサンプリングクロックの出力タイミングを例えば１サンプリングクロック周期だけ遅らせ、マイナス補正要求信号が供給されたときは通信データの１ビット期間に３パルスのサンプリングクロックの出力タイミングを例えば１サンプリングクロック周期だけ進める。なお、サンプリングクロックの出力タイミングを遅らす又は進める、ずらし量は任意に設定でき例えば１／２サンプリングクロック周期又は３／２サンプリングクロック周期等であっても良い。

受信データ格納レジスタ１５は通信制御回路１３から供給されるクロック信号に基づいて多数決回路１４から供給される受信データを例えば１フレーム（フレームについては後述する）分格納し、図示しない上位装置であるＣＰＵからの読み出し要求に従って格納している受信データを端子１６からＣＰＵに供給する。また、通信制御回路１３はプラス補正要求信号、ノイズ判定信号、マイナス補正要求信号それぞれのカウント値及びステータスをＣＰＵからの読み出し要求に従って端子１７からＣＰＵに供給する。

図２において、通信制御回路１３はスタートビット検出回路２１とストップビット検出回路２２と受信制御回路２３とサンプリングクロック生成回路２４とプラス補正回数カウンタ２５とマイナス補正回数カウンタ２６とノイズ回数カウンタ２７とステータスレジスタ２８を有している。

端子１１に入力される通信データは先頭にスタートビットを有し、最後尾にストップビットを有しており、このスタートビットからストップビットまでをフレームと呼ぶ。スタートビット検出回路２１は上記スタートビットを検出すると、スタートビット検出信号を受信制御回路２３及びサンプリングクロック生成回路２４に供給する。また、ストップビット検出回路２２は上記ストップビットを検出すると、ストップビット検出信号を受信制御回路２３に供給する。

受信制御回路２３はスタートビット検出信号を供給された後、スタートビット検出信号に同期した通信データの１ビット期間を１周期とする第１クロック信号を生成してサンプリングクロック生成回路２４及び受信データ格納レジスタ１５に供給する。これと共に、上記第１クロック信号を受信ビットカウンタ３１でカウントして受信ビット数とする。また、受信制御回路２３はスタートビット検出からストップビット検出までのフレームを認識して図２の回路各部に通知する。受信データ格納レジスタ１５は上記第１クロック信号に同期して受信データを格納する。

受信制御回路２３のコントロールレジスタ３２にはストップビット及びストップビットそれぞれのビットパターン、通信データの１ビット期間、更には、プラス補正回数カウンタ２５、マイナス補正回数カウンタ２６、ノイズ回数カウンタ２７それぞれのカウント値に対する閾値、ｍ，ｎそれぞれの値等の各種制御情報が上位装置であるＣＰＵから設定されている。

上記ストップビット及びストップビットのビットパターンがスタートビット検出回路２１とストップビット検出回路２２に通知され、閾値はプラス補正回数カウンタ２５、マイナス補正回数カウンタ２６、ノイズ回数カウンタ２７それぞれに通知される。また、ｍ，ｎそれぞれの値はサンプリングクロック生成回路２４に通知される。

サンプリングクロック生成回路２４はサンプリングクロック生成カウンタ３３を有している。サンプリングクロック生成カウンタ３３はｍ進のリングカウンタであり、ｍ＝４，ｎ＝３の場合、４進のリングカウンタである。サンプリングクロック生成カウンタ３３はスタートビット検出信号を供給されるとゼロリセットされ、第１クロック信号をｍ逓倍（ここでは４逓倍）した第２クロック信号をカウントする。なお、第２クロック信号はサンプリングクロック生成回路２４で生成している。そして、サンプリングクロック生成回路２４はサンプリングクロック生成カウンタ３３のカウント値が「１」，「２」，「３」のときに第２クロック信号をサンプリングクロックとして受信データサンプリング回路１２に供給する。受信データサンプリング回路１２はこのサンプリングクロックを用いて通信データのサンプリングを行う。

また、サンプリングクロック生成カウンタ３３は多数決回路１４からプラス補正要求信号を供給されるとカウント値を１だけインクリメントし、マイナス補正要求信号を供給されるとカウント値を１だけデクリメントすることで、サンプリングクロックの出力タイミングを遅らす又は進めている。

多数決回路１４は、第１、第２、第３の受信データの多数決判定を行って多数と判定された値の受信データを受信データ格納レジスタ１５に供給すると共に、プラス補正検出部３４とマイナス補正検出部３５とノイズ判定部３６を有している。

プラス補正検出部３４は第１、第２、第３の受信データのうち第１の受信データの値が他の受信データの値と異なるときにプラス補正要求信号を生成してサンプリングクロック生成カウンタ３３及びプラス補正回数カウンタ２５に供給する。

マイナス補正検出部３５は第１、第２、第３の受信データのうち第３の受信データの値が他の受信データの値と異なるときにマイナス補正要求信号を生成してサンプリングクロック生成カウンタ３３及びマイナス補正回数カウンタ２６に供給する。

ノイズ判定部３６は第１、第２、第３の受信データのうち第２の受信データの値が他の受信データの値と異なるときにノイズ判定信号を生成してノイズ回数カウンタ２７に供給する。なお、プラス補正要求信号、マイナス補正要求信号、ノイズ判定信号それぞれをステータスレジスタ２８に供給しても良い。

プラス補正回数カウンタ２５は例えば１フレーム期間におけるプラス補正要求信号の回数をカウントし、プラス補正要求信号のカウント値そのもの、又は、プラス補正要求信号のカウント値がコントロールレジスタ３２から通知されるプラス補正要求信号の閾値以上のときに例えば値１となるプラス補正フラグをステータスレジスタ２８に書き込む。

マイナス補正回数カウンタ２６は例えば１フレーム期間におけるマイナス補正要求信号の回数をカウントし、マイナス補正要求信号のカウント値そのもの、又は、マイナス補正要求信号のカウント値がコントロールレジスタ３２から通知されるマイナス補正要求信号の閾値以上のときに例えば値１となるマイナス補正フラグをステータスレジスタ２８に書き込む。

ノイズ回数カウンタ２７は例えば１フレーム期間におけるノイズ判定信号の回数をカウントし、ノイズ判定信号のカウント値そのもの、又は、ノイズ判定信号のカウント値がコントロールレジスタ３２から通知されるノイズ判定信号の閾値以上のときに例えば値１となるノイズ判定フラグをステータスレジスタ２８に書き込む。

このように、ステータスレジスタ２８に、プラス補正要求信号のカウント値又はプラス補正フラグ、マイナス補正要求信号のカウント値又はマイナス補正フラグ、ノイズ判定信号のカウント値又はノイズ判定フラグに格納しているため、外部のＣＰＵはステータスレジスタ２８をアクセスしてモニタすることで通信環境の状態を認識することができる。また、ＣＰＵは通信環境の状態に応じてコントロールレジスタ３２のプラス補正回数カウンタ２５、マイナス補正回数カウンタ２６、ノイズ回数カウンタ２７それぞれのカウント値に対する閾値を書き換えて、通信環境に応じた閾値の設定を行うことができる。

なお、プラス補正回数カウンタ２５、マイナス補正回数カウンタ２６、ノイズ回数カウンタ２７それぞれは数フレーム以上の所定期間における回数をカウントするものであっても良い。

ステータスレジスタ２８はプラス補正要求信号のカウント値又はプラス補正フラグ、マイナス補正要求信号のカウント値又はマイナス補正フラグ、ノイズ判定信号のカウント値又はノイズ判定フラグを格納し、ＣＰＵからの読み出し要求に従って端子１７からＣＰＵに供給する。更に、ステータスレジスタ２８は１フレームにおけるプラス補正要求信号、マイナス補正要求信号、ノイズ判定信号それぞれが発生した受信データの受信データ格納レジスタにおけるビット位置を示すフラグを格納し、ＣＰＵからの読み出し要求に従って端子１７からＣＰＵに供給する構成としても良い。

＜動作＞
図３（Ａ）に示す通信データが端子１１に入力され、これに対し、図３（Ｂ）に示すサンプリングクロックが生成されている場合には、サンプリングクロックのハイレベル期間に通信データをサンプリングすることで、通信データの１ビット期間それぞれで第１、第２、第３の受信データが得られる。この場合、通信データの１ビット期間における第１、第２、第３の受信データが同一のため、多数決回路１４では図３（Ｃ）に示す受信データを出力する。

図４（Ａ）に示す通信データが端子１１に入力され、これに対し、例えばスタートビットの検出タイミングがずれた等の影響で、図４（Ｂ）に示すサンプリングクロックが生成されている場合について考える。この場合、期間Ｔ１の第１、第２の受信データが値０であるのに対し、第３の受信データが値１となり、多数決回路１４の出力する受信データは図４（Ｃ）に示すように値０となる。また、マイナス補正検出部３５は第１、第２、第３の受信データのうち第３の受信データの値が他の受信データと異なるためにマイナス補正要求信号を生成する。これにより、サンプリングクロック生成カウンタ３３のカウント値は１だけデクリメントされ、期間Ｔ２では図４（Ｂ）に示すようにサンプリングクロックのタイミングが進められる。

これにより、期間Ｔ２における第１、第２、第３の受信データは全て値１となる。この後の期間Ｔ３，Ｔ４，Ｔ５それぞれにおいても第１、第２、第３の受信データは全て同一となる。

ところで、ＣＰＵはコントロールレジスタ３２のｍ，ｎそれぞれの値を書き換えることで１ビット期間に出力するサンプリングクロックの数を３パルス又は５パルス又は７パルスに切り替えて、通信環境に応じた精度でサンプリングクロックのタイミング調整を行うことができ、１ビット期間に出力するサンプリングクロックの数を多くすることで受信データの信頼性を向上させることができる。

なお、上記の実施形態では多数決回路１４の出力する多数と判定された値の受信データを常に受信データ格納レジスタ１５に格納しているが、プラス補正検出部３４，マイナス補正検出部３５からのプラス補正要求信号，マイナス補正要求信号それぞれを受信データ格納レジスタ１５に供給し、受信データ格納レジスタ１５ではプラス補正要求信号又はマイナス補正要求信号が供給されるときは受信データの格納を停止する構成としても良い。これはサンプリングクロックの出力タイミングを遅らす又は進める補正が発生したときに受信データを破棄する場合に有効な機能である。

１２ 受信データサンプリング回路
１３ 通信制御回路
１４ 多数決回路
１５ 受信データ格納レジスタ
２１ スタートビット検出回路
２２ ストップビット検出回路
２３ 受信制御回路
２４ サンプリングクロック生成回路
２５ プラス補正回数カウンタ
２６ マイナス補正回数カウンタ
２７ ノイズ回数カウンタ
２８ ステータスレジスタ
３１ 受信ビットカウンタ
３２ コントロールレジスタ
３３ サンプリングクロック生成カウンタ
３４ プラス補正検出部
３５ マイナス補正検出部
３６ ノイズ判定部

Claims (7)

1. 調歩同期方式によるシリアル信号を受信する通信回路において、
   入力される通信データのビットレートに対し４以上の整数であるｍ倍の周波数であり、前記通信データの１ビット周期に前記ｍより小さい奇数であるｎパルス連続するサンプリングクロックを用いて前記通信データのサンプリングを行うサンプリング回路と、
   前記通信データの１ビット周期にサンプリングされたｎ個の受信データの多数決により多数と判定された値の受信データを出力する多数決回路と、
   前記ｎ個の受信データのうち先頭近傍のデータが他の中央近傍のデータ及び最後尾近傍のデータと異なっているとき前記サンプリングクロックを所定量だけ遅らせ、前記ｎ個の受信データのうち前記最後尾近傍のデータが他の前記先頭近傍のデータ及び前記中央近傍のデータと異なっているとき前記サンプリングクロックを所定量だけ進めるサンプリングクロック調整手段と、
   を有し、
   前記多数決回路は、前記ｎ個の受信データのうち前記中央近傍のデータが他の前記先頭近傍のデータ及び前記最後尾近傍のデータと異なっているときノイズ判定信号を生成するノイズ判定部を有する
   ことを特徴とする通信回路。
2. 請求項１記載の通信回路において、
   前記サンプリングクロックを所定量だけ遅らせた回数又は前記サンプリングクロックを所定量だけ進めた回数をカウントするカウンタを
   有することを特徴とする通信回路。
3. 請求項２記載の通信回路において、
   前記サンプリングクロックを所定量だけ遅らせた回数又は前記サンプリングクロックを所定量だけ進めた回数が所定値以上のとき補正フラグが設定されるレジスタを
   有することを特徴とする通信回路。
4. 請求項１記載の通信回路において、
   前記多数決回路が出力する受信データを格納する受信データ格納手段を有し、
   前記サンプリングクロック調整手段で前記サンプリングクロックを所定量だけ遅らせた場合又は前記サンプリングクロックを所定量だけ進めた場合に前記受信データ格納手段への受信データの格納を停止することを特徴とする通信回路。
5. 請求項１記載の通信回路において、
   前記多数決回路が出力する受信データを格納する受信データ格納手段を有し、
   前記サンプリングクロックを所定量だけ遅らせた受信データ又は前記サンプリングクロックを所定量だけ進めた受信データの前記受信データ格納手段におけるビット位置を示すフラグが設定されるレジスタを
   有することを特徴とする通信回路。
6. 請求項１記載の通信回路において、
   前記サンプリング回路における前記ｍと前記ｎの少なくとも一方を変更可能としたことを特徴とする通信回路。
7. 調歩同期方式によるシリアル信号を受信する通信回路のサンプリング調整方法であって、
   入力される通信データのビットレートに対し４以上の整数であるｍ倍の周波数であり、前記通信データの１ビット周期に前記ｍより小さい奇数であるｎパルス連続するサンプリングクロックを用いて前記通信データのサンプリングを行い、
   前記通信データの１ビット周期にサンプリングされたｎ個の受信データの多数決により多数と判定された値の受信データを出力し、
   前記ｎ個の受信データのうち先頭近傍のデータが他の中央近傍のデータ及び最後尾近傍のデータと異なっているとき前記サンプリングクロックを所定量だけ遅らせ、前記ｎ個の受信データのうち前記最後尾近傍のデータが他の前記先頭近傍のデータ及び前記中央近傍のデータと異なっているとき前記サンプリングクロックを所定量だけ進め、
   前記ｎ個の受信データのうち前記中央近傍のデータが他の前記先頭近傍のデータ及び前記最後尾近傍のデータと異なっているときノイズ判定信号を生成する
   ことを特徴とするサンプリング調整方法。

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