KR101775981B1 - 통신 회로 및 샘플링 조정 방법 - Google Patents

통신 회로 및 샘플링 조정 방법 Download PDF

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Abstract

샘플링 클록의 타이밍을 수신 데이터의 타이밍에 맞추는 통신 회로 및 샘플링 조정 방법을 제공하는 것을 목적으로 한다.
입력되는 통신 데이터의 비트레이트에 대하여 m배의 주파수이며, 통신 데이터의 1 비트 주기에 m보다 작은 홀수인 n펄스 연속하는 샘플링 클록을 사용하여 샘플링을 행하는 샘플링 회로(12)와, 통신 데이터의 1 비트 주기에 샘플링된 n개의 수신 데이터의 다수결에 의해 다수라고 판정된 값의 수신 데이터를 출력하는 다수결 회로(14)와, n개의 수신 데이터 중 선두 근방의 데이터가 다른 데이터와 상이했을 때 샘플링 클록을 소정량만큼 늦추고, n개의 수신 데이터 중 최후미 근방의 데이터가 다른 데이터와 상이했을 때 샘플링 클록을 소정량만큼 빨라지게 하는 샘플링 클록 조정 수단(24, 34, 35)을 갖는다.

Description

통신 회로 및 샘플링 조정 방법{COMMUNICATION CIRCUIT AND SAMPLING ADJUSTING METHOD}
본 발명은 조보(調步)동기 방식에 의한 시리얼 통신을 행하는 통신 회로 및 샘플링 조정 방법에 관한 것이다.
조보동기 방식에 의한 시리얼 신호를 패러렐 신호로 변환하고, 또한 역방향의 변환을 행하기 위한 집적 회로로서 UART(Universal Asynchronous Receiver Transmitter) 등의 통신 회로가 있다.
도 5는 종래의 통신 회로의 일례의 블록 구성도를 나타낸다. 동 도면 중, 단자(1)에는 도 6(A)에 도시하는 통신 데이터가 입력되고, 이 통신 데이터는 수신 데이터 샘플링 회로(2)에 공급된다. 수신 데이터 샘플링 회로(2)는 통신 데이터에 포함되는 스타트 비트를 검출하여 도 6(B)에 나타내는 샘플링 클록을 생성하고, 샘플링 클록의 하이레벨 기간에 통신 데이터를 샘플링함으로써, 도 6(C)에 나타내는 수신 데이터를 얻는다. 수신 데이터는 수신 데이터 격납 레지스터(3)에 공급되고, 통신제어 회로(4)로부터의 제어에 의해 수신 데이터 격납 레지스터(3)에 격납된다.
그런데, 1심볼 기간마다 3개씩 받아들인 데이터로부터 다수결 판정법을 사용하여 각 1심볼의 부호 판정을 행하는 기술이 알려져 있다(예를 들면, 특허문헌 1 참조).
일본 특개 평11-341089호 공보
(발명의 개요)
(발명이 해결하고자 하는 과제)
종래의 통신 회로에서는 샘플링 클록의 타이밍이 고정이며, 예를 들면, 스타트 비트의 검출 타이밍이 벗어난 등의 영향으로 샘플링 클록의 타이밍이 수신 데이터의 타이밍으로부터 벗어난 경우, 수신 데이터를 정상적으로 수신할 수 없을 우려가 있다고 하는 문제가 있었다.
본 발명은 상기의 점을 감안하여 이루어진 것으로, 샘플링 클록의 타이밍을 수신 데이터의 타이밍에 맞추는 통신 회로 및 샘플링 조정 방법을 제공하는 것을 목적으로 한다.
본 발명의 1실시태양에 의한 통신 회로는,
조보 동기 방식에 의한 시리얼 신호를 수신하는 통신 회로에 있어서,
입력되는 통신 데이터의 비트레이트에 대하여 4 이상의 정수인 m배의 주파수이며, 상기 통신 데이터의 1 비트 주기에 상기 m보다 작은 홀수인 n펄스 연속하는 샘플링 클록을 사용하여 상기 통신 데이터의 샘플링을 행하는 샘플링 회로(12)와,
상기 통신 데이터의 1 비트 주기에 샘플링된 n개의 수신 데이터의 다수결에 의해 다수로 판정된 값의 수신 데이터를 출력하는 다수결 회로(14)와,
상기 n개의 수신 데이터 중 선두 근방의 데이터가 다른 데이터와 상이했을 때 상기 샘플링 클록을 소정량만큼 늦추고, 상기 n개의 수신 데이터 중 최후미 근방의 데이터가 다른 데이터와 상이했을 때 상기 샘플링 클록을 소정량만큼 빨라지게 하는 샘플링 클록 조정 수단(24, 34, 35)을 갖는다.
바람직하게는, 상기 샘플링 클록을 소정량만큼 늦춘 회수 또는 상기 샘플링 클록을 소정량만큼 빠르게 한 회수를 카운트하는 카운터(25, 26)를 갖는다.
바람직하게는, 상기 샘플링 클록을 소정량만큼 늦춘 회수 또는 상기 샘플링 클록을 소정량만큼 빠르게 한 회수가 소정값 이상일 때 보정 플래그가 설정되는 레지스터(28)를 갖는다.
바람직하게는, 상기 다수결 회로(14)가 출력하는 수신 데이터를 격납하는 수신 데이터 격납 수단(15)을 갖고,
상기 샘플링 클록 조정 수단(24, 34, 35)으로 상기 샘플링 클록을 소정량만큼 늦춰진 경우 또는 상기 샘플링 클록을 소정량만큼 진행시킨 경우에 상기 수신 데이터 격납 수단으로의 수신 데이터의 격납을 정지한다.
바람직하게는, 상기 다수결 회로(14)가 출력하는 수신 데이터를 격납하는 수신 데이터 격납 수단(15)을 갖고,
상기 샘플링 클록을 소정량만큼 늦춘 수신 데이터 또는 상기 샘플링 클록을 소정량만큼 빠르게 한 수신 데이터의 상기 수신 데이터 격납 수단에 있어서의 비트 위치를 나타내는 플래그가 설정되는 레지스터(28)를 갖는다.
바람직하게는 상기 샘플링 회로에 있어서의 상기 m과 상기 n의 적어도 일방을 변경 가능하게 했다.
본 발명의 1실시태양에 의한 샘플링 조정 방법은,
조보 동기 방식에 의한 시리얼 신호를 수신하는 통신 회로의 샘플링 조정 방법으로,
입력되는 통신 데이터의 비트레이트에 대하여 4 이상의 정수인 m배의 주파수이며, 상기 통신 데이터의 1 비트 주기에 상기 m보다 작은 홀수인 n펄스 연속하는 샘플링 클록을 사용하여 상기 통신 데이터의 샘플링을 행하고,
상기 통신 데이터의 1 비트 주기에 샘플링된 n개의 수신 데이터의 다수결에 의해 다수로 판정된 값의 수신 데이터를 출력하고,
상기 n개의 수신 데이터 중 선두 근방의 데이터가 다른 데이터와 상이했을 때 상기 샘플링 클록을 소정량만큼 늦추고, 상기 n개의 수신 데이터 중 최후미 근방의 데이터가 다른 데이터와 상이했을 때 상기 샘플링 클록을 소정량만큼 빠르게한다.
또한, 상기 괄호 내의 참조부호는 이해를 쉽게 하기 위하여 붙인 것으로, 일례에 지나지 않으며, 도시의 태양에 한정되는 것은 아니다.
본 발명에 의하면, 샘플링 클록의 타이밍을 수신 데이터의 타이밍에 맞출 수 있다.
도 1은 본 발명의 통신 회로의 1실시형태의 개략 블록도.
도 2는 본 발명의 통신 회로의 1실시형태의 상세 블록도.
도 3은 본 발명에 있어서의 샘플링을 설명하기 위한 도면.
도 4는 본 발명에 있어서의 샘플링을 설명하기 위한 도면.
도 5는 종래의 통신 회로의 일례의 블록 구성도.
도 6은 종래에 있어서의 샘플링을 설명하기 위한 도면.
(발명을 실시하기 위한 형태)
이하, 도면에 기초하여 본 발명의 실시형태에 대하여 설명한다.
<통신 회로의 블록 구성도>
도 1 및 도 2는 본 발명의 통신 회로의 1실시형태의 개략 블록도 및 상세 블록도 각각을 나타낸다. 본 발명의 통신 회로는 조보 동기 방식에 의한 시리얼 통신의 수신을 행하는 회로이다.
도 1에 있어서, 본 발명의 통신 회로는 수신 데이터 샘플링 회로(12)와 통신제어 회로(13)와 다수결 회로(14)와 수신 데이터 격납 레지스터(15)를 가지고 있다. 단자(11)에는 전송로로부터 통신 데이터가 입력되고, 이 통신 데이터는 수신 데이터 샘플링 회로(12)와 통신제어 회로(13)에 공급된다.
통신제어 회로(13)는 통신 데이터에 포함되는 스타트 비트를 검출하여 통신 데이터의 샘플링을 행하기 위한 샘플링 클록을 생성한다. 샘플링 클록은 통신 데이터의 비트레이트(주파수)의 m(m은 4 이상의 정수)배의 주파수이며, 통신 데이터의 1 비트 기간에 연속하는 n펄스(n은 m보다 작은 홀수)이다. 이후의 설명에서는, 예를 들면, m=4, n=3으로서 설명한다. 즉, 샘플링 클록은 통신 데이터의 1 비트 기간에 3펄스(클록)이다.
수신 데이터 샘플링 회로(12)는 상기 통신 데이터의 1 비트 기간에 3펄스의 샘플링 클록을 사용하여 통신 데이터의 샘플링을 행하고, 얻어진 수신 데이터를 다수결 회로(14)에 공급한다.
다수결 회로(14)는 1 비트 기간에 샘플링된 제 1, 제 2, 제 3 수신 데이터의 다수결 판정을 행하고, 다수로 판정된 값의 수신 데이터를 수신 데이터 격납 레지스터(15)에 공급한다. 또한 다수결 회로(14)는 제 1, 제 2, 제 3 수신 데이터 중 제 1 수신 데이터의 값이 다른 제 2, 제 3 수신 데이터의 값과 상이할 때에 플러스 보정 요구 신호를 생성하고, 제 1, 제 2, 제 3 수신 데이터 중 제 3 수신 데이터의 값이 다른 제 1, 제 2 수신 데이터의 값과 상이할 때에 마이너스 보정 요구 신호를 생성하고, 제 1, 제 2, 제 3 수신 데이터 중 제 2 수신 데이터의 값이 다른 제 1, 제 3 수신 데이터의 값과 상이할 때에 노이즈 판정 신호를 생성하여, 이들 신호를 통신제어 회로(13)에 공급한다.
또한, 1 비트 기간에 7회의 샘플링을 행하는 경우에는, 제 1∼제 7 수신 데이터 중 제 1 및 제 2 수신 데이터의 적어도 일방의 값이 다른 수신 데이터(제 3∼제 7 수신 데이터)의 값과 상이할 때에 플러스 보정 요구 신호를 생성하고, 제 1∼제 7 수신 데이터 중 제 6 및 제 7 수신 데이터의 적어도 일방의 값이 다른 수신 데이터의 값과 상이할 때에 마이너스 보정 요구 신호를 생성하고, 제 1∼제 7 수신 데이터 중 제 3 및 제 4 및 제 5 수신 데이터의 적어도 일방의 값이 다른 수신 데이터의 값과 상이할 때에 노이즈 판정 신호를 생성한다.
통신제어 회로(13)는 상기의 플러스 보정 요구 신호, 노이즈 판정 신호, 마이너스 보정 요구 신호 각각을 카운트함과 아울러, 플러스 보정 요구 신호가 공급되었을 때는 통신 데이터의 1 비트 기간에 3펄스의 샘플링 클록의 출력 타이밍을, 예를 들면, 1 샘플링 클록 주기만큼 늦추고, 마이너스 보정 요구 신호가 공급되었을 때는 통신 데이터의 1 비트 기간에 3펄스의 샘플링 클록의 출력 타이밍을, 예를 들면, 1 샘플링 클록 주기만큼 빠르게 한다. 또한, 샘플링 클록의 출력 타이밍을 늦추는 또는 빠르게 하는, 변경량은 임의로 설정할 수 있고, 예를 들면, 1/2 샘플링 클록 주기 또는 3/2 샘플링 클록 주기 등이어도 된다.
수신 데이터 격납 레지스터(15)는 통신제어 회로(13)로부터 공급되는 클록 신호에 기초하여 다수결 회로(14)로부터 공급되는 수신 데이터를, 예를 들면, 1 프레임(프레임에 대해서는 후술함)분 격납하고, 도시하지 않은 상위 장치인 CPU로부터의 판독 요구에 따라 격납되어 있는 수신 데이터를 단자(16)로부터 CPU에 공급한다. 또한 통신제어 회로(13)는 플러스 보정 요구 신호, 노이즈 판정 신호, 마이너스 보정 요구 신호 각각의 카운트값 및 스테이터스를 CPU로부터의 판독 요구에 따라 단자(17)로부터 CPU에 공급한다.
도 2에 있어서, 통신제어 회로(13)는 스타트 비트 검출 회로(21)와 스톱 비트 검출 회로(22)와 수신 제어 회로(23)와 샘플링 클록 생성 회로(24)와 플러스 보정 회수 카운터(25)와 마이너스 보정 회수 카운터(26)와 노이즈 회수 카운터(27)와 스테이터스 레지스터(28)를 가지고 있다.
단자(11)에 입력되는 통신 데이터는 선두에 스타트 비트를 갖고, 최후미에 스톱 비트를 가지고 있으며, 이 스타트 비트로부터 스톱 비트까지를 프레임이라고 부른다. 스타트 비트 검출 회로(21)는 상기 스타트 비트를 검출하면, 스타트 비트 검출 신호를 수신 제어 회로(23) 및 샘플링 클록 생성 회로(24)에 공급한다. 또한 스톱 비트 검출 회로(22)는 상기 스톱 비트를 검출하면, 스톱 비트 검출 신호를 수신 제어 회로(23)에 공급한다.
수신 제어 회로(23)는 스타트 비트 검출 신호가 공급된 후, 스타트 비트 검출 신호에 동기한 통신 데이터의 1 비트 기간을 1주기로 하는 제 1 클록 신호를 생성하여 샘플링 클록 생성 회로(24) 및 수신 데이터 격납 레지스터(15)에 공급한다. 이것과 함께, 상기 제 1 클록 신호를 수신 비트 카운터(31)에서 카운트하여 수신 비트수로 한다. 또한 수신 제어 회로(23)는 스타트 비트 검출로부터 스톱 비트 검출까지의 프레임을 인식하여 도 2의 회로 각 부에 통지한다. 수신 데이터 격납 레지스터(15)는 상기 제 1 클록 신호에 동기하여 수신 데이터를 격납한다.
수신 제어 회로(23)의 컨트롤 레지스터(32)에는 스톱 비트 및 스톱 비트 각각의 비트 패턴, 통신 데이터의 1 비트 기간, 게다가, 플러스 보정 회수 카운터(25), 마이너스 보정 회수 카운터(26), 노이즈 회수 카운터(27) 각각의 카운트값에 대한 임계값, m, n 각각의 값 등의 각종 제어 정보가 상위 장치인 CPU로부터 설정되어 있다.
상기 스톱 비트 및 스톱 비트의 비트 패턴이 스타트 비트 검출 회로(21)와 스톱 비트 검출 회로(22)에 통지되고, 임계값은 플러스 보정 회수 카운터(25), 마이너스 보정 회수 카운터(26), 노이즈 회수 카운터(27) 각각에 통지된다. 또한 m, n 각각의 값은 샘플링 클록 생성 회로(24)에 통지된다.
샘플링 클록 생성 회로(24)는 샘플링 클록 생성 카운터(33)를 가지고 있다. 샘플링 클록 생성 카운터(33)는 m진(進)의 링 카운터이며, m=4, n=3의 경우, 4진의 링 카운터이다. 샘플링 클록 생성 카운터(33)는 스타트 비트 검출 신호가 공급되면 제로 리셋되고, 제 1 클록 신호를 m체배(遞倍)(여기에서는 4체배)한 제 2 클록 신호를 카운트한다. 또한, 제 2 클록 신호는 샘플링 클록 생성 회로(24)에서 생성하고 있다. 그리고, 샘플링 클록 생성 회로(24)는 샘플링 클록 생성 카운터(33)의 카운트값이 「1」, 「2」, 「3」일 때에 제 2 클록 신호를 샘플링 클록으로 하여 수신 데이터 샘플링 회로(12)에 공급한다. 수신 데이터 샘플링 회로(12)는 이 샘플링 클록을 사용하여 통신 데이터의 샘플링을 행한다.
또한 샘플링 클록 생성 카운터(33)는 다수결 회로(14)로부터 플러스 보정 요구 신호가 공급되면 카운트값을 1만큼 증분하고, 마이너스 보정 요구 신호를 공급되면 카운트값을 1만큼 감분함으로써, 샘플링 클록의 출력 타이밍을 늦추는 또는 빠르게 하고 있다.
다수결 회로(14)는 제 1, 제 2, 제 3 수신 데이터의 다수결 판정을 행하여 다수라고 판정된 값의 수신 데이터를 수신 데이터 격납 레지스터(15)에 공급함과 아울러, 플러스 보정 검출부(34)와 마이너스 보정 검출부(35)와 노이즈 판정부(36)를 가지고 있다.
플러스 보정 검출부(34)는 제 1, 제 2, 제 3 수신 데이터 중 제 1 수신 데이터의 값이 다른 수신 데이터의 값과 상이할 때에 플러스 보정 요구 신호를 생성하여 샘플링 클록 생성 카운터(33) 및 플러스 보정 회수 카운터(25)에 공급한다.
마이너스 보정 검출부(35)는 제 1, 제 2, 제 3 수신 데이터 중 제 3 수신 데이터의 값이 다른 수신 데이터의 값과 상이할 때에 마이너스 보정 요구 신호를 생성하여 샘플링 클록 생성 카운터(33) 및 마이너스 보정 회수 카운터(26)에 공급한다.
노이즈 판정부(36)는 제 1, 제 2, 제 3 수신 데이터 중 제 2 수신 데이터의 값이 다른 수신 데이터의 값과 상이할 때에 노이즈 판정 신호를 생성하여 노이즈 회수 카운터(27)에 공급한다. 또한, 플러스 보정 요구 신호, 마이너스 보정 요구 신호, 노이즈 판정 신호 각각을 스테이터스 레지스터(28)에 공급해도 된다.
플러스 보정 회수 카운터(25)는, 예를 들면, 1 프레임 기간에 있어서의 플러스 보정 요구 신호의 회수를 카운트하고, 플러스 보정 요구 신호의 카운트값 그 자체, 또는, 플러스 보정 요구 신호의 카운트값이 컨트롤 레지스터(32)로부터 통지되는 플러스 보정 요구 신호의 임계값 이상일 때에, 예를 들면, 값 1이 되는 플러스 보정 플래그를 스테이터스 레지스터(28)에 써넣는다.
마이너스 보정 회수 카운터(26)는, 예를 들면, 1 프레임 기간에 있어서의 마이너스 보정 요구 신호의 회수를 카운트하고, 마이너스 보정 요구 신호의 카운트값 그 자체, 또는, 마이너스 보정 요구 신호의 카운트값이 컨트롤 레지스터(32)로부터 통지되는 마이너스 보정 요구 신호의 임계값 이상일 때에, 예를 들면, 값 1이 되는 마이너스 보정 플래그를 스테이터스 레지스터(28)에 써넣는다.
노이즈 회수 카운터(27)는, 예를 들면, 1 프레임 기간에 있어서의 노이즈 판정 신호의 회수를 카운트하고, 노이즈 판정 신호의 카운트값 그 자체, 또는, 노이즈 판정 신호의 카운트값이 컨트롤 레지스터(32)로부터 통지되는 노이즈 판정 신호의 임계값 이상일 때에, 예를 들면, 값 1이 되는 노이즈 판정 플래그를 스테이터스 레지스터(28)에 써넣는다.
이와 같이, 스테이터스 레지스터(28)에, 플러스 보정 요구 신호의 카운트 값또는 플러스 보정 플래그, 마이너스 보정 요구 신호의 카운트값 또는 마이너스 보정 플래그, 노이즈 판정 신호의 카운트값 또는 노이즈 판정 플래그를 격납하고 있기 때문에, 외부의 CPU는 스테이터스 레지스터(28)를 액세스하여 모니터함으로써 통신 환경의 상태를 인식할 수 있다. 또한 CPU는 통신 환경의 상태에 따라 컨트롤 레지스터(32)의 플러스 보정 회수 카운터(25), 마이너스 보정 회수 카운터(26), 노이즈 회수 카운터(27) 각각의 카운트값에 대한 임계값을 고쳐쓰고, 통신 환경에 따른 임계값의 설정을 행할 수 있다.
또한, 플러스 보정 회수 카운터(25), 마이너스 보정 회수 카운터(26), 노이즈 회수 카운터(27) 각각은 수 프레임 이상의 소정 기간에 있어서의 회수를 카운트하는 것이어도 된다.
스테이터스 레지스터(28)는 플러스 보정 요구 신호의 카운트값 또는 플러스 보정 플래그, 마이너스 보정 요구 신호의 카운트값 또는 마이너스 보정 플래그, 노이즈 판정 신호의 카운트값 또는 노이즈 판정 플래그를 격납하고, CPU로부터의 판독 요구에 따라 단자(17)로부터 CPU에 공급한다. 또한 스테이터스 레지스터(28)는 1 프레임에 있어서의 플러스 보정 요구 신호, 마이너스 보정 요구 신호, 노이즈 판정 신호 각각이 발생한 수신 데이터의 수신 데이터 격납 레지스터에 있어서의 비트 위치를 나타내는 플래그를 격납하고, CPU로부터의 판독 요구에 따라 단자(17)로부터 CPU에 공급하는 구성으로 해도 된다.
<동작>
도 3 (A)에 나타내는 통신 데이터가 단자(11)에 입력되고, 이것에 대해, 도 3(B)에 나타내는 샘플링 클록이 생성되어 있는 경우에는, 샘플링 클록의 하이레벨 기간에 통신 데이터를 샘플링함으로써, 통신 데이터의 1 비트 기간 각각에서 제 1, 제 2, 제 3 수신 데이터가 얻어진다. 이 경우, 통신 데이터의 1 비트 기간에 있어서의 제 1, 제 2, 제 3 수신 데이터가 동일하기 때문에, 다수결 회로(14)에서는 도 3(C)에 나타내는 수신 데이터를 출력한다.
도 4(A)에 나타내는 통신 데이터가 단자(11)에 입력되고, 이것에 대해, 예를 들면, 스타트 비트의 검출 타이밍이 벗어난 등의 영향으로, 도 4(B)에 나타내는 샘플링 클록이 생성되어 있는 경우에 대하여 생각한다. 이 경우, 기간(T1)의 제 1, 제 2 수신 데이터가 값 0인 것에 대하여, 제 3 수신 데이터가 값 1이 되고, 다수결 회로(14)가 출력하는 수신 데이터는 도 4(C)에 나타내는 바와 같이 값 0으로 된다. 또한 마이너스 보정 검출부(35)는 제 1, 제 2, 제 3 수신 데이터 중 제 3 수신 데이터의 값이 다른 수신 데이터와 상이하기 때문에 마이너스 보정 요구 신호를 생성한다. 이것에 의해, 샘플링 클록 생성 카운터(33)의 카운트값은 1만큼 감분되고, 기간(T2)에서는 도 4(B)에 나타내는 바와 같이 샘플링 클록의 타이밍이 빨라진다.
이것에 의해, 기간(T2)에 있어서의 제 1, 제 2, 제 3 수신 데이터는 모두 값 1이 된다. 이 후의 기간(T3, T4, T5) 각각에서도 제 1, 제 2, 제 3 수신 데이터는 모두 동일하게 된다.
그런데, CPU는 컨트롤 레지스터(32)의 m, n 각각의 값을 고쳐 씀으로써 1 비트 기간에 출력하는 샘플링 클록의 수를 3펄스 또는 5펄스 또는 7펄스로 전환하여, 통신환경에 따른 정밀도로 샘플링 클록의 타이밍 조정을 행할 수 있어, 1 비트 기간에 출력하는 샘플링 클록의 수를 많게 함으로써 수신 데이터의 신뢰성을 향상시킬 수 있다.
또한, 상기의 실시형태에서는 다수결 회로(14)가 출력하는 다수라고 판정된 값의 수신 데이터를 항상 수신 데이터 격납 레지스터(15)에 격납하고 있지만, 플러스 보정 검출부(34), 마이너스 보정 검출부(35)로부터의 플러스 보정 요구 신호, 마이너스 보정 요구 신호 각각을 수신 데이터 격납 레지스터(15)에 공급하고, 수신 데이터 격납 레지스터(15)에서는 플러스 보정 요구 신호 또는 마이너스 보정 요구 신호가 공급될 때는 수신 데이터의 격납을 정지하는 구성으로 해도 된다. 이것은 샘플링 클록의 출력 타이밍을 늦추는 또는 빠르게 하는 보정이 발생했을 때에 수신 데이터를 파기하는 경우에 유효한 기능이다.
12; 수신 데이터 샘플링 회로 13; 통신제어 회로
14; 다수결 회로 15; 수신 데이터 격납 레지스터
21; 스타트 비트 검출 회로 22; 스톱 비트 검출 회로
23; 수신 제어 회로 24; 샘플링 클록 생성 회로
25; 플러스 보정 회수 카운터 26; 마이너스 보정 회수 카운터
27; 노이즈 회수 카운터 28; 스테이터스 레지스터
31; 수신 비트 카운터 32; 컨트롤 레지스터
33; 샘플링 클록 생성 카운터 34; 플러스 보정 검출부
35; 마이너스 보정 검출부 36; 노이즈 판정부

Claims (7)

  1. 조보동기 방식에 의한 시리얼 신호를 수신하는 통신 회로에 있어서,
    입력되는 통신 데이터의 비트레이트에 대하여 4 이상의 정수인 m배의 주파수이며, 상기 통신 데이터의 1 비트 주기에 상기 m보다 작은 홀수인 n펄스 연속하는 샘플링 클록을 사용하여 상기 통신 데이터의 샘플링을 행하는 샘플링 회로와,
    상기 통신 데이터의 1 비트 주기에 샘플링된 n개의 수신 데이터의 다수결에 의해 다수라고 판정된 값의 수신 데이터를 출력하는 다수결 회로와,
    상기 n개의 수신 데이터 중 최선두 데이터가 상기 다수라고 판정된 값의 수신 데이터와 상이했을 때 상기 샘플링 클록을 소정량만큼 늦추고, 상기 n개의 수신 데이터 중 최후미 데이터가 상기 다수라고 판정된 값의 수신 데이터와 상이했을 때 상기 샘플링 클록을 소정량만큼 빠르게 하는 샘플링 클록 조정 수단
    을 가지고,
    상기 다수결 회로는 상기 n개의 수신 데이터 중 상기 최선두 데이터 및 상기 최후미 데이터를 제외한 데이터 중의 어느 하나가 상기 다수라고 판정된 값의 수신 데이터와 상이했을 때 노이즈 판정신호를 생성하는 노이즈 판정부를 갖는 것을 특징으로 하는 통신 회로.
  2. 제 1 항에 있어서,
    상기 샘플링 클록을 소정량만큼 늦춘 회수 또는 상기 샘플링 클록을 소정량만큼 빠르게 한 회수를 카운트하는 카운터를 갖는 것을 특징으로 하는 통신 회로.
  3. 제 2 항에 있어서,
    상기 샘플링 클록을 소정량만큼 늦춘 회수 또는 상기 샘플링 클록을 소정량만큼 빠르게 한 회수가 소정값 이상일 때 보정 플래그가 설정되는 레지스터를 갖는 것을 특징으로 하는 통신 회로.
  4. 제 1 항에 있어서,
    상기 다수결 회로가 출력하는 수신 데이터를 격납하는 수신 데이터 격납 수단을 갖고,
    상기 샘플링 클록 조정 수단에서 상기 샘플링 클록을 소정량만큼 늦췄을 경우 또는 상기 샘플링 클록을 소정량만큼 빠르게 한 경우에 상기 수신 데이터 격납 수단으로의 수신 데이터의 격납을 정지하는 것을 특징으로 하는 통신 회로.
  5. 제 1 항에 있어서,
    상기 다수결 회로가 출력하는 수신 데이터를 격납하는 수신 데이터 격납 수단을 갖고,
    상기 샘플링 클록을 소정량만큼 늦춘 수신 데이터 또는 상기 샘플링 클록을 소정량만큼 빠르게 한 수신 데이터의 상기 수신 데이터 격납 수단에 있어서의 비트 위치를 나타내는 플래그가 설정되는 레지스터를 갖는 것을 특징으로 하는 통신 회로.
  6. 제 1 항에 있어서,
    상기 샘플링 회로에서의 상기 m과 상기 n의 적어도 일방을 변경 가능하게 한 것을 특징으로 하는 통신 회로.
  7. 조보동기 방식에 의한 시리얼 신호를 수신하는 통신 회로의 샘플링 조정 방법으로서,
    입력되는 통신 데이터의 비트레이트에 대하여 4 이상의 정수인 m배의 주파수이고, 상기 통신 데이터의 1 비트 주기에 상기 m보다 작은 홀수인 n펄스 연속하는 샘플링 클록을 사용하여 상기 통신 데이터의 샘플링을 행하고,
    상기 통신 데이터의 1 비트 주기에 샘플링된 n개의 수신 데이터의 다수결에 의해 다수라고 판정된 값의 수신 데이터를 출력하고,
    상기 n개의 수신 데이터 중 최선두 데이터가 상기 다수라고 판정된 값의 수신 데이터와 상이했을 때 상기 샘플링 클록을 소정량만큼 늦추고, 상기 n개의 수신 데이터 중 최후미 데이터가 상기 다수라고 판정된 값의 수신 데이터와 상이했을 때 상기 샘플링 클록을 소정량만큼 빠르게 하고, 상기 n개의 수신 데이터 중 상기 최선두 데이터 및 상기 최후미 데이터를 제외한 데이터 중의 어느 하나가 상기 다수라고 판정된 값의 수신 데이터와 상이했을 때 노이즈 판정신호를 생성하는 것을 특징으로 하는 샘플링 조정 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI488047B (zh) * 2013-08-02 2015-06-11 Holtek Semiconductor Inc 單線信號傳輸裝置及傳輸方法
EP2846462A1 (de) * 2013-09-04 2015-03-11 Siemens Aktiengesellschaft Verfahren zum Überwachen einer Stromversorgung
US9582109B2 (en) * 2013-09-30 2017-02-28 Himax Technologies Limited Method for detecting touch panel noise and performing signal control and associated controller
JP6456649B2 (ja) * 2014-10-10 2019-01-23 日本電産サンキョー株式会社 電子機器装置、及びシリアル通信速度調整方法
DE102017201537B3 (de) * 2017-01-31 2018-06-14 Lenze Automation Gmbh Schaltung zum Erzeugen eines Abtastsignals für eine UART-Schnittstelle und UART-Schnittstelle
WO2018183227A1 (en) 2017-03-31 2018-10-04 Arkema Inc. Modular hood for coating glass containers
CN110597752B (zh) * 2019-09-02 2021-02-19 广州粒子微电子有限公司 一种uart指令数据接收系统及其接收方法
US20230033295A1 (en) * 2020-01-08 2023-02-02 Fanuc Corporation Communication device, industrial machine, and communication method
US11916561B1 (en) * 2022-01-24 2024-02-27 Avago Technologies International Sales Pte. Limited Adaptive alignment of sample clocks within analog-to-digital converters
CN117672335A (zh) * 2022-08-26 2024-03-08 长鑫存储技术有限公司 芯片测试电路及存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070047686A1 (en) * 2005-08-29 2007-03-01 Nec Electronics Corporation Clock and data recovery circuit
JP2010206533A (ja) * 2009-03-03 2010-09-16 Japan Radio Co Ltd シリアル通信方式

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3424859A (en) * 1965-08-23 1969-01-28 Clavier Corp Automatic distribution central
US3772657A (en) * 1971-11-30 1973-11-13 Mi2 Inc Columbus Magnetic tape data handling system employing dual data block buffers
JPS62230117A (ja) * 1985-11-01 1987-10-08 Nippon Telegr & Teleph Corp <Ntt> Ｐｌｌ回路
JP2856939B2 (ja) * 1991-05-02 1999-02-10 三菱電機株式会社 データ受信方法
JP3093730B2 (ja) 1998-05-29 2000-10-03 静岡日本電気株式会社 無線選択呼び出し受信機
JP2001111536A (ja) * 1999-08-13 2001-04-20 Lucent Technol Inc 信号間に必要な対応関係を確保する信号処理方法および装置
JP4352297B2 (ja) * 2000-08-02 2009-10-28 ソニー株式会社 シリアル通信装置及びこれを用いた信号処理装置
CN1235377C (zh) * 2002-06-06 2006-01-04 华为技术有限公司 数字载波恢复装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070047686A1 (en) * 2005-08-29 2007-03-01 Nec Electronics Corporation Clock and data recovery circuit
JP2010206533A (ja) * 2009-03-03 2010-09-16 Japan Radio Co Ltd シリアル通信方式

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