CN102594741B - 通信电路以及采样调整方法 - Google Patents

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Abstract

本发明提供一种通信电路以及采样调整方法，用于将采样时钟的定时与接收数据的定时匹配。所述通信电路具有：采样电路(12)，其使用频率是输入的通信数据的比特率的m倍、在通信数据的1比特周期中作为比m小的奇数的n个脉冲连续的采样时钟进行采样；多数表决电路(14)，其输出通过在通信数据的1比特周期中采样的n个接收数据的多数表决而判定为多数的值的接收数据；以及采样时钟调整单元(24、34、35)，其当在n个接收数据中开头附近的数据与其它数据不同时，使采样时钟延迟预定量，当在n个接收数据中最末尾附近的数据与其它数据不同时，使采样时钟提前预定量。

Description

通信电路以及采样调整方法
技术领域
本发明涉及通过同步起止方式进行串行通信的通信电路以及采样调整方法。
背景技术
作为通过同步起止方式将串行信号变换为并行信号，或者进行逆方向的变换的集成电路，存在UART(Universal Asynchronous Receiver Transmitter)等通信电路。
图5表示现有的通信电路的一例的结构框图。在该图中，在端子1输入图6(A)所示的通信数据，将该通信数据供给接收数据采样电路2。接收数据采样电路2检测通信数据中包含的起始比特，生成图6(B)所示的采样时钟，在采样时钟的高电平期间对通信数据进行采样，由此获得图6(C)所示的接收数据。将接收数据供给接收数据存储寄存器3，通过通信控制电路4的控制，存储在接收数据存储寄存器3中。
公知有根据在每个符号(symbol)期间每次3个地取得的数据，使用多数表决判定法，进行每1个符号的符号判定的技术(例如参照专利文献1)。
在现有的通信电路中，采样时钟的定时(timing)为固定，例如在由于起始比特的检测定时偏移等的影响而使采样时钟的定时偏离接收数据的定时的情况下，存在可能无法正常接收接收数据的问题。
【专利文献1】日本特开平11-341089号公报
发明内容
本发明是鉴于上述问题而提出的，其目的在于提供使采样时钟的定时与接收数据的定时匹配的通信电路以及采样调整方法。
本发明的一个实施方式的通信电路，采用同步起止方式来接收串行信号，其中，具有：采样电路(12)，其使用频率是输入的通信数据的比特率的4以上的整数的m倍、并且在所述通信数据的1比特周期中比所述m小的奇数的n个脉冲连续的采样时钟，进行所述通信数据的采样；多数表决电路(14)，其输出通过在所述通信数据的1比特周期中采样的n个接收数据的多数表决而判定为多数的值的接收数据；以及采样时钟调整单元(24、34、35)，其当在所述n个接收数据中，开头附近的数据与其它数据不同时，使所述采样时钟延迟预定量，当在所述n个接收数据中，最末尾附近的数据与其它数据不同时，使所述采样时钟提前预定量。
理想的是具有对使所述采样时钟延迟了预定量的次数或使所述采样时钟提前了预定量的次数进行计数的计数器(25、26)。
理想的是具有在使所述采样时钟延迟了预定量的次数或使所述采样时钟提前了预定量的次数为预定值以上时设定补偿标志的寄存器(28)。
理想的是具有存储所述多数表决电路(14)输出的接收数据的接收数据存储单元(15)，在通过所述采样时钟调整单元(24、34、35)使所述采样时钟延迟了预定量的情况下或使所述采样时钟提前了预定量的情况下，停止向所述接收数据存储单元存储接收数据。
理想的是具有存储所述多数表决电路(14)输出的接收数据的接收数据存储单元(15)，具有设定表示使所述采样时钟延迟了预定量的接收数据或使所述采样时钟提前了预定量的接收数据在所述接收数据存储单元中的比特位置的标志的寄存器(28)。
理想的是可以变更所述采样电路中的所述m和所述n中的至少一方。
本发明的一个实施方式的采样调整方法，是以同步起止方式来接收串行信号的通信电路的采样调整方法，其中，使用频率是输入的通信数据的比特率的4以上的整数的m倍、并且在所述通信数据的1比特周期中比所述m小的奇数的n个脉冲连续的采样时钟，进行所述通信数据的采样；输出通过在通信数据的1比特周期中采样的n个接收数据的多数表决而判定为多数的值的接收数据；以及当在所述n个接收数据中，开头附近的数据与其它数据不同时，使所述采样时钟延迟预定量，当在所述n个接收数据中，最末尾附近的数据与其它数据不同时，使所述采样时钟提前预定量。
另外，上述括号内的参照符号是为了方便理解而赋予的，仅仅是一个例子，并不限定为图示的方式。
根据本发明，可以使采样时钟的定时与接收数据的定时匹配。
附图说明
图1表示本发明的通信电路的一个实施方式的概要框图。
图2表示本发明的通信电路的一个实施方式的详细框图。
图3表示用于说明本发明中的采样的图。
图4表示用于说明本发明中的采样的图。
图5表示现有的通信电路的一例的结构框图。
图6表示用于说明现有技术的采样的图。
符号说明
12接收数据采样电路
13通信控制电路
14多数表决电路
15接收数据存储寄存器
21起始比特检测电路
22停止比特检测电路
23接收控制电路
24采样时钟生成电路
25正补偿次数计数器
26负补偿次数计数器
27噪声次数计数器
28状态寄存器
31接收比特计数器
32控制寄存器
33采样时钟生成计数器
34正补偿检测部
35负补偿检测部
36噪声判定部
具体实施方式
以下，参照附图说明本发明的实施方式。
(通信电路的结构框图)
图1和图2分别表示本发明的通信电路的一个实施方式的概要框图和详细框图。本发明的通信电路是通过同步起止方式进行串行通信的接收的电路。
在图1中，本发明的通信电路具有接收数据采样电路12、通信控制电路13、多数表决电路14和接收数据存储寄存器15。在端子11从传输线路输入通信数据，将该通信数据供给接收数据采样电路12和通信控制电路13。
通信控制电路13检测通信数据中包含的起始比特，生成用于进行通信数据的采样的采样时钟。采样时钟是通信数据的比特率(频率)的m(m为4以上的整数)倍的频率，是在通信数据的1比特期间连续的n个脉冲(n是小于m的奇数)。在以后的说明中，例如设m＝4、n＝3来进行说明。即，采样时钟在通信数据的1比特期间为3个脉冲(时钟)。
接收数据采样电路12在上述通信数据的1比特期间使用3个脉冲的采样时钟来进行通信数据的采样，将得到的接收数据供给多数表决电路14。
多数表决电路14进行在1比特期间采样的第一、第二、第三接收数据的多数表决判定，将被判定为多数的值的接收数据供给接收数据存储寄存器15。另外，多数表决电路14在第一、第二、第三接收数据中的第一接收数据的值与其它第二、第三接收数据的值不同时，生成正补偿请求信号，在第一、第二、第三接收数据中的第三接收数据的值与其它第一、第二接收数据的值不同时，生成负补偿请求信号，在第一、第二、第三接收数据中的第二接收数据的值与其它第一、第三接收数据的值不同时，生成噪声判定信号，将这些信号供给通信控制电路13。
另外，当在1比特期间进行7次采样的情况下，在第一～第七接收数据中的第一和第二接收数据中的至少一方的值与其它接收数据(第三～第七接收数据)的值不同时，生成正补偿请求信号，当第一～第七接收数据中的第六和第七接收数据中的至少一方的值与其它接收数据的值不同时，生成负补偿请求信号，当第一～第七接收数据中的第三和第四以及第五接收数据中的至少一方的值与其它接收数据的值不同时，生成噪声判定信号。
通信控制电路13分别对上述的正补偿请求信号、噪声判定信号、负补偿请求信号进行计数，并且在被供给正补偿请求信号时，在通信数据的1比特期间使3个脉冲的采样时钟的输出定时例如延迟1个采样时钟周期，在被供给负补偿请求信号时，在通信数据的1比特期间使3个脉冲的采样时钟的输出定时例如提前1个采样时钟周期。另外，可以任意地设定使采样时钟的输出定时延迟或提前的偏移量，例如可以是1/2采样时钟周期或3/2采样时钟周期等。
接收数据存储寄存器15根据从通信控制电路13供给的时钟信号，将从多数表决电路14供给的接收数据例如存储一帧量(关于帧，在后面进行说明)，按照来自作为未图示的上位装置的CPU的读出请求，将存储的接收数据从端子16供给CPU。另外，通信控制电路13按照来自CPU的读出请求，将正补偿请求信号、噪声判定信号、负补偿请求信号各自的计数值和状态从端子17供给CPU。
在图2中，通信控制电路13具有起始比特检测电路21、停止比特检测电路22、接收控制电路23、采样时钟生成电路24、正补偿次数计数器25、负补偿次数计数器26、噪声次数计数器27以及状态寄存器28。
在端子11输入的通信数据，在开头具有起始比特，在最末尾具有停止比特，将从该起始比特到停止比特称为帧。起始比特检测电路21在检测出上述起始比特时，将起始比特检测信号供给接收控制电路23和采样时钟生成电路24。另外，停止比特检测电路22在检测出上述停止比特时，将停止比特检测信号供给接收控制电路23。
接收控制电路23在被供给起始比特检测信号后，生成把与起始比特检测信号同步的通信数据的1比特期间作为一个周期的第一时钟信号，供给采样时钟生成电路24和接收数据存储寄存器15。与此同时，通过接收比特计数器31对上述第一时钟信号进行计数，作为接收比特数。另外，接收控制电路23识别从检测出起始比特到检测出停止比特的帧，通知给图2的电路各部。接收数据存储寄存器15与上述第一时钟信号同步地存储接收数据。
从作为上位装置的CPU在接收控制电路23的控制寄存器32中设定起始比特和停止比特各自的比特模式(bit pattern)、在通信数据的1比特期间针对正补偿次数计数器25、负补偿次数计数器26、噪声次数计数器27各自的计数值的阈值、m、n的各值等各种控制信息。
上述起始比特和停止比特的比特模式被通知给起始比特检测电路21和停止比特检测电路22，阈值被分别通知给正补偿次数计数器25、负补偿次数计数器26、噪声次数计数器27。另外，m、n各值被通知给采样时钟生成电路24。
采样时钟生成电路24具有采样时钟生成计数器33。采样时钟生成计数器33是m进制的环形计数器，在m＝4、n＝3的情况下，是4进制的环形计数器。采样时钟生成计数器33在被供给起始比特检测信号时被复位为零，对将第一时钟信号频率倍增到m倍(在此为4倍)后的第二时钟信号进行计数。另外，通过采样时钟生成电路24生成第二时钟信号。然后，采样时钟生成电路24在采样时钟生成计数器33的计数值为“1”、“2”、“3”时，将第二时钟信号作为采样时钟供给接收数据采样电路12。接收数据采样电路12使用该采样时钟进行通信数据的采样。
另外，采样时钟生成计数器33在从多数表决电路14供给正补偿请求信号时，将计数值加1，在供给负补偿请求信号时，将计数值减1，由此使采样时钟的输出定时延迟或提前。
多数表决电路14进行第一、第二、第三接收数据的多数表决判定，将判定为多数的值的接收数据供给接收数据存储寄存器15，并具有正补偿检测部34、负补偿检测部35和噪声判定部36。
正补偿检测部34在第一、第二、第三接收数据中的第一接收数据的值与其它接收数据的值不同时，生成正补偿请求信号，供给采样时钟生成计数器33以及正补偿次数计数器25。
负补偿检测部35在第一、第二、第三接收数据中的第三接收数据的值与其它接收数据的值不同时，生成负补偿请求信号，供给采样时钟生成计数器33以及负补偿次数计数器26。
噪声判定部36在第一、第二、第三接收数据中的第二接收数据的值与其它接收数据的值不同时，生成噪声判定信号，供给噪声次数计数器27。另外，可以将正补偿请求信号、负补偿请求信号、噪声判定信号分别供给状态寄存器28。
正补偿次数计数器25例如对1帧期间的正补偿请求信号的次数进行计数，将正补偿请求信号的计数值本身写入状态寄存器28，或者在正补偿请求信号的计数值为从控制寄存器32通知的正补偿请求信号的阈值以上时，例如将值为1的正补偿标志写入状态寄存器28。
负补偿次数计数器26例如对1帧期间的负补偿请求信号的次数进行计数，将负补偿请求信号的计数值本身写入状态寄存器28，或者在负补偿请求信号的计数值为从控制寄存器32通知的负补偿请求信号的阈值以上时，例如将值为1的负补偿标志写入状态寄存器28。
噪声次数计数器27例如对1帧期间的噪声判定信号的次数进行计数，将噪声判定信号的计数值本身写入状态寄存器28，或者在噪声判定信号的计数值为从控制寄存器32通知的噪声判定信号的阈值以上时，例如将值为1的噪声判定标志写入状态寄存器28。
这样，状态寄存器28中存储有正补偿请求信号的计数值或者正补偿标志、负补偿请求信号的计数值或者负补偿标志、噪声判定信号的计数值或者噪声判定标志，因此，外部的CPU通过访问状态寄存器28进行监视，来识别通信环境的状态。另外，CPU可以根据通信环境的状态，改写针对控制寄存器32的正补偿次数计数器25、负补偿次数计数器26、噪声次数计数器27各自的计数值的阈值，进行与通信环境对应的阈值的设定。
另外，正补偿次数计数器25、负补偿次数计数器26、噪声次数计数器27分别可以对数帧以上的预定期间中的次数进行计数。
状态寄存器28存储正补偿请求信号的计数值或正补偿标志、负补偿请求信号的计数值或负补偿标志、噪声判定信号的计数值或噪声判定标志，按照来自CPU的读出请求从端子17供给CPU。而且，状态寄存器28还可以为存储表示一帧中的正补偿请求信号、负补偿请求信号、噪声判定信号分别发生的接收数据在接收数据存储寄存器中的比特位置的标志，按照来自CPU的读出请求，从端子17供给CPU的结构。
(动作)
图3(A)所示的通信数据被输入到端子11，对此，在生成图3(B)表示的采样时钟的情况下，在采样时钟的高电平期间对通信数据进行采样，由此，分别在通信数据的1比特期间获得第一、第二、第三接收数据。在这种情况下，通信数据的1比特期间的第一、第二、第三接收数据相同，因此，在多数表决电路14中输出图3(C)所示的接收数据。
图4(A)所示的通信数据被输入到端子11，对此，考虑例如由于起始比特的检测定时发生偏移等的影响，而生成了图4(B)所示的采样时钟的情况。在这种情况下，相对于期间T1的第一、第二接收数据的值为0，第三接收数据的值为1，多数表决电路14输出的接收数据的值如图4(C)所示成为0。另外，负补偿检测部35因为第一、第二、第三接收数据中的第三接收数据的值与其它接收数据不同，因此生成负补偿请求信号。由此，采样时钟生成计数器33的计数值被减1，在期间T2，如图4(B)所示，采样时钟的定时被提前。
由此，期间T2中的第一、第二、第三接收数据的值全部成为1。在其后的期间T3、T4、T5的各自中，第一、第二、第三接收数据也全部相同。
CPU通过改写控制寄存器32的m、n各自的值，可将在1比特期间输出的采样时钟的数量切换为3脉冲、5脉冲或7脉冲，以与通信环境对应的精度进行采样时钟的定时调整，可以通过增加在1比特期间输出的采样时钟的数量，来提高接收数据的可靠性。
另外，在上述实施方式中，始终将多数表决电路14输出的被判定为多数的值的接收数据存储在接收数据寄存器15中，但是也可以为将来自正补偿检测部34、负补偿检测部35的正补偿请求信号、负补偿请求信号分别供给接收数据存储寄存器15，在接收数据存储寄存器15中当被供给了正补偿请求信号或负补偿请求信号时，停止接收数据的存储的结构。该功能在发生了使采样时钟的输出定时延迟或提前的补偿时废弃接收数据的情况下有效。

Claims (7)

1.一种通信电路，其以同步起止方式来接收串行信号，其特征在于，
具有：
起始比特检测电路，其检测通信数据的起始比特；
接收控制电路，其生成与起始比特同步的时钟信号；
采样时钟生成电路，其根据接收控制电路生成的时钟信号生成采样时钟；
采样电路，其使用频率是通信数据的比特率的m倍、并且在所述通信数据的1比特周期中的n个脉冲连续的采样时钟，进行所述通信数据的采样以获得n个接收数据，其中，m为4以上的整数，n为比m小的奇数；
多数表决电路，其输出通过在所述通信数据的1比特周期中采样的n个接收数据的多数表决而判定为多数的值的接收数据；以及
采样时钟调整单元，其当在所述n个接收数据中开头附近的数据与其它数据不同时，使所述采样时钟延迟预定量，当在所述n个接收数据中最末尾附近的数据与其它数据不同时，使所述采样时钟提前预定量。
2.根据权利要求1所述的通信电路，其特征在于，
具有对使所述采样时钟延迟了预定量的次数或使所述采样时钟提前了预定量的次数进行计数的计数器。
3.根据权利要求2所述的通信电路，其特征在于，
具有在使所述采样时钟延迟了预定量的次数或使所述采样时钟提前了预定量的次数为预定值以上时设定补偿标志的寄存器。
4.根据权利要求1所述的通信电路，其特征在于，
具有存储所述多数表决电路输出的接收数据的接收数据存储单元，
在通过所述采样时钟调整单元使所述采样时钟延迟了预定量的情况下或使所述采样时钟提前了预定量的情况下，停止向所述接收数据存储单元存储接收数据。
5.根据权利要求1所述的通信电路，其特征在于，
具有存储所述多数表决电路输出的接收数据的接收数据存储单元，
具有设定表示使所述采样时钟延迟了预定量的接收数据或使所述采样时钟提前了预定量的接收数据在所述接收数据存储单元中的比特位置的标志的寄存器。
6.根据权利要求1所述的通信电路，其特征在于，
能够变更所述采样电路中的所述m和所述n中的至少一方。
7.一种采样调整方法，其是以同步起止方式来接收串行信号的通信电路的采样调整方法，其特征在于，
检测通信数据的起始比特；
生成与起始比特同步的时钟信号；
根据时钟信号生成采样时钟信号；
其使用频率是通信数据的比特率的m倍、并且在所述通信数据的1比特周期中的n个脉冲连续的采样时钟，进行所述通信数据的采样以获得n个接收数据，其中，m为4以上的整数，n为比m小的奇数；
输出通过在所述通信数据的1比特周期中采样的n个接收数据的多数表决而判定为多数的值的接收数据；以及
当在所述n个接收数据中开头附近的数据与其它数据不同时，使所述采样时钟延迟预定量，当在所述n个接收数据中最末尾附近的数据与其它数据不同时，使所述采样时钟提前预定量。
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