CN117672335A - 芯片测试电路及存储器 - Google Patents

Abstract

本申请提供一种芯片测试电路及存储器，包括：采样模块基于采样时钟对连续的多个片选信号进行采样，记基于奇时钟采样得到的数据为奇数据，记基于偶时钟采样得到的数据为偶数据；运算模块基于奇数据和偶数据进行对比运算，获得运算结果；输出模块在输出时钟处于第一状态时，实时获取运算结果，以及用于在输出时钟处于第二状态时，锁存当前的运算结果以及停止获取新的运算结果并输出锁存的运算结果，第一状态和第二状态互为反相，输出时钟的周期为单个片选信号的长度，输出时钟的上升沿与最先采样到片选信号的采样时钟的上升沿对齐。本方案能够实现准确可靠的片选信号测试。

Description

芯片测试电路及存储器

技术领域

本申请涉及存储器技术，尤其涉及一种芯片测试电路及存储器。

背景技术

伴随存储器技术的发展，存储器被广泛应用在多种领域，比如，动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)的使用非常广泛。

实际应用中，为了保证存储器的正常工作，通常需要对存储器进行信号测试。比如，为了改善片选(Chip Select，简称CS)信号引脚的时间裕度，进行片选测试(CStraining)，也称CS训练。因此，需要提供一种方案来实现CS测试。

发明内容

本申请的实施例提供一种芯片测试电路及存储器。

根据一些实施例，本申请第一方面提供一种芯片测试电路，包括：采样模块，用于基于采样时钟对连续的多个片选信号进行采样，片选信号的每一数据位的保持时长等于系统时钟的周期，采样时钟包含相位相反的奇时钟和偶时钟，奇时钟和偶时钟的周期等于系统时钟的周期的两倍，记基于奇时钟采样得到的数据为奇数据，记基于偶时钟采样得到的数据为偶数据；运算模块，与采样模块连接，用于基于奇数据和偶数据进行对比运算，获得运算结果；输出模块，与运算模块连接，用于在输出时钟处于第一状态时，实时获取运算结果，以及用于在输出时钟处于第二状态时，锁存当前的运算结果以及停止获取新的运算结果并输出锁存的运算结果，第一状态和第二状态互为反相，输出时钟的周期为单个片选信号的长度，输出时钟的上升沿与最先采样到片选信号的采样时钟的上升沿对齐。

在一些实施例中，每个片选信号包括四个数据位。

在一些实施例中，运算模块包括：第一延迟单元、第二延迟单元、第一运算单元和第二运算单元；第一延迟单元，与采样模块连接，用于将奇数据按照预定的时间间隔依次延时输出，得到第一延迟奇数据、第二延迟奇数据、第三延迟奇数据和第四延迟奇数据；第二延迟单元，与采样模块连接，用于将偶数据按照时间间隔依次延时输出，得到第一延迟偶数据、第二延迟偶数据、第三延迟偶数据和第四延迟偶数据；第一运算单元的输入端与第一延迟单元和第二延迟单元连接，第一运算单元用于接收第一延迟偶数据、第二延迟奇数据、第三延迟偶数据和第四延迟奇数据，并对比第一延迟偶数据和第二延迟奇数据，以及对比第三延迟偶数据和第四延迟奇数据；第一运算单元的输出端与输出模块连接；第二运算单元的输入端与第一延迟单元和第二延迟单元连接，第二运算单元用于接收第一延迟奇数据、第二延迟偶数据、第三延迟奇数据和第四延迟偶数据，并对比第一延迟奇数据和第二延迟偶数据，以及对比第三延迟奇数据和第四延迟偶数据；第二运算单元的输出端与输出模块连接。

在一些实施例中，第一运算单元包括：第一非门和第二非门、第一与非门和第二与非门、以及第一或非门；第一非门的输入端接收第一延迟偶数据，第一非门的输出端与第一与非门的第一输入端连接；第一与非门的第二输入端接收第二延迟奇数据，第一与非门的输出端与第一或非门的第一输入端连接；第二非门的输入端接收第三延迟偶数据，第二非门的输出端与第二与非门的第一输入端连接；第二与非门的第二输入端接收第四延迟奇数据，第二与非门的输出端与第一或非门的第二输入端连接；第一或非门的输出端与输出模块连接；第二运算单元包括：第三非门和第四非门、第三与非门和第四与非门、以及第二或非门；第三非门的输入端接收第一延迟奇数据，第三非门的输出端与第三与非门的第一输入端连接；第三与非门的第二输入端接收第二延迟偶数据，第三与非门的输出端与第二或非门的第一输入端连接；第四非门的输入端接收第三延迟奇数据，第四非门的输出端与第四与非门的第一输入端连接；第四与非门的第二输入端接收第四延迟偶数据，第四与非门的输出端与第二或非门的第二输入端连接；第二或非门的输出端与输出模块连接。

在一些实施例中，第一延迟单元包括：多个串联的第一延迟子单元；首个第一延迟子单元的输入端与采样模块连接，用于接收基于奇数据生成的第一延迟奇数据；每个第一延迟子单元的输入端与前一第一延迟子单元的输出端连接，每个第一延迟子单元用于将接收的数据经过时间间隔后输出；第二延迟单元包括：多个串联的第二延迟子单元；首个第二延迟子单元的输入端与采样模块连接，用于接收基于偶数据生成的第一延迟偶数据；每个第二延迟子单元的输入端与前一第二延迟子单元的输出端连接，每个第二延迟子单元用于将接收的数据经过时间间隔后输出。

在一些实施例中，每个第一延迟子单元包括第一触发器和第五非门，第一触发器的输入端作为第一延迟子单元的输入端，第一触发器的输出端与第五非门的输入端连接，第五非门的输出端作为第一延迟子单元的输出端；其中，第奇数个第一触发器的时钟端连接奇时钟的反相信号，第偶数个第一触发器的时钟端连接奇时钟；每个第二延迟子单元包括第二触发器和第六非门，第二触发器的输入端作为第二延迟子单元的输入端，第二触发器的反相输出端与第六非门的输入端连接，第六非门的输出端作为第二延迟子单元的输出端；其中，第奇数个第二触发器的时钟端连接偶时钟的反相信号，第偶数个第二触发器的时钟端连接偶时钟。

在一些实施例中，运算模块还包括：第一使能单元，与采样模块和第一延迟单元连接，用于响应于使能信号，将采样模块采样的奇数据传输至第一延迟单元的输入端并作为第一延迟奇数据；第二使能单元，与采样模块和第二延迟单元连接，用于响应于使能信号，将采样模块采样的偶数据传输至第二延迟单元的输入端并作为第一延迟偶数据。

在一些实施例中，输出时钟包括相位相反的第一输出时钟和第二输出时钟；在同一时刻下，第一输出时钟或第二输出时钟有效；其中任一输出时钟有效表征该输出时钟对应的采样时钟最先采样到片选信号。

在一些实施例中，输出模块包括：第一输出单元和第二输出单元，第一输出单元和第二输出单元的输出端连接；第一输出单元的输入端与第一运算单元连接，用于响应于第一输出时钟有效，在第一输出时钟处于第一状态时，实时获取第一运算单元输出的运算结果；以及，在第一输出时钟处于第二状态时，锁存当前的运算结果以及停止获取新的运算结果并输出锁存的运算结果；第二输出单元的输入端与第二运算单元连接，用于响应于第二输出时钟有效，在第二输出时钟处于第一状态时，实时获取第二运算单元输出的运算结果；以及，在第二输出时钟处于第二状态时，锁存当前的运算结果以及停止获取新的运算结果并输出锁存的运算结果。

在一些实施例中，第一输出单元包括：第一传输单元、第一锁存单元以及第二传输单元；其中，第一传输单元，与第一运算单元连接，用于在第一输出时钟处于第一状态时，将第一运算单元的运算结果的反相信号传输至第一锁存单元，以及，在第一输出时钟处于第二状态时，停止传输；第一锁存单元，用于在第一输出时钟处于第一状态时，将运算结果的反相信号传输至第二传输单元，以及，在第一输出时钟处于第二状态时，锁存当前的运算结果；第二传输单元，与第一锁存单元连接，用于在第一输出时钟处于第一状态时，停止输出，以及，在第一输出时钟处于第二状态时，输出第一锁存单元锁存的运算结果；第二输出单元包括：第三传输单元、第二锁存单元以及第四传输单元；其中，第三传输单元，与第二运算单元连接，用于在第二输出时钟处于第一状态时，将第二运算单元的运算结果的反相信号传输至第二锁存单元，以及，在第二输出时钟处于第二状态时，停止传输；第二锁存单元，用于在第二输出时钟处于第一状态时，将运算结果的反相信号传输至第四传输单元，以及，在第二输出时钟处于第二状态时，锁存当前的运算结果；第四传输单元，与第二锁存单元连接，用于在第二输出时钟处于第一状态时，停止输出，以及，在第二输出时钟处于第二状态时，输出第二锁存单元锁存的运算结果。

在一些实施例中，第一传输单元包括第一反相器、第一开关和第二开关；第一开关的一端连接供电信号，第一开关的另一端与第一反相器的供电端连接，第一开关的控制端连接第一输出时钟；第一反相器的输入端与第一运算单元连接，第一反相器的接地端与第二开关的一端连接；第二开关的另一端接地，第二开关的控制端连接第一输出时钟的反相信号；第一锁存单元包括第九非门和第一三态非门；第九非门的输入端与第一反相器的输出端和第一三态非门的输出端连接，第九非门的输出端与第一三态非门的输入端连接；第一三态非门的控制端连接第一输出时钟；第二传输单元包括第二反相器、第三开关和第四开关；第三开关的一端连接供电信号，第三开关的另一端与第二反相器的供电端连接，第三开关的控制端连接第一输出时钟的反相信号；第二反相器的输入端与第九非门的输出端连接，第二反相器的输出端用于输出运算结果，第二反相器的接地端与第四开关的一端连接；第四开关的另一端接地，第四开关的控制端连接第一输出时钟。

在一些实施例中，第三传输单元包括第三反相器、第五开关和第六开关；第五开关的一端连接供电信号，第五开关的另一端与第三反相器的供电端连接，第五开关的控制端连接第二输出时钟；第三反相器的输入端与第二运算单元连接，第三反相器的接地端与第六开关的一端连接；第六开关的另一端接地，第六开关的控制端连接第二输出时钟的反相信号；第二锁存单元包括第十非门和第二三态非门；第十非门的输入端与第三反相器的输出端和第二三态非门的输出端连接，第十非门的输出端与第二三态非门的输入端连接；第二三态非门的控制端连接第二输出时钟；第四传输单元包括第四反相器、第七开关和第八开关；第七开关的一端连接供电信号，第七开关的另一端与第四反相器的供电端连接，第七开关的控制端连接第二输出时钟的反相信号；第四反相器的输入端与第十非门的输出端连接，第四反相器的输出端用于输出运算结果，第四反相器的接地端与第八开关的一端连接；第八开关的另一端接地，第八开关的控制端连接第二输出时钟。

在一些实施例中，时间间隔为一个系统时钟周期。

根据一些实施例，本申请第二方面提供一种存储器，包括：如前的芯片测试电路。

本申请实施例提供的芯片测试电路及存储器中，采样模块基于奇时钟和偶时钟对连续多个片选信号进行采样获得奇数据和偶数据，运算模块基于奇数据和偶数据进行对比运算获得运算结果，输出模块响应于输出时钟输出运算结果，根据运算结果可检测出片选信号是否正常。通过上述方案，实现基于时钟周期为系统时钟周期两倍的奇时钟和偶时钟对片选信号中各数据位的采集、运算并输出运算结果，从而能够在保证采样准确可靠的同时，获得基于完整片选信号得到的运算结果并输出该运算结果，实现准确可靠的片选信号测试。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请实施例的原理。

图1为本申请一实施例示出的存储器的架构示例图；

图2为本申请一实施例示出的存储单元的结构示例图；

图3为示例的存储拓扑架构；

图4为一实施例提供的芯片测试电路的结构示例图；

图5和图6为采样的时序示例图；

图7为一实施例提供的运算模块的结构示例图；

图8和图9为数据序列的时序示例图；

图10为一实施例提供的第一运算单元和第二运算单元的结构示例图；

图11和图12为第一延迟单元和第二延迟单元的结构示例图；

图13为一实施例提供的运算模块的结构示例图；

图14为一实施例提供的输出模块的结构示例图；

图15为第一输出单元和第二输出单元的结构示例图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

本申请中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记或区分使用，不是对其对象的先后顺序或数量限制。此外，附图中的不同元件和区域只是示意性示出，因此不限于附图中示出的尺寸或距离。

下面以具体的实施例对技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

图1为本申请一实施例示出的存储器的架构示例图，如图1所示，以DRAM作为示例，包括数据输入/输出缓冲、行解码器、列解码器、感测放大器以及存储阵列。存储阵列主要由字线、位线和存储单元组成。存储阵列中的字线沿行方向延伸，存储阵列中的位线沿列方向延伸，字线与位线的交叉处为存储阵列的存储单元。

其中，每个存储单元用于存储一个位(bit)的数据。如图2所示，图2为本申请一实施例示出的存储单元的结构示例图，存储单元主要由晶体管M和电容C组成。其中，电容用于存储数据，晶体管用于根据字线状态，关断或导通。

可以通过控制行和列来激活某个存储单元，以实现对该存储单元的访问。结合读取场景作为示例：需要读取存储单元中的数据时，可以通过行解码器选中该存储单元所在行的字线，相应的，图示中的晶体管M导通，通过对位线信号的感测放大就可以感知到此时电容C上的状态。例如，如果存储单元中存储的数据为1，那么晶体管M导通后就会从存储单元的位线上读到1，反之也是同样的道理。另外，结合写入场景作为示例：需要向某存储单元中写入数据时，比如写入1。可以通过行解码器选中该存储单元所在行的字线，相应的图示中的晶体管M导通，通过将位线的逻辑电平设为1，使得电容C充电，即向存储单元写入1。反之，如果要写入0，那么位线的逻辑电平设为0，使得电容C放电，即向存储单元写入0。

实际应用中，为了增加存储容量，通常需要采用多个存储芯片。作为示例，图3为示例的存储拓扑架构。需要说明的是，图中仅是一种示例，相关技术中存在多种芯片拓扑架构，比如包括但不限于双T架构、Fly-By拓扑架构等，在此并未对其进行限制。结合图示的示例，当需要访问某存储单元时，首先要选择该存储单元所在的存储芯片，即进行片选。举例来说，某存储芯片对应的片选信号锁存为高电平时，所有的命令都被忽略，即该存储芯片未被选中；反之，若为低电平时，则该存储芯片被选中，可执行命令响应。然后，再从选中的芯片中基于地址信息选择相应的存储单元，从而实现对该存储单元的访问，比如进行数据存取等。可见，片选信号影响能否成功寻址到需访问的存储单元。

故在相关标准中规定有关于片选信号测试的相关内容。作为示例，在测试过程中向存储器发出样本信号(Sample)，存储器基于采样到的片选信号进行运算得到运算结果，如果运算结果与标准结果一致，则说明存储器能够在正常接收片选信号，CS测试通过；否则，说明存储器无法正确接收片段信号。举例来说，如下表1所示，为一示例的片选测试样本信号和对应的标准结果：

表1

output	output_B	Sample0	Sample1	Sample2	Sample3
						1	0	0	0	0	0
1	0	0	1	0	1
						0	1	1	0	1	0
1	0	1	1	1	1

其中，Sample0～Sample3为测试样本的各数据位，output为对应的标准结果，output_B为标准结果的取反结果。比如，第一行中的Sample0～Sample3为一组测试样本为0000，假设存储器能够正确接收到片选信号，则基于存储器接收到的片选信号的各数据位，运算得到的运算结果应为1；测试样本为0101，对应的标准结果为0；测试样本为1011，对应的标准结果为1；测试样本为1111，对应的标准结果为1。相关技术中，一个系统时钟周期内采集一次片选信号。

以双倍速率同步动态随机存储器(Double Data Rate Synchronous DynamicRandom Access Memory，简称DDR SDRAM)示例，在DDR5的相关标准规定了片选测试模式(CStraining mode，简称CSTM)，以独立为CS测试提供模式。一旦进入CSTM模式，DRAM将在时钟上升沿对接收到的CS信号进行采样。具体的，可以使用多用途命令(Multi PurposeCommand，简称MPC)进入和退出CSTM模式。考虑到不同存储器支持的工作频率不同，比如，DDR4的最大频率不超过3200兆赫(MHz)，故采样周期可以确保进行可靠采样。而DDR5的最大频率为6400MHz，即DDR4的最大频率的两倍。可见DDR5的速度和频率明显高于DDR4，故对CS测试的可靠性提出更高要求。

本申请实施例的一些方面涉及上述考虑。以下结合本申请的一些实施例对方案进行示例介绍。

实施例一

图4为一实施例提供的芯片测试电路的结构示例图，如图4所示，该芯片测试电路包括：

采样模块11，用于基于采样时钟对连续的多个片选信号进行采样，片选信号的每一数据位的保持时长等于系统时钟的周期，采样时钟包含相位相反的奇时钟和偶时钟，奇时钟和偶时钟的周期等于系统时钟的周期的两倍，记基于奇时钟采样得到的数据为奇数据，记基于偶时钟采样得到的数据为偶数据；

运算模块12，与采样模块11连接，用于基于奇数据和偶数据进行对比运算，获得运算结果；

输出模块13，与运算模块12连接，用于在输出时钟处于第一状态时，实时获取运算结果，以及用于在输出时钟处于第二状态时，锁存当前的运算结果以及停止获取新的运算结果并输出锁存的运算结果，第一状态和第二状态互为反相，输出时钟的周期为单个片选信号的长度，输出时钟的上升沿与最先采样到片选信号的采样时钟的上升沿对齐。

实际应用中，本实施例提供的芯片测试电路可应用在各种存储器，作为示例，可以应用在包括但不限双倍速率同步动态随机存储器(简称DDR)等。其中，每个片选信号包括至少一个数据位。结合存储器场景，在一个示例中，每个片选信号包括四个数据位。

以DDR5为例，结合实际场景进行示例说明：当需要进行CS测试时，可以启动进入CSTM模式。考虑到DDR5的高速率特点，为了保证采样的可靠性，本实施例中采用奇时钟和偶时钟进行采样，对应采样得到的信号分别称为奇数据和偶数据。其中，奇时钟和偶时钟的相位相反，且周期为系统时钟周期的两倍，因此可以为片选信号的采样提供充足的采样窗口，避免采样错误和采样失败，保证CS测试的准确性。

作为示例，可以在奇时钟和偶时钟的上升沿，对片选信号进行采样。需要说明的是，这里的“奇数据”和“偶数据”只是对响应于奇时钟和偶时钟采集得到的数据的称呼，并未限制实际采样得到的数据的具体内容或者在片选信号中的奇偶属性。举例来说，响应于奇时钟采样得到的奇数据，可能为片选信号中位于第奇数位的数据，比如，以八位数据D0～D7为例，D0、D2、D4等为位于第奇数位的数据；或者，奇数据也可能是位于第偶数位的数据，比如，D1、D3、D5等。所述的“偶数据”也可能为片选信号中第偶数位的数据或者第偶数位的数据，总之，这里的名称并未对具体的数据位进行限制。

结合图5和图6进行示例：图5和图6为采样的时序示例图。其中，CS为片选信号，CLK为系统时钟，CLK_E为偶时钟，CLK_O为奇时钟。基于奇时钟采样得到的奇数据为ODD，基于偶时钟采样得到的偶数据为EVEN。另外，图中分别示出了两种情况，一种情况为响应于奇时钟先采样到片选信号D0，另一种情况为响应于偶时钟先采样到片选信号D0。后续基于采样得到的奇数据和偶数据，整合得到完整的连续片选信号(图中示例为D0～D7)进行片选测试运算。其中，片选测试运算用于基于测试样本进行预定算法的运算，以根据运算得到的结果判断实际采样得到的信号和测试样本是否一致，若一致则说明片选信号功能正常。作为示例，通过进行对比运算获得运算结果。需要说明的是，这里只是一种示例，实际应用中也可以结合其它计算方法对测试样本进行运算。

在一个示例中，图7为一实施例提供的运算模块的结构示例图，如图7所示，运算模块12包括：第一延迟单元21、第二延迟单元22、第一运算单元23和第二运算单元24；

第一延迟单元21，与采样模块11连接，用于将奇数据ODD按照预定的时间间隔依次延时输出，得到第一延迟奇数据ODD1、第二延迟奇数据ODD2、第三延迟奇数据ODD3和第四延迟奇数据ODD4；

第二延迟单元22，与采样模块11连接，用于将偶数据EVEN按照时间间隔依次延时输出，得到第一延迟偶数据EVEN1、第二延迟偶数据EVEN2、第三延迟偶数据EVEN3和第四延迟偶数据EVEN4；

第一运算单元23的输入端与第一延迟单元21和第二延迟单元22连接，第一运算单元23用于接收第一延迟偶数据EVEN1、第二延迟奇数据ODD2、第三延迟偶数据EVEN3和第四延迟奇数据ODD4，并对比第一延迟偶数据EVEN1和第二延迟奇数据ODD2，以及对比第三延迟偶数据EVEN3和第四延迟奇数据ODD4；第一运算单元23的输出端与输出模块13连接；

第二运算单元24的输入端与第一延迟单元21和第二延迟单元22连接，第二运算单元24用于接收第一延迟奇数据ODD1、第二延迟偶数据EVEN2、第三延迟奇数据ODD3和第四延迟偶数据EVEN4，并对比第一延迟奇数据ODD1和第二延迟偶数据EVEN2，以及对比第三延迟奇数据ODD3和第四延迟偶数据EVEN4；第二运算单元24的输出端与输出模块13连接。

在一个示例中，时间间隔为一个系统时钟周期。结合图8和图9进行示例：图8和图9为数据序列的时序示例图。其中，数据序列是第一延时单元和第二延迟单元基于采样得到的奇数据和偶数据生成的，举例来说，数据序列包括第一延时单元输出的ODD1～ODD4以及第二延迟单元输出的EVEN1～EVEN4。具体的，由于本实施例中采用奇时钟和偶时钟进行片选信号的采样，故在进行片选测试的运算之前，需要先基于采样得到的奇数据和偶数据整合出完整的两个片选信号D0～D3和D4～D7。在本示例中，第一运算单元和第二运算单元分别对应前面提到的两种情况，结合图8的示例，第一运算单元在采样模块响应于奇时钟先采样到片选信号D0的情形下时，接收的第一延迟偶数据EVEN1、第二延迟奇数据ODD2、第三延迟偶数据EVEN3和第四延迟奇数据ODD4能够在每个片选信号对应的周期(比如，图中片选信号D0～D3对应的周期为四个系统时钟周期)结束之前组成一组完整的片选信号。如图8所示，即在数据位D3对应的系统时钟上升沿之后，第一运算单元接收到的EVEN1、ODD2、EVEN3和ODD4组成一个完整的片选信号D3～D0。

如图8示例的，在响应于奇时钟先采样到片选信号D0的情形下，分别在两个特定的时段，第一延迟偶数据EVEN1、第二延迟奇数据ODD2、第三延迟偶数据EVEN3和第四延迟奇数据ODD4，可以组成两个完整片选信号，D3～D0和D7～D4。类似的，如图9所示，在响应于偶时钟先采样到片选信号D0的情形下，在两个特定的时段，第一延迟奇数据ODD1、第二延迟偶数据EVEN2、第三延迟奇数据ODD3和第四延迟偶数据EVEN4，同样可以组成两个完整片选信号，D3～D0和D7～D4。这里的特定时段基于时间间隔确定，结合图中示例可知，图中在片选信号的最后一个数据位(例如D3)被采样之后，至下一片选信号的采样开始之前，比如D4被采样之前，在两种情形下，均可以基于图示的延迟奇数据和延迟偶数据组成完整的片选信号。需要说明的时，在不同情形下，D3或D4对应的采样时钟可能不同，如图8所示，响应于偶时钟CLK_E的上升沿对D3进行采样，并响应于奇时钟CLK_O的上升沿对D4进行采样，而在图9中，响应于奇时钟CLK_O的上升沿对D3进行采样，并响应于偶时钟CLK_E的上升沿对D4进行采样。这取决于哪个采样时钟先采样到片选信号，故本示例中所说的某个数据位被采样的时刻并未限制采样时钟的类型。

具体的，第一运算单元和第二运算单元基于接收的信号进行对比获得运算结果输出给输出模块。在一些示例中，第一运算单元和第二运算单元可以实时进行运算，本实施例中无需设置专门用于控制运算单元工作的控制信号。作为示例，结合图8和图9所示，实际上响应于每个系统时钟的上升沿，ODD1～ODD4和EVEN～EVEN4信号都会发生更新，相应的，第一运算单元和第二运算单元会实时进行运算，输出更新的结果。但结合图8的示例，实际上，只有在一个片选信号(比如D0～D3)对应的周期结束前的半个系统时钟周期之后，比如，图8中即D3对应的系统时钟上升沿之后，奇数据对应的数据序列(ODD2和ODD4)和偶数据对应的数据序列(EVEN1和EVEN3)方组成一个完整的片选信号D0～D3，直至下一个片选信号D4～D7开始采样。

基于上述特点，在本实施例中，输出时钟的周期为单个片选信号的长度，且输出时钟的上升沿与最先采样到片选信号的采样时钟的上升沿对齐。结合图8和图9，其中CLK_2_O为响应于奇时钟先采样到片选信号时的输出时钟，CLK_2_E为响应于偶时钟先采样到片选信号时的输出时钟。输出时钟具有第一状态和第二状态，作为示例，图中输出时钟的第一状态为低电平状态，输出时钟的第二状态为高电平状态。以图9作为示例，图9示出了响应于偶时钟最先采样到片选信号的情形，输出时钟CLK_2_E的上升沿和偶时钟CLK_E的上升沿对齐，且输出时钟CLK_2_E的周期为单个片选信号的长度，即四个系统时钟周期。如图9所示，在首个上升沿之后，输出时钟CLK_2_E处于第二状态，响应于输出时钟处于第二状态，输出模块停止获取新的运算结果，也就是说即便运算单元此时输出运算结果，输出模块也并不获取此时的结果。

结合前述的内容可知，刚开始采样时，第一延迟奇数据ODD1、第二延迟偶数据EVEN2、第三延迟奇数据ODD3和第四延迟偶数据EVEN4并未组成一个完整的片选信号，故本示例中响应于输出时钟此时处于第二状态，输出模块停止获取当前的运算结果。之后输出时钟翻转为第一状态，即低电平状态，此时输出模块实时获取运算模块输出的运算结果，但结合前述的内容可知，此时运算模块接收的信号仍未组成完整的片选信号，故输出模块仅获取运算结果但并未进行输出。直至输出时钟的下一个上升沿到来之前(也即下一片选信号D4～D7开始采样之前)，具体为片选信号的最后一个数据位D3被采样(图9中D3对应的系统时钟的上升沿)之后，ODD1、EVEN2、ODD3和EVEN4方组成一个完整的片选信号D3～D0，故当输出时钟的下一个上升沿到来时，此时输出模块锁存的运算结果正是基于完整的片选信号D3～D0得到的运算结果。故响应于输出时钟再次处于第二状态，输出模块输出当前锁存的运算结果并停止获取运算结果。之后以此类推，输出基于每个完整的片选信号得到的运算结果，从而在基于奇时钟和偶时钟保证采样准确性的同时，及时准确地输出运算结果。

具体的，第一运算单元和第二运算单元用于执行片选测试运算。在一个示例中，图10为一实施例提供的第一运算单元和第二运算单元的结构示例图，如图10所示，第一运算单元23包括：第一非门231和第二非门232、第一与非门233和第二与非门234、以及第一或非门235；第一非门231的输入端接收第一延迟偶数据EVEN1，第一非门231的输出端与第一与非门233的第一输入端连接；第一与非门233的第二输入端接收第二延迟奇数据ODD2，第一与非门233的输出端与第一或非门235的第一输入端连接；第二非门232的输入端接收第三延迟偶数据EVEN3，第二非门232的输出端与第二与非门234的第一输入端连接；第二与非门234的第二输入端接收第四延迟奇数据ODD4，第二与非门234的输出端与第一或非门235的第二输入端连接；第一或非门235的输出端与输出模块13连接；第二运算单元24包括：第三非门241和第四非门242、第三与非门243和第四与非门244、以及第二或非门245；第三非门241的输入端接收第一延迟奇数据ODD1，第三非门241的输出端与第三与非门243的第一输入端连接；第三与非门243的第二输入端接收第二延迟偶数据EVEN2，第三与非门243的输出端与第二或非门245的第一输入端连接；第四非门242的输入端接收第三延迟奇数据ODD3，第四非门242的输出端与第四与非门244的第一输入端连接；第四与非门244的第二输入端接收第四延迟偶数据EVEN4，第四与非门244的输出端与第二或非门245的第二输入端连接；第二或非门245的输出端与输出模块13连接。

实际应用中，运算模块输出的运算结果所表征的内容可以结合输出模块的输入输出关系设定，举例来说，假设输出模块的输入信号和输出信号的电平状态一致，则运算模块(本示例中为第一运算单元和第二运算单元)可按照基于测试样本输出标准结果进行设计；再举例来说，假设输出模块的输入信号和输出信号的电平相反，则可将运算模块按照基于测试样本输出标准结果的取反结果进行设计，在此不对其进行限制。具体的，实际应用中将输出模块输出的运算结果与标准结果(表1中的output)进行比较来获得CS测试结果。本示例中以运算模块输出的运算结果为CS测试中标准结果的取反结果进行举例说明。

本示例中，以测试样本Sample0～Sample3为1010的情形，对应的标准结果为0，取反结果为1，即当测试样本Sample0～Sample3为1010时，如果片选信号接收正常，那么第一运算单元或第二运算单元应输出1。其中，采样的片选信号的D0～D3和测试样本的Sample0～Sample3一一对应。结合第二运算单元作为示例：假设采样到的D0～D3分别为1010，即图中此时的EVEN4为1，ODD3为0，EVEN2为1，ODD1为0。相应的，ODD1经过第一非门输出1，和为1的EVEN2输入第一与非门进行与非运算，第一与非门输出0至第一或非门；类似的，ODD3经过第二非门输出1，和为1的EVEN4输入第二与非门进行与非运算，第二与非门输出0至第一或非门；相应的，第一或非门的两个输入均为0，第一或非门输出为1的运算结果。可知，第二运算单元输出的运算结果与标准结果的取反结果一致，即输出模块最终输出的运算结果将与标准结果一致，故片选测试正常。假设采样到的D0～D3不为1010，例如任一数据位发生变化，则第一与非门或第二与非门将对应输出1，只要任一与非门输出1，则第一或非门将输出0，与标准结果的取反结果不一致。基于上述，可以输出能够表征片选测试是否正常的运算结果。

本示例中，第一运算单元和第二运算单元通过非门、与非门以及或非门等常规器件实现，从而在保证片选测试准确可靠进行的同时，有效简化电路结构，降低成本。

具体的，为了基于采样的奇数据和偶数据，整合得到完整的片选信号，在一个示例中，运算模块通过对奇数据和偶数据进行间隔延迟，得到多个数据序列，利用这多个数据序列在特定时段内组合为完整的片选信号进行运算。

作为示例，图11为一实施例提供的第一延迟单元和第二延迟单元的结构示例图，如图11所示，第一延迟单元21包括：多个串联的第一延迟子单元211；首个第一延迟子单元211的输入端与采样模块11连接，用于接收基于奇数据ODD生成的第一延迟奇数据ODD1；每个第一延迟子单元211的输入端与前一第一延迟子单元211的输出端连接，每个第一延迟子单元211用于将接收的数据经过时间间隔后输出；第二延迟单元22包括：多个串联的第二延迟子单元221；首个第二延迟子单元221的输入端与采样模块11连接，用于接收基于偶数据EVEN生成的第一延迟偶数据EVEN1；每个第二延迟子单元221的输入端与前一第二延迟子单元221的输出端连接，每个第二延迟子单元221用于将接收的数据经过时间间隔后输出。

其中，第一延迟子单元和第二延迟子单元的数量可以根据片选信号的长度确定，比如，可以为一个或多个。作为示例，片选信号的长度为四个数据位，则第一延迟子单元和第二延迟子单元的数量均为三个。具体的，首个第一延迟子单元的输入端输出基于奇数据ODD生成的第一延迟奇数据ODD1，每个第一延迟子单元的输出端分别输出ODD2、ODD3和ODD4。类似的，首个第二延迟子单元的输入端输出基于偶数据EVEN生成的第一延迟偶数据EVEN1，每个第二延迟子单元的输出端分别输出EVEN2、EVEN3和EVEN4。

作为示例，相邻的延迟奇数据之间的时间间隔为一个系统时钟周期，相邻的延迟偶数据之间的时间间隔同样为一个系统时钟周期。具体的，奇时钟和偶时钟的相位相反且周期为系统时钟周期的两倍，故对应的延迟奇数据和延迟偶数据之间(比如，ODD1和EVEN1之间，或者ODD2和EVEN2之间)同样相差一个系统时钟周期。结合前述的示例，基于上述延迟单元产生的各数据序列，在片选信号的最后一个数据位开始采样至下一片选信号开始采样的时段内，能够构成完整的片选信号用于进行片选测试运算，相应的输出模块输出此时段内的运算结果，从而实现片选测试结果的准确输出。

在一个示例中，图12为一实施例提供的第一延迟单元和第二延迟单元的结构示例图，如图12所示，每个第一延迟子单元211包括第一触发器31和第五非门32，第一触发器31的输入端作为第一延迟子单元211的输入端，第一触发器31的输出端与第五非门32的输入端连接，第五非门32的输出端作为第一延迟子单元211的输出端；其中，第奇数个第一触发器31的时钟端连接奇时钟的反相信号CLK_OB，第偶数个第一触发器31的时钟端连接奇时钟CLK_O；每个第二延迟子单元221包括第二触发器33和第六非门34，第二触发器33的输入端作为第二延迟子单元221的输入端，第二触发器33的反相输出端与第六非门34的输入端连接，第六非门34的输出端作为第二延迟子单元221的输出端；其中，第奇数个第二触发器33的时钟端连接偶时钟的反相信号CLK_EB，第偶数个第二触发器33的时钟端连接偶时钟CLK_E。

本示例中，通过触发器和非门构成延迟子单元，产生具有一定时间间隔的数据序列，从而实现后续片选测试结果的运算和准确输出。并且，通过常规器件能够简化电路结构，降低成本。此外，通过触发器输出反相输出结合非门执行反相处理的方式，能够起到驱动作用，提高产生信号的准确性。

实际应用中，考虑到DDR5中规定了专门的片选测试模式(CSTM)，在一个示例中，还可以设置用于控制进入或退出该模式的使能单元，以更好适用于存储器场景。作为示例，图13为一实施例提供的运算模块的结构示例图，如图13所示，运算模块12还包括：第一使能单元25，与采样模块11和第一延迟单元21连接，用于响应于使能信号CSTM_EN，将采样模块11采样的奇数据ODD传输至第一延迟单元21的输入端并作为第一延迟奇数据ODD1；第二使能单元26，与采样模块11和第二延迟单元22连接，用于响应于使能信号CSTM_EN，将采样模块11采样的偶数据EVEN传输至第二延迟单元22的输入端并作为第一延迟偶数据EVEN1。

在一个示例中，如图13所示，第一使能单元25和第二使能单元26均可以由与非门和非门构成，与非门的一个输入端接收使能信号，另一输入端接收奇数据或偶数据，与非门的输出端与非门的输入端连接，非门的输出端连接至第一延迟单元或第二延迟单元。以第一使能单元25为例，使能信号为高电平有效，即当使能信号为高电平状态时，进入片选测试模式，与非门的输出取决于另一输入，即奇数据ODD为1还是为0，结合非门进行再次取反运算，实现将奇数据ODD传输至第一延迟单元的输入端处，作为第一延迟奇数据ODD1。

通过设置第一使能单元和第二使能单元，能够方便及时地控制延时奇数据和延时偶数据开始或停止产生，适用于存储器场景下的模式控制。

结合前述内容，输出模块会在运算模块接收到的数据序列构成完整的片选数据之后，方获取并输出运算模块输出的运算结果。考虑到前述存在两种情形，为了实现不同情形下运算结果的输出，在一个示例中，输出时钟包括相位相反的第一输出时钟CLK_2_O和第二输出时钟CLK_2_E。并且，在同一时刻下，第一输出时钟CLK_2_O或第二输出时钟CLK_2_E有效；其中任一输出时钟有效表征该输出时钟对应的采样时钟最先采样到片选信号。

具体的，第一输出时钟CLK_2_O对应奇时钟CLK_O，第二输出时钟CLK_2_E对应偶时钟CLK_E。输出时钟的每个上升沿对应至相应的采样时钟的上升沿。作为示例，单个片选信号包括四个数据位，相应的，输出时钟的周期与单个片选信号的长度一致，为四个系统时钟周期，即采样时钟的两倍。在一个示例中，可以基于采样时钟，通过分频电路DIV生成对应的输出时钟。

在一个示例中，图14为一实施例提供的输出模块的结构示例图，如图14所示，输出模块13包括：第一输出单元131和第二输出单元132，第一输出单元131和第二输出单元132的输出端连接；

第一输出单元131的输入端与第一运算单元23连接，用于响应于第一输出时钟CLK_2_O有效，在第一输出时钟CLK_2_O处于第一状态时，实时获取第一运算单元23输出的运算结果；以及，在第一输出时钟CLK_2_O处于第二状态时，锁存当前的运算结果以及停止获取新的运算结果并输出锁存的运算结果；

第二输出单元132的输入端与第二运算单元24连接，用于响应于第二输出时钟CLK_2_E有效，在第二输出时钟CLK_2_E处于第一状态时，实时获取第二运算单元24输出的运算结果；以及，在第二输出时钟CLK_2_E处于第二状态时，锁存当前的运算结果以及停止获取新的运算结果并输出锁存的运算结果。

具体的，第一输出单元对应第一运算单元设置，第二输出单元对应第二运算单元设置。单个输出单元的工作原理与前述原理类似，例如以第一输出单元为例，刚开始采样时，响应于第一输出时钟CLK_2_O处于第二状态(高电平状态)，第一输出单元停止获取第一运算单元的运算结果。之后第一输出时钟CLK_2_O翻转为第一状态(低电平状态)，此时第一输出单元实时获取第一运算单元输出的运算结果，但不进行输出。直至第一输出时钟CLK_2_O的下一个上升沿到来时，在此之前的ODD1、EVEN2、ODD3和EVEN4已组成一个完整的片选信号D3～D0，故此时锁存的第一运算单元的运算结果是基于完整的片选信号D3～D0得到的运算结果。故响应于第一输出时钟CLK_2_O再次处于第二状态，输出模块输出当前锁存的运算结果并停止获取新的运算结果，从而在保证采样准确性的同时，及时准确地输出运算结果。

需要说明的是，在同一时刻下，第一输出时钟和第二输出时钟中最多只有一个时钟信号有效，故同一时刻下，只会输出第一运算单元或第二运算单元输出的基于完整片选信号得到的运算结果。具体的，在第一种情形，即响应于奇时钟先采样到片选信号下，第一输出时钟有效，第一输出单元正常工作，第二输出单元不输出；在第二种情形，即响应于偶时钟先采样到片选信号下，第二输出时钟有效，第二输出单元正常工作，第一输出单元不输出，从而无需设置针对第一输出单元和第二输出单元的选择电路，简化电路结构的同时，避免数据冲突影响。

在一个示例中，如图14所示，第一输出单元131包括：第一传输单元41、第一锁存单元42以及第二传输单元43；其中，第一传输单元41，与第一运算单元23连接，用于在第一输出时钟CLK_2_O处于第一状态时，将第一运算单元23的运算结果的反相信号传输至第一锁存单元42，以及，在第一输出时钟CLK_2_O处于第二状态时，停止传输；第一锁存单元42，用于在第一输出时钟CLK_2_O处于第一状态时，将运算结果的反相信号传输至第二传输单元43，以及，在第一输出时钟CLK_2_O处于第二状态时，锁存当前的运算结果；第二传输单元43，与第一锁存单元42连接，用于在第一输出时钟CLK_2_O处于第一状态时，停止输出，以及，在第一输出时钟CLK_2_O处于第二状态时，输出第一锁存单元41锁存的运算结果；第二输出单元132包括：第三传输单元44、第二锁存单元45以及第四传输单元46；其中，第三传输单元44，与第二运算单元24连接，用于在第二输出时钟CLK_2_E处于第一状态时，将第二运算单元24的运算结果的反相信号传输至第二锁存单元45，以及，在第二输出时钟CLK_2_E处于第二状态时，停止传输；第二锁存单元45，用于在第二输出时钟CLK_2_E处于第一状态时，将运算结果的反相信号传输至第四传输单元46，以及，在第二输出时钟CLK_2_E处于第二状态时，锁存当前的运算结果；第四传输单元46，与第二锁存单元45连接，用于在第二输出时钟CLK_2_E处于第一状态时，停止输出，以及，在第二输出时钟CLK_2_E处于第二状态时，输出第二锁存单元45锁存的运算结果。

关于输出单元中的各结构，在一个示例中，图15为一实施例提供的第一输出单元的结构示例图，如图15所示，第一传输单元41包括第一反相器411、第一开关412和第二开关413；第一开关412的一端连接供电信号，第一开关412的另一端与第一反相器411的供电端连接，第一开关412的控制端连接第一输出时钟CLK_2_O；第一反相器412的输入端与第一运算单元23连接，第一反相器412的接地端与第二开关413的一端连接；第二开关413的另一端接地，第二开关413的控制端连接第一输出时钟的反相信号CLK_2_OB；第一锁存单元42包括第九非门421和第一三态非门422；第九非门421的输入端与第一反相器412的输出端和第一三态非门422的输出端连接，第九非门421的输出端与第一三态非门422的输入端连接；第一三态非门422的控制端连接第一输出时钟CLK_2_O；第二传输单元43包括第二反相器431、第三开关432和第四开关433；第三开关432的一端连接供电信号，第三开关432的另一端与第二反相器431的供电端连接，第三开关432的控制端连接第一输出时钟的反相信号CLK_2_OB；第二反相器431的输入端与第九非门421的输出端连接，第二反相器431的输出端用于输出运算结果，第二反相器431的接地端与第四开关433的一端连接；第四开关433的另一端接地，第四开关433的控制端连接第一输出时钟CLK_2_O。

作为示例，第一开关412和第三开关432均为PMOS管，第二开关413和第四开关433均为NMOS管。结合示例：当第一输出时钟CLK_2_O处于高电平状态时，第一开关412和第二开关413均断开，第一反相器412不工作，故第一输出单元停止获取运算结果；同时，第一三态非门422正常工作，与第九非门421构成锁存结构，起锁存作用；第三开关432和第四开关433均导通，第二反相器431正常工作，输出锁存的运算结果。当第一输出时钟CLK_2_O处于低电平状态时，第一开关412和第二开关413均导通，第一反相器412输出运算结果的反相信号，此时第一三态非门422不工作，故仅由第九非门421构成信号传输路径，输出运算结果；此时第三开关432和第四开关433均断开，故第二反相器431不输出，直至第一输出时钟CLK_2_O再次处于高电平状态，循环执行前述原理，实现第一输出单元输出基于完整片选信号得到的运算结果。

本示例中，通过常规器件构成的第一输出单元实现片选测试运算结果的输出，能够有效简化电路结构，降低成本。

在另一个示例中，图15还示出了第二输出单元的结构示例图，仍如图15所示，第三传输单元44包括第三反相器441、第五开关442和第六开关443；第五开关442的一端连接供电信号，第五开关442的另一端与第三反相器441的供电端连接，第五开关442的控制端连接第二输出时钟CLK_2_E；第三反相器441的输入端与第二运算单元24连接，第三反相器441的接地端与第六开关443的一端连接；第六开关443的另一端接地，第六开关443的控制端连接第二输出时钟的反相信号CLK_2_EB；第二锁存单元45包括第十非门451和第二三态非门452；第十非门451的输入端与第三反相器441的输出端和第二三态非门452的输出端连接，第十非门451的输出端与第二三态非门452的输入端连接；第二三态非门452的控制端连接第二输出时钟CLK_2_E；第四传输单元46包括第四反相器461、第七开关462和第八开关463；第七开关462的一端连接供电信号，第七开关462的另一端与第四反相器461的供电端连接，第七开关462的控制端连接第二输出时钟的反相信号CLK_2_EB；第四反相器461的输入端与第十非门451的输出端连接，第四反相器461的输出端用于输出运算结果，第四反相器461的接地端与第八开关463的一端连接；第八开关463的另一端接地，第八开关463的控制端连接第二输出时钟CLK_2_E。

作为示例，第五开关442和第七开关462均为PMOS管，第六开关443和第八开关463均为NMOS管。结合示例：当第二输出时钟CLK_2_E处于高电平状态时，第五开关442和第六开关443均断开，第三反相器441不工作，故第二输出单元停止获取运算结果；同时，第二三态非门452正常工作，与第十非门451构成锁存结构，起锁存作用；第七开关462和第八开关463均导通，第四反相器461正常工作，输出锁存的运算结果。当第二输出时钟CLK_2_E处于低电平状态时，第五开关442和第六开关443均导通，第三反相器441输出运算结果的反相信号，此时第二三态非门452不工作，故仅由第十非门451构成信号传输路径，输出运算结果；此时第七开关462和第八开关463均断开，故第四反相器461不输出，直至第二输出时钟CLK_2_E再次处于高电平状态，循环执行前述原理，实现第二输出单元输出基于完整片选信号得到的运算结果。

本示例中，通过常规器件构成的第二输出单元实现片选测试运算结果的输出，能够有效简化电路结构，降低成本。

需要说明的是，本实施例中的示例图均仅为一种示例，前述的各部分内容可以单独或结合实施，本实施例并未限制其它可能的实施方式。另外，本实施例中，输出模块输出的运算结果用于和标准结果进行比对，运算模块可以根据输出模块的输入输出关系进行设计，具体的，运算模块可以设计为用于输出标准结果或者标准结果的取反结果，之前内容中所说的运算结果可以根据实际情况确定其表征的内容，本实施例不对各模块输出的运算结果的具体内容进行限制。

本实施例提供的芯片测试电路中，采样模块基于奇时钟和偶时钟对连续多个片选信号进行采样获得奇数据和偶数据，运算模块基于奇数据和偶数据进行对比运算获得运算结果，输出模块响应于输出时钟输出运算结果，根据运算结果可检测出片选信号是否正常。通过上述方案，实现基于时钟周期为系统时钟周期两倍的奇时钟和偶时钟对片选信号中各数据位的采集、运算并输出运算结果，从而能够在保证采样准确可靠的同时，获得基于完整片选信号得到的运算结果并输出该运算结果，实现准确可靠的片选信号测试。

实施例二

本申请实施例二提供一种存储器，该存储器包括：如前述任一示例所述的芯片测试电路。

作为示例，当需要进行CS测试时，可以启动芯片测试电路进入CSTM模式。芯片测试电路采用奇时钟和偶时钟进行采样，得到奇数据和偶数据。其中，奇时钟和偶时钟的相位相反，且周期为系统时钟周期的两倍，因此可以为片选信号的采样提供充足的采样窗口，避免采样错误和采样失败，保证CS测试的准确性。基于采样得到的奇数据和偶数据，整合得到完整的片选信号进行片选测试运算，得到运算结果并输出。基于输出的运算结果和标准结果进行比较，判断片选信号接收是否正常。

本实施例提供的存储器中，芯片测试电路的采样模块基于奇时钟和偶时钟对连续多个片选信号进行采样获得奇数据和偶数据，运算模块基于奇数据和偶数据进行对比运算获得运算结果，输出模块响应于输出时钟输出运算结果，根据运算结果可检测出片选信号是否正常。通过上述方案，实现基于时钟周期为系统时钟周期两倍的奇时钟和偶时钟对片选信号中各数据位的采集、运算并输出运算结果，从而能够在保证采样准确可靠的同时，获得基于完整片选信号得到的运算结果并输出该运算结果，实现准确可靠的片选信号测试。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (14)

1.一种芯片测试电路，其特征在于，包括：

采样模块，用于基于采样时钟对连续的多个片选信号进行采样，所述片选信号的每一数据位的保持时长等于系统时钟的周期，所述采样时钟包含相位相反的奇时钟和偶时钟，所述奇时钟和所述偶时钟的周期等于所述系统时钟的周期的两倍，记基于所述奇时钟采样得到的数据为奇数据，记基于所述偶时钟采样得到的数据为偶数据；

运算模块，与所述采样模块连接，用于基于所述奇数据和所述偶数据进行对比运算，获得运算结果；

输出模块，与所述运算模块连接，用于在输出时钟处于第一状态时，实时获取所述运算结果，以及用于在所述输出时钟处于第二状态时，锁存当前的运算结果以及停止获取新的所述运算结果并输出锁存的所述运算结果，所述第一状态和所述第二状态互为反相，所述输出时钟的周期为单个片选信号的长度，所述输出时钟的上升沿与最先采样到所述片选信号的所述采样时钟的上升沿对齐。

2.根据权利要求1所述的电路，其特征在于，每个片选信号包括四个数据位。

3.根据权利要求2所述的电路，其特征在于，所述运算模块包括：第一延迟单元、第二延迟单元、第一运算单元和第二运算单元；

所述第一延迟单元，与所述采样模块连接，用于将所述奇数据按照预定的时间间隔依次延时输出，得到第一延迟奇数据、第二延迟奇数据、第三延迟奇数据和第四延迟奇数据；

所述第二延迟单元，与所述采样模块连接，用于将所述偶数据按照所述时间间隔依次延时输出，得到第一延迟偶数据、第二延迟偶数据、第三延迟偶数据和第四延迟偶数据；

所述第一运算单元的输入端与所述第一延迟单元和所述第二延迟单元连接，所述第一运算单元用于接收所述第一延迟偶数据、所述第二延迟奇数据、所述第三延迟偶数据和所述第四延迟奇数据，并对比所述第一延迟偶数据和所述第二延迟奇数据，以及对比所述第三延迟偶数据和所述第四延迟奇数据；第一运算单元的输出端与所述输出模块连接；

所述第二运算单元的输入端与所述第一延迟单元和所述第二延迟单元连接，所述第二运算单元用于接收所述第一延迟奇数据、所述第二延迟偶数据、所述第三延迟奇数据和所述第四延迟偶数据，并对比所述第一延迟奇数据和所述第二延迟偶数据，以及对比所述第三延迟奇数据和所述第四延迟偶数据；所述第二运算单元的输出端与所述输出模块连接。

4.根据权利要求3所述的电路，其特征在于，

所述第一运算单元包括：第一非门和第二非门、第一与非门和第二与非门、以及第一或非门；所述第一非门的输入端接收所述第一延迟偶数据，所述第一非门的输出端与所述第一与非门的第一输入端连接；所述第一与非门的第二输入端接收所述第二延迟奇数据，所述第一与非门的输出端与所述第一或非门的第一输入端连接；所述第二非门的输入端接收所述第三延迟偶数据，所述第二非门的输出端与所述第二与非门的第一输入端连接；所述第二与非门的第二输入端接收所述第四延迟奇数据，所述第二与非门的输出端与所述第一或非门的第二输入端连接；所述第一或非门的输出端与所述输出模块连接；

所述第二运算单元包括：第三非门和第四非门、第三与非门和第四与非门、以及第二或非门；所述第三非门的输入端接收所述第一延迟奇数据，所述第三非门的输出端与所述第三与非门的第一输入端连接；所述第三与非门的第二输入端接收所述第二延迟偶数据，所述第三与非门的输出端与所述第二或非门的第一输入端连接；所述第四非门的输入端接收所述第三延迟奇数据，所述第四非门的输出端与所述第四与非门的第一输入端连接；所述第四与非门的第二输入端接收所述第四延迟偶数据，所述第四与非门的输出端与所述第二或非门的第二输入端连接；所述第二或非门的输出端与所述输出模块连接。

5.根据权利要求3所述的电路，其特征在于，

所述第一延迟单元包括：多个串联的第一延迟子单元；首个第一延迟子单元的输入端与所述采样模块连接，用于接收基于所述奇数据生成的所述第一延迟奇数据；每个第一延迟子单元的输入端与前一第一延迟子单元的输出端连接，每个第一延迟子单元用于将接收的数据经过所述时间间隔后输出；

所述第二延迟单元包括：多个串联的第二延迟子单元；首个第二延迟子单元的输入端与所述采样模块连接，用于接收基于所述偶数据生成的所述第一延迟偶数据；每个第二延迟子单元的输入端与前一第二延迟子单元的输出端连接，每个第二延迟子单元用于将接收的数据经过所述时间间隔后输出。

6.根据权利要求5所述的电路，其特征在于，

每个所述第一延迟子单元包括第一触发器和第五非门，所述第一触发器的输入端作为所述第一延迟子单元的输入端，所述第一触发器的输出端与所述第五非门的输入端连接，所述第五非门的输出端作为所述第一延迟子单元的输出端；其中，第奇数个第一触发器的时钟端连接所述奇时钟的反相信号，第偶数个第一触发器的时钟端连接所述奇时钟；

每个所述第二延迟子单元包括第二触发器和第六非门，所述第二触发器的输入端作为所述第二延迟子单元的输入端，所述第二触发器的反相输出端与所述第六非门的输入端连接，所述第六非门的输出端作为所述第二延迟子单元的输出端；其中，第奇数个第二触发器的时钟端连接所述偶时钟的反相信号，第偶数个第二触发器的时钟端连接所述偶时钟。

7.根据权利要求3所述的电路，其特征在于，所述运算模块还包括：

第一使能单元，与所述采样模块和所述第一延迟单元连接，用于响应于使能信号，将所述采样模块采样的奇数据传输至所述第一延迟单元的输入端并作为所述第一延迟奇数据；

第二使能单元，与所述采样模块和所述第二延迟单元连接，用于响应于所述使能信号，将所述采样模块采样的偶数据传输至所述第二延迟单元的输入端并作为所述第一延迟偶数据。

8.根据权利要求3所述的电路，其特征在于，所述输出时钟包括相位相反的第一输出时钟和第二输出时钟；

在同一时刻下，所述第一输出时钟或所述第二输出时钟有效；其中任一输出时钟有效表征该输出时钟对应的采样时钟最先采样到所述片选信号。

9.根据权利要求8所述的电路，其特征在于，所述输出模块包括：第一输出单元和第二输出单元，所述第一输出单元和所述第二输出单元的输出端连接；

所述第一输出单元的输入端与所述第一运算单元连接，用于响应于所述第一输出时钟有效，在所述第一输出时钟处于第一状态时，实时获取所述第一运算单元输出的运算结果；以及，在所述第一输出时钟处于第二状态时，锁存当前的运算结果以及停止获取新的所述运算结果并输出锁存的所述运算结果；

所述第二输出单元的输入端与所述第二运算单元连接，用于响应于所述第二输出时钟有效，在所述第二输出时钟处于第一状态时，实时获取所述第二运算单元输出的运算结果；以及，在所述第二输出时钟处于第二状态时，锁存当前的运算结果以及停止获取新的所述运算结果并输出锁存的所述运算结果。

10.根据权利要求9所述的电路，其特征在于，

所述第一输出单元包括：第一传输单元、第一锁存单元以及第二传输单元；其中，所述第一传输单元，与所述第一运算单元连接，用于在所述第一输出时钟处于第一状态时，将所述第一运算单元的运算结果的反相信号传输至所述第一锁存单元，以及，在所述第一输出时钟处于第二状态时，停止传输；所述第一锁存单元，用于在所述第一输出时钟处于第一状态时，将运算结果的反相信号传输至所述第二传输单元，以及，在所述第一输出时钟处于第二状态时，锁存当前的运算结果；所述第二传输单元，与所述第一锁存单元连接，用于在所述第一输出时钟处于第一状态时，停止输出，以及，在所述第一输出时钟处于第二状态时，输出所述第一锁存单元锁存的运算结果；

所述第二输出单元包括：第三传输单元、第二锁存单元以及第四传输单元；其中，所述第三传输单元，与所述第二运算单元连接，用于在所述第二输出时钟处于第一状态时，将所述第二运算单元的运算结果的反相信号传输至所述第二锁存单元，以及，在所述第二输出时钟处于第二状态时，停止传输；所述第二锁存单元，用于在所述第二输出时钟处于第一状态时，将运算结果的反相信号传输至所述第四传输单元，以及，在所述第二输出时钟处于第二状态时，锁存当前的运算结果；所述第四传输单元，与所述第二锁存单元连接，用于在所述第二输出时钟处于第一状态时，停止输出，以及，在所述第二输出时钟处于第二状态时，输出所述第二锁存单元锁存的运算结果。

11.根据权利要求10所述的电路，其特征在于，

所述第一传输单元包括第一反相器、第一开关和第二开关；所述第一开关的一端连接供电信号，所述第一开关的另一端与所述第一反相器的供电端连接，所述第一开关的控制端连接所述第一输出时钟；所述第一反相器的输入端与所述第一运算单元连接，所述第一反相器的接地端与所述第二开关的一端连接；所述第二开关的另一端接地，所述第二开关的控制端连接所述第一输出时钟的反相信号；

所述第一锁存单元包括第九非门和第一三态非门；所述第九非门的输入端与所述第一反相器的输出端和所述第一三态非门的输出端连接，所述第九非门的输出端与所述第一三态非门的输入端连接；所述第一三态非门的控制端连接所述第一输出时钟；

所述第二传输单元包括第二反相器、第三开关和第四开关；所述第三开关的一端连接供电信号，所述第三开关的另一端与所述第二反相器的供电端连接，所述第三开关的控制端连接所述第一输出时钟的反相信号；所述第二反相器的输入端与所述第九非门的输出端连接，所述第二反相器的输出端用于输出运算结果，所述第二反相器的接地端与所述第四开关的一端连接；所述第四开关的另一端接地，所述第四开关的控制端连接所述第一输出时钟。

12.根据权利要求11所述的电路，其特征在于，

所述第三传输单元包括第三反相器、第五开关和第六开关；所述第五开关的一端连接供电信号，所述第五开关的另一端与所述第三反相器的供电端连接，所述第五开关的控制端连接所述第二输出时钟；所述第三反相器的输入端与所述第二运算单元连接，所述第三反相器的接地端与所述第六开关的一端连接；所述第六开关的另一端接地，所述第六开关的控制端连接所述第二输出时钟的反相信号；

所述第二锁存单元包括第十非门和第二三态非门；所述第十非门的输入端与所述第三反相器的输出端和所述第二三态非门的输出端连接，所述第十非门的输出端与所述第二三态非门的输入端连接；所述第二三态非门的控制端连接所述第二输出时钟；

所述第四传输单元包括第四反相器、第七开关和第八开关；所述第七开关的一端连接供电信号，所述第七开关的另一端与所述第四反相器的供电端连接，所述第七开关的控制端连接所述第二输出时钟的反相信号；所述第四反相器的输入端与所述第十非门的输出端连接，所述第四反相器的输出端用于输出运算结果，所述第四反相器的接地端与所述第八开关的一端连接；所述第八开关的另一端接地，所述第八开关的控制端连接所述第二输出时钟。

13.根据权利要求3-12任一项所述的电路，其特征在于，所述时间间隔为一个系统时钟周期。

14.一种存储器，其特征在于，包括：如权利要求1-13任一项所述的芯片测试电路。