JP2005142615A - マンチェスタ符号データ受信装置 - Google Patents
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Abstract
【課題】伝送速度を選択できるとともに、受信信号の歪許容量を向上することができるマンチェスタ符号受信装置を提供する。
【解決手段】マンチェスタ符号受信データ105の片エッジを検出して片エッジ検出信号106を出力する片エッジ検出回路101と、片エッジ検出信号106でロードされ次回のエッジ発生までの時間を計測するエッジ間隔タイマ102と、片エッジ検出信号106発生時のエッジ間隔タイマ102のタイマ値107からその時点のエッジがビット中点かビット端点かを示すビット中点信号108を生成するビット中点判定回路103と、タイマ値107とビット中点信号108から復調すべきNRZ符号値と対応したNRZ受信データ109および復調クロック110を生成するデータクロック生成回路104を備える。
【選択図】 図1
【解決手段】マンチェスタ符号受信データ105の片エッジを検出して片エッジ検出信号106を出力する片エッジ検出回路101と、片エッジ検出信号106でロードされ次回のエッジ発生までの時間を計測するエッジ間隔タイマ102と、片エッジ検出信号106発生時のエッジ間隔タイマ102のタイマ値107からその時点のエッジがビット中点かビット端点かを示すビット中点信号108を生成するビット中点判定回路103と、タイマ値107とビット中点信号108から復調すべきNRZ符号値と対応したNRZ受信データ109および復調クロック110を生成するデータクロック生成回路104を備える。
【選択図】 図1
Description
本発明は、マンチェスタ符号をNRZ(Non−Return to Zero)符号に復号するマンチェスタ符号データ受信装置に関する。
従来のマンチェスタ符号データ受信装置は、受信したマンチェスタ符号データから同期クロックとその同期クロックに同期した出力シリアルバイナリデータを生成している(例えば、特許文献1参照)。
マンチェスタ符号は、“0”値のデータであればシリアルデータのビットセル中点で“0”から“1”の変化、“1”値のデータであればシリアルデータのビットセル中点で“1”から“0”の変化をするという規則で変調を行う符号である。従って、“0”値データに続く“1”値データの場合もしくは“1”値データに続く“0”値データへの場合に1ビット長の幅の信号が発生し、“0”値データの連続もしくは“1”値データの連側の場合は0.5ビット長の信号になる。
図4は従来のマンチェスタ符号データ受信装置の例を示す説明図である。
図4において、401、406、407、408は正論理バッファ、402、404は遅延部、403、410は排他的論理和部、405は論理和部、409、411はフリップフロップ、412はマンチェスタコード、413は出力シリアルバイナリデータ、414は同期クロック、415はパルス信号、416は保持信号である。
遅延部402は0.5ビット長の遅延であり、遅延前の信号との排他的論理和をとることにより、マンチェスタ符号での1ビット長幅の信号発生時にパルス信号415を発生する。このパルス信号415をクロックとして、フリップフロップ409で正論理バッファ401通過後のマンチェスタコード412を保持した信号は、マンチェスタ符号での1ビット長幅の信号発生毎に、1ビット長幅の信号レベルの逆論理を保持する保持信号416となる。その保持信号416と、遅延部402の出力を3段の正論理バッファ406、407、408でタイミング調節した信号との排他的論理和部410からの出力である同期クロック414は、マンチェスタ符号のビットごとにパルスが発生するので、受信信号に同期したクロック信号となる。従って、この同期クロック414をクロック入力として使用して保持信号416をラッチするフリップフロップ411の出力信号である出力シリアルバイナリデータ413は、マンチェスタ符号からNRZ符号へ復調したデータとなる。
マンチェスタコード412として0.5ビット長の信号が入力された場合には、排他的論理和部403からの出力にハザードが発生する可能性がある。特に、遅延部402の遅延値が0.5ビット長からずれた場合やマンチェスタコード412からの入力の歪が大きい場合にハザードが発生しやすい。遅延部404と論理和部405は、このハザードを除去する回路である。
このように、従来のマンチェスタ符号データ受信装置は、マンチェスタ符号の受信データから受信クロックを抽出してそのクロックに同期したNRZ符号データに復号するものであった。
特開平5−122203号公報(第3−5頁、図1)
マンチェスタ符号は、“0”値のデータであればシリアルデータのビットセル中点で“0”から“1”の変化、“1”値のデータであればシリアルデータのビットセル中点で“1”から“0”の変化をするという規則で変調を行う符号である。従って、“0”値データに続く“1”値データの場合もしくは“1”値データに続く“0”値データへの場合に1ビット長の幅の信号が発生し、“0”値データの連続もしくは“1”値データの連側の場合は0.5ビット長の信号になる。
図4は従来のマンチェスタ符号データ受信装置の例を示す説明図である。
図4において、401、406、407、408は正論理バッファ、402、404は遅延部、403、410は排他的論理和部、405は論理和部、409、411はフリップフロップ、412はマンチェスタコード、413は出力シリアルバイナリデータ、414は同期クロック、415はパルス信号、416は保持信号である。
遅延部402は0.5ビット長の遅延であり、遅延前の信号との排他的論理和をとることにより、マンチェスタ符号での1ビット長幅の信号発生時にパルス信号415を発生する。このパルス信号415をクロックとして、フリップフロップ409で正論理バッファ401通過後のマンチェスタコード412を保持した信号は、マンチェスタ符号での1ビット長幅の信号発生毎に、1ビット長幅の信号レベルの逆論理を保持する保持信号416となる。その保持信号416と、遅延部402の出力を3段の正論理バッファ406、407、408でタイミング調節した信号との排他的論理和部410からの出力である同期クロック414は、マンチェスタ符号のビットごとにパルスが発生するので、受信信号に同期したクロック信号となる。従って、この同期クロック414をクロック入力として使用して保持信号416をラッチするフリップフロップ411の出力信号である出力シリアルバイナリデータ413は、マンチェスタ符号からNRZ符号へ復調したデータとなる。
マンチェスタコード412として0.5ビット長の信号が入力された場合には、排他的論理和部403からの出力にハザードが発生する可能性がある。特に、遅延部402の遅延値が0.5ビット長からずれた場合やマンチェスタコード412からの入力の歪が大きい場合にハザードが発生しやすい。遅延部404と論理和部405は、このハザードを除去する回路である。
このように、従来のマンチェスタ符号データ受信装置は、マンチェスタ符号の受信データから受信クロックを抽出してそのクロックに同期したNRZ符号データに復号するものであった。
従来のマンチェスタ符号データ受信装置は、固定遅延を利用した回路構成となっているため、特定の伝送速度にしか対応できないという問題があった。また、ハザードを遅延で吸収するという機構およびデジタル回路では遅延の精度を上げにくいことから受信信号の歪に対する許容量が少ないという問題があった。
本発明はこのような問題点に鑑みてなされたものであり、伝送速度を選択できるとともに、受信信号の歪許容量を向上することができるマンチェスタ符号データ受信装置を提供することを目的とする。
本発明はこのような問題点に鑑みてなされたものであり、伝送速度を選択できるとともに、受信信号の歪許容量を向上することができるマンチェスタ符号データ受信装置を提供することを目的とする。
上記問題を解決するため、本発明は、マンチェスタ符号受信データをNRZ符号に復号するマンチェスタ符号受信装置において、前記マンチェスタ符号受信データの立ち上がりエッジもしくは降下エッジを検出して片エッジ検出信号を出力する片エッジ検出回路と、前記片エッジ検出信号でロードされ次回のエッジ発生までの時間を計測するエッジ間隔タイマと、前記片エッジ検出信号発生時の前記エッジ間隔タイマのタイマ値からその時点のエッジがビット中点かビット端点かを示すビット中点信号を生成するビット中点判定回路と、前記エッジ間隔タイマのタイマ値と前記ビット中点信号から復調すべきNRZ符号値と対応したNRZ受信データおよび復調クロックを生成するデータクロック生成回路とを備えたことを特徴とするものである。
本発明のマンチェスタ符号受信装置によると、遅延回路を使用しない構成にしているので、伝送速度は固定でなく選択することができ、受信信号の歪許容量を向上することができる。
以下、本発明の具体的実施例について、図に基づいて説明する。
図1は、本発明のマンチェスタ符号データ受信装置の構成例を示す説明図である。図1において、101は片エッジ検出回路、102はエッジ間隔タイマ、103はビット中点判定回路、104はデータクロック生成回路、105はマンチェスタ符号受信データ、106は片エッジ検出信号、107はエッジ間隔タイマ値でありエッジ間隔タイマ102のタイマ値、108はビット中点信号、109はNRZ受信データ、110は復調クロックである。
図1を用いて構成要素と各構成要素間の接続について説明する。
図示しないマンチェスタ符号データ送信装置から本発明のマンチェスタ符号データ受信装置へ送られたマンチェスタ符号受信データ105は片エッジ検出回路101に入力される。片エッジ検出回路101ではマンチェスタ符号受信データ105の片側のエッジを検出して片エッジ検出信号106を発生し出力する。片エッジ検出回路101の出力はエッジ間隔タイマ102に接続されており、片エッジ検出信号106の発生毎にエッジ間隔タイマ102にロードさる。エッジ間隔タイマ102の出力であるエッジ間隔タイマ値107および前記片エッジ検出信号106は、共にビット中点判定回路103およびデータクロック生成回路104に入力される。ビット中点判定回路103は片エッジ検出信号106で検出したエッジがビット中点かビット端点かを判定し、ビット中点信号108をデータクロック生成回路104に出力する。データクロック生成回路104は片エッジ検出信号106、エッジ間隔タイマ値107およびビット中点信号108の値から復調すべきNRZ符号値と対応したNRZ受信データ109および復調クロック110を生成し、それぞれ図示しないサンプリング部へ出力する。このサンプリング部(不図示)で、NRZ受信データ109を復調クロック110でサンプリングすることにより元のデータが得られる。
本発明が特許文献1と異なる部分は、片エッジ検出回路とエッジ間隔タイマで遅延回路等に依らないエッジ間隔計測機能を備えたことと、ビット中点判定回路とデータクロック生成回路でNRZ符号への復調を行う機能を備えた部分である。
図1を用いて構成要素と各構成要素間の接続について説明する。
図示しないマンチェスタ符号データ送信装置から本発明のマンチェスタ符号データ受信装置へ送られたマンチェスタ符号受信データ105は片エッジ検出回路101に入力される。片エッジ検出回路101ではマンチェスタ符号受信データ105の片側のエッジを検出して片エッジ検出信号106を発生し出力する。片エッジ検出回路101の出力はエッジ間隔タイマ102に接続されており、片エッジ検出信号106の発生毎にエッジ間隔タイマ102にロードさる。エッジ間隔タイマ102の出力であるエッジ間隔タイマ値107および前記片エッジ検出信号106は、共にビット中点判定回路103およびデータクロック生成回路104に入力される。ビット中点判定回路103は片エッジ検出信号106で検出したエッジがビット中点かビット端点かを判定し、ビット中点信号108をデータクロック生成回路104に出力する。データクロック生成回路104は片エッジ検出信号106、エッジ間隔タイマ値107およびビット中点信号108の値から復調すべきNRZ符号値と対応したNRZ受信データ109および復調クロック110を生成し、それぞれ図示しないサンプリング部へ出力する。このサンプリング部(不図示)で、NRZ受信データ109を復調クロック110でサンプリングすることにより元のデータが得られる。
本発明が特許文献1と異なる部分は、片エッジ検出回路とエッジ間隔タイマで遅延回路等に依らないエッジ間隔計測機能を備えたことと、ビット中点判定回路とデータクロック生成回路でNRZ符号への復調を行う機能を備えた部分である。
図2は本発明のマンチェスタ符号データ受信装置の動作を示す場合分けの説明図である。
その動作は、図2に示すように、Tを1ビット幅とすると、エッジ間隔タイマ値107が1.75Tから2.25Tの範囲にある場合をエッジ間隔2T、エッジ間隔タイマ値107が1.25Tから1.75Tの範囲にある場合を1.5T、エッジ間隔タイマ値107が0.75Tから1.25Tの範囲にある場合を1Tとする3つに分けられる。さらにエッジ間隔1.5Tの場合と1Tの場合は、後ろのエッジがビット中点の場合とビット端点の場合の2つに分けられる。
エッジ間隔2Tの場合、前と後ろの立ち上がりエッジはともにビット中点である。このときにはビット中点信号を“1”とする。マンチェスタ符号を用いた伝送では、プリアンブルにこのビットパタンがあるので、伝送フレームの先頭で正しいビット中点が判定できる。また、この間に含まれるデータは“1”と“0”なので、この2つの値をNRZ受信データ109に出力するのに合わせて、復調クロック110を2パルス発生する。
エッジ間隔1.5Tでビット中点信号108が“1”の場合は、前のエッジがビット中点であるので1.5T後のエッジはビット端点になる。従ってビット中点信号108を“0”に変化させる。この間に含まれるデータは“1”なので、NRZ受信データ109に“1”を出力するのに合わせて、復調クロック110を1パルス発生する。これを図2の1.5TのAに示す。一方、エッジ間隔1.5Tでビット中点信号108が“0”の場合は、後ろのエッジが中点であり、ビット中点信号を“1”にして、この間に含まれる“1”と“0”のデータをNRZ受信データ109に出力するのに合わせて、復調クロック110を2パルス発生する。
エッジ間隔1Tの場合は、前のエッジと後ろのエッジがともにビット中点、もしくはともにビット端点なので、ビット中点信号はそのまま変化させず、その間のデータに相当する値として、ビット中点信号108が“1”の場合はNRZ受信データ109に“1”、ビット中点信号108が“0”の場合はNRZ受信データ109に“0”、を出力し、復調クロック110を1パルス発生する。
これらの動作により、エッジ間隔が0.75T以下と2.25T以上の場合は、許容歪の限度オーバーとして排除することができる。さらに、立ち上がりエッジのみを検出しているので、降下エッジの位置が伝送による歪でどのようにずれても正常に受信できる。
図2では片エッジ検出回路101で検出するのが立ち上がりエッジの場合を示しているが、降下エッジの場合も同様な場合分けで動作を決定できる。
図3は本発明のマンチェスタ符号データ受信装置の動作を示すタイムチャート例であり、図2の場合分けの動作を連続したビット列で示す。ここでは、信号値が1001101110100のシリアルデータをマンチェスタ符号に符号化して伝送した場合の、マンチェスタ符号受信データ105、片エッジ検出信号106、ビット中点信号108、NRZ受信データ109、復調クロック110の動作をタイムチャートで示している。図3によりNRZ受信データ109を復調クロック110でサンプリングすると元のデータと一致することがわかる。
その動作は、図2に示すように、Tを1ビット幅とすると、エッジ間隔タイマ値107が1.75Tから2.25Tの範囲にある場合をエッジ間隔2T、エッジ間隔タイマ値107が1.25Tから1.75Tの範囲にある場合を1.5T、エッジ間隔タイマ値107が0.75Tから1.25Tの範囲にある場合を1Tとする3つに分けられる。さらにエッジ間隔1.5Tの場合と1Tの場合は、後ろのエッジがビット中点の場合とビット端点の場合の2つに分けられる。
エッジ間隔2Tの場合、前と後ろの立ち上がりエッジはともにビット中点である。このときにはビット中点信号を“1”とする。マンチェスタ符号を用いた伝送では、プリアンブルにこのビットパタンがあるので、伝送フレームの先頭で正しいビット中点が判定できる。また、この間に含まれるデータは“1”と“0”なので、この2つの値をNRZ受信データ109に出力するのに合わせて、復調クロック110を2パルス発生する。
エッジ間隔1.5Tでビット中点信号108が“1”の場合は、前のエッジがビット中点であるので1.5T後のエッジはビット端点になる。従ってビット中点信号108を“0”に変化させる。この間に含まれるデータは“1”なので、NRZ受信データ109に“1”を出力するのに合わせて、復調クロック110を1パルス発生する。これを図2の1.5TのAに示す。一方、エッジ間隔1.5Tでビット中点信号108が“0”の場合は、後ろのエッジが中点であり、ビット中点信号を“1”にして、この間に含まれる“1”と“0”のデータをNRZ受信データ109に出力するのに合わせて、復調クロック110を2パルス発生する。
エッジ間隔1Tの場合は、前のエッジと後ろのエッジがともにビット中点、もしくはともにビット端点なので、ビット中点信号はそのまま変化させず、その間のデータに相当する値として、ビット中点信号108が“1”の場合はNRZ受信データ109に“1”、ビット中点信号108が“0”の場合はNRZ受信データ109に“0”、を出力し、復調クロック110を1パルス発生する。
これらの動作により、エッジ間隔が0.75T以下と2.25T以上の場合は、許容歪の限度オーバーとして排除することができる。さらに、立ち上がりエッジのみを検出しているので、降下エッジの位置が伝送による歪でどのようにずれても正常に受信できる。
図2では片エッジ検出回路101で検出するのが立ち上がりエッジの場合を示しているが、降下エッジの場合も同様な場合分けで動作を決定できる。
図3は本発明のマンチェスタ符号データ受信装置の動作を示すタイムチャート例であり、図2の場合分けの動作を連続したビット列で示す。ここでは、信号値が1001101110100のシリアルデータをマンチェスタ符号に符号化して伝送した場合の、マンチェスタ符号受信データ105、片エッジ検出信号106、ビット中点信号108、NRZ受信データ109、復調クロック110の動作をタイムチャートで示している。図3によりNRZ受信データ109を復調クロック110でサンプリングすると元のデータと一致することがわかる。
このように、片エッジ検出回路とエッジ間隔タイマで遅延回路等に依らないエッジ間隔計測機能と、ビット中点判定回路とデータクロック生成回路でNRZ符号への復調を行う機能を備えたので、伝送速度は固定でなく選択することができ、受信信号の歪許容量を向上することができる。
遅延回路を使用しない構成にすることで、伝送速度を選択できるとともに、受信信号の歪許容量を向上することができるので、長距離や伝送速度が高いマンチェスタ符号データ伝送が実現でき、モーションコントローラによる複数のサーボ間の精密な同期制御や高速性に重点を置いたモーションフィールドネットワークなど広い用途に適用できる。
101 片エッジ検出回路
102 エッジ間隔タイマ
103 ビット中点判定回路
104 データクロック生成回路
105 マンチェスタ符号受信データ
106 片エッジ検出信号
107 エッジ間隔タイマ値
108 ビット中点信号
109 NRZ受信データ
110 復調クロック
401、406、407、408 正論理バッファ
402、404 遅延部
403、410 排他的論理和部
405 論理和部
409、411 フリップフロップ
412 マンチェスタコード
413 出力シリアルバイナリデータ
414 同期クロック
415 パルス信号
416 保持信号
102 エッジ間隔タイマ
103 ビット中点判定回路
104 データクロック生成回路
105 マンチェスタ符号受信データ
106 片エッジ検出信号
107 エッジ間隔タイマ値
108 ビット中点信号
109 NRZ受信データ
110 復調クロック
401、406、407、408 正論理バッファ
402、404 遅延部
403、410 排他的論理和部
405 論理和部
409、411 フリップフロップ
412 マンチェスタコード
413 出力シリアルバイナリデータ
414 同期クロック
415 パルス信号
416 保持信号
Claims (1)
- マンチェスタ符号受信データをNRZ符号に復号するマンチェスタ符号受信装置において、
前記マンチェスタ符号受信データの立ち上がりエッジもしくは降下エッジを検出して片エッジ検出信号を出力する片エッジ検出回路と、
前記片エッジ検出信号でロードされ次回のエッジ発生までの時間を計測するエッジ間隔タイマと、
前記片エッジ検出信号発生時の前記エッジ間隔タイマのタイマ値からその時点のエッジがビット中点かビット端点かを示すビット中点信号を生成するビット中点判定回路と、
前記エッジ間隔タイマのタイマ値と前記ビット中点信号から復調すべきNRZ符号値と対応したNRZ受信データおよび復調クロックを生成するデータクロック生成回路と、を備えたことを特徴とするマンチェスタ符号データ受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003374012A JP2005142615A (ja) | 2003-11-04 | 2003-11-04 | マンチェスタ符号データ受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003374012A JP2005142615A (ja) | 2003-11-04 | 2003-11-04 | マンチェスタ符号データ受信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
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Family
ID=34685869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003374012A Pending JP2005142615A (ja) | 2003-11-04 | 2003-11-04 | マンチェスタ符号データ受信装置 |
Country Status (1)
Country | Link |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009017548A (ja) * | 2007-06-29 | 2009-01-22 | Advantest Corp | 伝送システム、送信装置、受信装置、及び、伝送方法 |
US8212664B2 (en) | 2008-10-06 | 2012-07-03 | Renesas Electronics Corporation | Data communication device, air pressure monitoring system using thereof, and data communication method |
CN112311401A (zh) * | 2020-11-08 | 2021-02-02 | 西北工业大学 | 一种同轴电缆曼彻斯特编解码方法 |
US11677464B2 (en) | 2020-11-24 | 2023-06-13 | Sumitomo Electric Industries, Ltd. | Optical transceiver and method for controlling optical transceiver |
-
2003
- 2003-11-04 JP JP2003374012A patent/JP2005142615A/ja active Pending
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