JP2805604B2 - マンチェスターコードのディコーディング装置 - Google Patents
マンチェスターコードのディコーディング装置Info
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Description
いる伝送コードのマンチェスターコードをディコーディ
ングする装置に係るもので、詳しくは、非同期マンチェ
スターコードを受けて受信クロック信号に同期させ、N
RZコード(Non-Return to Zero Code;以下NRZコ
ードと称する)と同期受信クロック信号(Rx−CL
K)とをディコーディングするマンチェスターコードの
ディコーディング装置に関するものである。
グは、同期通信システム間において伝送すべき直列2進
データと同期化されたクロック信号とを単一信号に結合
する技術であって、2進データのNRZデータと同期化
されたデューティ比50%の送信クロック信号TxCL
Kとを排他的論理和して行うようになっている。そし
て、このようなマンチェスターインコーディングの動作
において、前記NRZデータの論理”1”はデータビッ
トセルの初めの半分がハイレベルで次の半分はローレベ
ルを表わす2ビットコードの1、0にて表示し、前記N
RZデータの論理”0”はデータビットセルの初めの半
分がローレベルで次の半分はハイレベルを表わす2ビッ
トコードの0、1にて表示する2ービットコードのマン
チェスターコードに変換して伝送するようになる。
ては、図5に示したように、各クロック同期102が2
コードビットセルにてなり、それら2コードビットセル
はハイ状態のコードビットセル104とロー状態のコー
ドビットセル106とを有している。叉、各クロック同
期102は、下降エッジ遷移A,C,E,G,I,K,
M,Oと上昇エッジ遷移B,D,F,H,J,L,Nと
を夫々有している。更に、各クロック同期102の中央
から発生する各遷移A、B,C,E,F,H,J,L,
M,Oはデータを伝送し、それらクロック同期102の
上昇エッジから発生する遷移D,G,I,K,Nはデー
タの伝送には関係しない。従って、このようなマンチェ
スターコードから伝送される信号を受信するシステムに
おいては、各クロック同期102の中央から発生する遷
移の瞬間を検出し、マンチェスターコードの同期に合わ
せて、NRZデータと受信クロック信号RxCLKとを
ディコーディングするようになっている。
コーディング装置においては、図6に示したように、マ
ンチェスターコードの送信信号が入力端子に入力され緩
衝増幅された後非反転マンチェスターコード及び反転マ
ンチェスターコードの信号を夫々出力するバッファー1
0と、該バッファー10から出力した反転マンチェスタ
ーコード信号を受け該マンチェスターコードの1/2コ
ード周期及び3/4コード周期に夫々遅延して出力する
遅延素子20と、前記バッファー10から出力する反転
マンチェスターコードがクロック端子に入力され該反転
マンチェスターコードの上昇遷移から前記遅延素子20
で3/4コード周期に遅延して出力するマンチェスター
コードをサンプリングし遷移検出信号を出力する第1フ
リップフロップ30と、前記バッファー10から出力す
る非反転マンチェスターコードがクロック端子に入力さ
れ該非反転マンチェスターコードの上昇遷移から前記遅
延素子20で1/2コード周期に遅延して出力するマン
チェスターコードをサンプリングし遷移検出信号を出力
する第2フリップフロップ40と、前記第1フリップフ
ロップ30から出力する遷移検出信号にセッチングされ
NRZコードを該第1フリップフロップ30のリセット
端子Rに出力し前記第2フリップフロップ40から出力
する遷移検出信号をリセット端子Rから受けて反転させ
該第2フリップフロップ40のセット端子Rに出力する
SRフリップフロップ50と、該SRフリップフロップ
50の非反転出力端子Qから出力するNRZコードを受
け排他的論理和してディコーディングされたNRZデー
タを出力する排他的ORゲート60と、前記遅延素子2
0から1/2クロック周期に遅延されたマンチェスター
コードを受け所定時間遅延して出力する遅延マッチング
バッファー70と、該遅延マッチングバッファー70か
ら遅延されたマンチェスターコードが一方側端子に入力
され他方側端子に前記SRフリップフロップ50から出
力するNRZコードが入力されて受信クロックRxCL
K信号を発生する排他的ORゲート80と、を備えてい
た。
ェスターコードのディコーディング装置の作用を説明す
ると次のようであった。先ず、受信側の通信システム
に、図7に示したマンチェスターコード300が入力す
ると、マンチェスターディコーディング装置のバッファ
ー10で緩衝増幅され、非反転されたマンチェスターコ
ード300は夫々遅延素子20及び第2フリップフロッ
プ40に入力され、反転されたマンチェスターコード3
02は第1フリップフロップ30に入力される。次い
で、該遅延素子20でマンチェスターコード300の3
/4クロック周期及び1/2クロック周期に夫々遅延さ
れ、3/4クロック周期に遅延されたマンチェスターコ
ード306は第1フリップフロップ30及び第2フリッ
プフロップ40の入力端子に夫々出力され、1/2クロ
ック周期に遅延されたマンチェスターコード304は遅
延マッチングバッファー70に出力される。このとき、
マンチェスターコード300は、全てのデータセルの中
央から遷移を発生させ、前記第1フリップフロップ30
及び第2フリップフロップ40は夫々クロック端子に入
力する信号の上昇遷移により動作される回路であるた
め、それら第1フリップフロップ30及び第2フリップ
フロップ40は各データセルの中央から検出されるエッ
ジ叉は遷移により出力が変換され、各データセルの境界
から表れるエッジ叉は遷移によっては出力が変換されな
い。
前記バッファー10から入力した反転マンチェスターコ
ード302を受け、該コードの上昇遷移から前記遅延素
子20で3/4クロック周期に遅延して入力するマンチ
ェスターコード306をサンプリングし、遷移検出信号
310をSRフリップフロップ50のセット端子Sに出
力する。且つ、前記第2フリップフロップ40は、前記
バッファー10から入力した非反転マンチェスターコー
ド300を受け、該コード信号の上昇遷移から前記遷移
素子20で3/4クロック周期に遅延して入力するマン
チェスターコード306をサンプリングし、遷移検出信
号を前記SRフリップフロップ50のリセット端子Rに
出力する。
及び第2フリップフロップ40は、次の規則に従い遷移
検出信号を出力するが、例えば、図5に示したような遷
移検出信号103を出力する。
形100において、各クロック周期102の中央から検
出した遷移が上昇遷移Bで、連続される2コードビット
セルの間、該波形100の状態がローであると(図中、
矢印108で示した条件)、遷移検出信号はハイ状態か
らロー状態に変換される。
続される2コードビットセルの間、該波形100の状態
がハイであると(図中矢印110で示した条件)、遷移
検出信号は以前の状態を維持する。
続される2コードビットセルの間、該波形100の状態
がローであると(図中矢印112で示した条件)、遷移
検出信号は以前の状態を維持する。
続される2コードビットセルの間、該波形100の状態
がハイであると(図中矢印114で示した条件)、遷移
検出信号はロー状態からハイ状態に変換される。
ップフロップ30は反転されたマンチェスターコード3
02の上昇遷移であるマンチェスターコード300の下
降遷移から前記3/4クロック周期に遅延して入力する
マンチェスターコード306をサンプリングするとき、
該サンプリングされたデータが”1”であるとマンチェ
スターコード300は連続される2コードビットセルの
間”1”の状態を維持するようになるため、該第1フリ
ップフロップ30は遷移検出信号を”0”から”1”に
変換させ(図7に示した信号310の308支点)、S
Rフリップフロップ50のセット端子Sに出力する。次
いで、該SRフリップフロップ50は前記検出信号”
1”にセットされ、非反転出力端子Qを通ってハイ状態
のNRZコードを出力し、前記第1フリップフロップ3
0をリセットさせるため、該第1フリップフロップ30
の非反転出力端子Qから出力する遷移検出信号は再び”
0”に出力される。
下降遷移からサンプリングされたデータが”0”である
と、該マンチェスターコード300は連続される2コー
ドビットセルの間”1”の状態でないため、第1フリッ
プフロップ30は”0”の状態を維持して非反転出力端
子Qに遷移検出信号”0”を出力する。次いで、第2フ
リップフロップ40は、非反転マンチェスターコード3
00の上昇遷移から前記3/4クロック周期に遅延して
入力するマンチェスターコード306をサンプリングす
るとき、該サンプリングされたデータが”0”である
と、非反転マンチェスターコード300が連続される2
コードビットセルの間、”0”の状態を維持するように
なるため、前記第1フリップフロップ30は遷移検出信
号を”1”から”0”に変換した後該反転された遷移検
出信号”1”を(図7の信号316の314支点)SR
フリップフロップ50のリセット端子Rに出力する。次
いで、該SRフリップフロップ50は前記検出信号”
1”にリセットされ反転出力端子Qを通ってハイ状態の
信号を出力し、第2フリップフロップ40をセットさせ
るので該第2フリップフロップ40の反転出力端子Qか
ら出力する遷移検出信号は再び”0”に出力される。
サンプリングされたデータが”1”であると、該マンチ
ェスターコード300は連続される2コードビットセル
の間”0”の状態でないため、第2フリップフロップ4
0は”1”の状態を維持して反転出力端子Qを通って”
0”を出力する。これは第2フリップフロップ40がデ
ータセルの境界に位置した上昇遷移マンチェスターコー
ドをサンプリングするとき発生する。その後、SRフリ
ップフロップ50は、それら第1フリップフロップ30
及び第2フリップフロップ40から出力する遷移検出信
号により動作されてNRZコードを非反転出力し、該非
反転出力されたNRZコードが排他的ORゲート60の
他方側端子に入力して排他的論理和されたNRZデータ
が出力される。次いで、前記遅延素子20から1/2ク
ロック周期に遅延して出力されるマンチェスターコード
304が遅延マッチングバッファー70に入力され、該
マッチングバッファー70は各フリップフロップ30、
40、50から各素子の電波遅延により発生する信号遅
延だけ遅延されたマッチング信号317を排他的ORゲ
ート80の一方側端子に出力し、該排他的ORゲート8
0は前記SRフリップフロップ50から入力したNRZ
コードと前記遅延マッチングバッファー70から入力し
たマッチング信号317とを論理和し、受信クロック信
号RxCLKを出力する。
来マンチェスターコードのディコーディング装置におい
ては、伝送されたマンチェスターコードに同期を合わす
ためPLL(PHASE-AOCKED-LOOP)を用いるか、叉は遅
延素子を用いてマンチェスターコードを遅延させるよう
になっているため、チップのサイズが大きくなるという
不都合な点があった。且つ、遅延タイミングを合わす工
程が煩雑になって精度が低下し、生産性の向上を図り得
ないという不都合な点があった。
れる非同期マンチェスターコードをサンプリングして同
期されたマンチェスターコードを求め、該同期マンチェ
スターコードの公差をチェックして同期信号を検出し、
NRZデータ及び同期受信クロック信号をディコーディ
ングし得る簡単な構造のマンチェスターコードのディコ
ーディング装置を提供しようとするものである。
素子を省き、同期マンチェスターコードの公差をチェッ
クして同期信号を検出し、NRZデータ及び同期受信ク
ロック信号をディコーディングし得る簡単な構造のマン
チェスターコードのディコーディング装置を提供しよう
とするものである。
される非同期マンチェスターコードをクロック信号の遷
移に同期させ、各同期マンチェスターコードをサンプリ
ングしてそれらクロック信号を分周し、各同期クロック
信号を算出した後、それら同期マンチェスターコードと
同期クロック信号とを排他的論理和し、各NRZコード
を算出する第1デコーディング部と、該第1デコーディ
ング部から同期マンチェスターコードを受けて、前記ク
ロック信号によりシフトされたビット値を順次検出し、
マンチェスターコードのビットセル中央からの遷移に対
する公差をチェックする公差チェック部と、該公差チェ
ック部から出力する検出信号に応じて、前記第1デコー
ディング部から入力するNRZコードのうちのいずれか
と、前記第1デコーディング部から入力する同期クロッ
ク信号のうちのいずれかとを選択的に出力するマルチプ
レクサー部と、該マルチプレクサー部から出力するNR
Zコードと同期クロック信号とを受け、該同期クロック
信号によりシフトされたNRZコードのビット値を検出
し、同期信号を出力する同期信号検出部と、前記マルチ
プレクサー部から出力するNRZコードおよび同期クロ
ック信号と、前記同期信号検出部から出力する同期信号
とにより、NRZデータおよび同期受信クロック信号を
算出して出力する第2デコーディング部と、を備えたマ
ンチェスターコードのデコーディング装置を構成するこ
とにより達成される。
図面を用いて説明する。図1に示したように、本発明に
係るマンチェスターコードのディコーディング装置にお
いては、伝送される非同期マンチェスターコード(manc
hester-code)をクロック信号CLOCK−Rの遷移に
同期させ、各同期マンチェスターコードをサンプリング
してそれらクロック信号CLOCD−Rを分周し、各同
期クロック信号を算出した後、それら同期マンチェスタ
ーコードと同期クロック信号とを排他的論理和し、各N
RZコードを算出する第1ディコーディング部100
と、該第1ディコーディング部100から同期マンチェ
スターコードを受けて、前記クロック信号によりシフト
されたビット値を順次検出し、マンチェスターコードの
ビットセル中央からの遷移に対する公差をチェックする
公差チェック部200と、該公差チェック部200から
出力する検出信号により前記第1ディコーディング部1
00から入力するNRZコードと同期クロック信号とを
選択的に出力するマルチプレクサー部300と、該マル
チプレクサー部300から出力するNRZコードと同期
クロック信号とを受け、該同期クロック信号によりシフ
トされたNRZコードのビット値を検出して同期信号S
YNCを出力する同期信号検出部400と、前記マルチ
プレクサー部300から出力するNRZコード及び同期
クロック信号と、前記同期信号検出部400から出力す
る同期信号SYNCとにより、NRZデータ及び同期受
信クロック信号RxCLKを算出した出力する第2ディ
コーディング部500と、を備えている。
0においては、非同期マンチェスターコードとクロック
信号CLOCK−Rとを受け、該クロック信号の上昇エ
ッジから前記非同期マンチェスターコードをサンプリン
グし、同期マンチェスターコードS-MANCHESTER-1を非反
転出力する第1フリップフロップ11と、前記クロック
信号CLOCK−Rにより反転出力される同期クロック
信号をホールディングし、1/2分周された同期クロッ
ク信号CLOCK−1を非反転出力する第2フリップフ
ロップ12と、前記第1フリップフロップ11から出力
する同期マンチェスターコードが一方側端子に入力さ
れ、他方側端子に前記第2フリップフロップ12から出
力する同期クロック信号が入力されて、それらを排他的
論理和しNRZコードNRZ−1を検出する第1排他的
ORゲート13と、前記非同期マンチェスターコードと
インバーター14で反転されたクロック信号CLOCK
−Rとを受け、該反転されたクロック信号CLOCK−
Rの上昇エッジから前記非同期マンチェスターコードを
サンプリングし、同期マンチェスターコードS-MANCHEST
ER-2を非反転出力する第3フリップフロップ15と、
前記クロック信号CLOCKーRにより反転出力される
同期クロック信号をホールディングし、1/2分周され
た同期クロック信号CLOCK−2を非反転出力する第
4フリップフロップ16と、前記第3フリップフロップ
15から出力する同期マンチェスターコードS-MANCHEST
ER-2が一方側端子に入力され、他方側端子に前記第4
フリップフロップ16から出力する同期クロック信号C
LOCK−2が入力されて、それらを排他的論理和して
NRZコードNRZー2を出力する第2排他的ORゲー
ト17と、を備えている。
は、前記クロック信号CLOCKーRを受け緩衝増幅し
て出力するバッファー21と、前記第1フリップフロッ
プ11から同期マンチェスターコードS-MANCHESTER-1
を受け、前記バッファー21から出力するクロック信号
CLOCKーRにより同期マンチェスターコードS-MANC
HESTER-1のビット値を1ビットずつ順次シフトさせる
第5フリップフロップ22と、該第5フリップフロップ
22からシフトされた同期マンチェスターコードを受
け、前記バッファー21から出力されるクロック信号C
LOCK−Rにより同期マンチェスターコードS-MANCHE
STER-1のビット値を1ビットずつ順次シフトさせる第
6フリップフロップ23と、該第6フリップフロップ2
3からシフトされた同期マンチェスターコードS-MANCHE
STER-1を受け、前記バッファー21から出力するクロ
ック信号CLOCK−Rにより同期マンチェスターコー
ドS-MANCHESTER-1のビット値を1ビットずつ順次シフ
トさせる第7フリップフロップ24と、それら第5フリ
ップフロップ22、第6フリップフロップ23及び第7
フリップフロップ24からシフトされたビット値を受
け、同期マンチェスターコードのデューティ比が公差を
はずれたかのビット値1、1、1を検出するNANDゲ
ート25と、該NANDゲート25の検出信号を反転す
るインバーター26と、それら第5フリップフロップ2
2、第6フリップフロップ23及び第7フリップフロッ
プ24の非反転端子Qからシフトされたビット値を受
け、同期マンチェスターコードがデューティ比の公差を
はずれたかのビット値0、0、0を検出するNORゲー
ト27と、前記インバーター26で反転された検出信号
が一方側端子に入力され、他方側端子に前記NORゲー
ト27から出力する検出信号が入力されて、同期された
マンチェスターコードS-MANCHESTER-1のデューティ比
の公差をチェックするORゲート28と、該ORゲート
28の出力信号により電源電圧Vccを制御信号に非反
転出力する第8フリップフロップ29と、を備えてい
る。
ては、前記第1ディコーディング部100の第1及び第
2排他的ORゲート13、17から夫々NRZコードN
RZー1、NRZ−2が入力され、前記公差チェック部
200から出力される制御信号によりそれらNRZコー
ドNRZー1、NRZ−2を選択的に出力する第1マル
チプレクサー31と、前記第1ディコーディング部10
0の第2フリップフロップ12及び第4フリップフロッ
プ16から出力する各同期クロック信号CLOCK−
1、CLOCK−2と、前記公差チェック部200から
出力する制御信号とにより、前記同期クロック信号を選
択的に出力する第2マルチプレクサー32と、を備えて
いる。
は、前記第2マルチプレクサー32から出力する同期ク
ロック信号を受け、反転して出力するインバーター41
と、該インバーター41で反転された同期クロック信号
により前記第1マルチプレクサー31から出力するNR
ZコードNRZ−1のビット値を1ビットずつ順次シフ
トさせる第9フリップフロップ42と、該第9フリップ
フロップ42からシフトされたNRZコードNRZー1
のビット値を前記インバーター41で反転された同期ク
ロック信号により1ビットずつ順次シフトして出力する
第10フリップフロップ43と、該第10フリップフロ
ップ43でシフトされたビット値が一方側端子に入力さ
れ、他方側端子には前記第9フリップフロップ42でシ
フトされたビット値が入力されて、それらを否定論理積
し同期ビット値を検出するNANDゲート44と、該N
ANDゲート44の出力を反転するインバーター45
と、該インバーター45の出力信号により電源電圧Vc
cを同期信号SYNCに出力する第11フリップフロッ
プ46と、を備えている。
0においては、前記第1マルチプレクサー31から出力
するNRZコードを受け、前記第11フロップフロップ
46から出力する同期信号SYNCによりNRZデータ
を出力する第1ラッチ素子51と、前記第2マルチプレ
クサー32から出力する同期クロック信号を受け、前記
第11フリップフロップ46から出力する同期信号SY
NCにより同期クロック信号Rx−CLKを出力する第
2ラッチ素子52と、を備えている。
前記第6フリップフロップ23のSDN端子と該第6フ
リップフロップ23を除いた全てのフリップフロップの
反転CDN端子とに共通入力され、該第6フリップフロ
ップ23の反転CDN端子CDNには電源電圧が入力さ
れる。
ェスターコードのディコーディング装置の作用を説明す
ると次のようである。先ず、図1及び図2に示したよう
に、伝送路を通って10Mbpsの非同期マンチェスタ
ーコードが受信側に伝送されると、外部から入力するC
RS信号がローレベルからハイレベルに変換され、第6
フリップフロップ23の反転SDN及び第6フリップフ
ロップ23を除いた全てのフリップフロップの反転CD
Nに入力して、全てのフリップフロップはイネーブル状
態になる。次いで、第1フリップフロップ11は10M
bpsの非同期マンチェスターコードと20Mhzのク
ロック信号CLOCK−Rとを受けて、20Mhzのク
ロック信号CLOCK−Rの上昇エッチから該非同期マ
ンチェスターコードをサンプリングし、同期されたマン
チェスターコードS-MANCHESTER-1を出力し、第2フリ
ップフロップ12は20Mhzのクロック信号CLOC
K−Rにより反転出力される同期クロック信号を入力端
子Dにホールディングし、1/2分周された10Mhz
の同期クロック信号CLOCKー1を出力する。
子には前記第1フリップフロップ11から出力する同期
マンチェスターコードS-MANCHESTER-1が入力され、他
方側端子には第2フリップフロップ12から出力する同
期クロック信号CLOCK−1が入力されて、排他的論
理和されたNRZコードNRZー1が検出される。次い
で、第3フリップフロップ15には10Mbpsの非同
期マンチェスターコードとインバーター14で反転され
た20Mhzのクロック信号CLOCK−Rとが入力さ
れ、反転された20Mhzのクロック信号CLOCK−
Rの上昇エッジから非同期マンチェスターコードをサン
プリングして同期マンチェスターコードS-MANCHESTER-
2を出力し、第4フリップフロップ16はそれら反転さ
れた20Mhzのクロック信号CLOCKーRにより反
転出力される同期クロック信号を入力端子Dにホールデ
ィングし、1/2分周された10Mhzの同期クロック
信号CLOCK−2を出力する。従って、排他的ORゲ
ート17の一方側端子には前記第3フリップフロップ1
5から出力する同期マンチェスターコードS-MANCHESTER
-2が入力され、他方側端子には前記第4フリップフロ
ップ16から出力する同期クロック信号CLOCK−2
が入力されて、排他的論理和されたNRZコードNRZ
ー2が検出される。
ー21は20Mhzのクロック信号CLOCK−Rを緩
衝増幅して出力し、第5フリップフロップ22は該バッ
ファー21からの出力20Mhzクロック信号CLOC
K−Rと前記第1フリップフロップ11からの出力同期
マンチェスターコードS-MANCHESTER-1とを受けて、該
20Mhzクロック信号CLOCK−Rの上昇エッジか
ら同期マンチェスターコードS-MANCHESTER-1のビット
値を1ビットずつ順次シフトさせる。且つ、第6フリッ
プフロップ23は前記バッファー21から出力する20
Mhzのクロック信号により第5フリップフロップ22
でシフトされた同期マンチェスターコードSーMANCHEST
ER-1を受けてビット値を1ビットずつ順次シフトさせ
る。叉、第7フリップフロップ24は前記バッファー2
1から出力する20Mhzクロック信号CLOCK−R
により第6フリップフロップ23でシフトされた同期マ
ンチェスターコードS-MANCHESTER-1を受け、ビット値
を1ビットずつ順次シフトさせる。
2、第6フリップフロップ23及び第7フリップフロッ
プ24でシフトされた同期マンチェスターコードS-MANC
HESTER-1のビット値が全てNANDゲート25に入力
され、該NANDゲート25は受信されたマンチェスタ
ーコードのデューティ比が公差をはずれた場合、ビット
値1、1、1を検出する。且つ、ゲート27はそれら第
5フリップフロップ22、第6フリップフロップ23及
び第7フリップフロップ24でシフトされた同期マンチ
ェスターコードS-MANCHESTER-1のビット値を全て受
け、受信されたマンチェスターコードのデューティ比が
公差をはずれた場合、ビット値0、0、0を検出して出
力する。即ち、図3及び図4に示したように、伝送され
た非同期マンチェスターコードのビットセル中央から発
生する遷移が10ns先に発生するか、叉は後に発生す
ると、同期マンチェスターコードS-MANCHESTER-1のビ
ット値が100ns以上”ハイH”叉は”ローL”状態
の波形に維持されるため、その場合の1、1、1状態及
び0、0、0状態を検出して、マルチプレクサー部30
0の出力を制御させ、正しくサンプリングされた同期マ
ンチェスターコードを選択させる。
前記NANDゲート25の検出信号がインバーター26
を通って入力され、他方側端子には前記NORゲート2
7からの出力検出信号が入力されて、マンチェスターコ
ードのデューティ比が公差をはずれているかが検出さ
れ、第8フリップフロップ29のクロック端子に出力さ
れる。次いで、該第8フリップフロップ29は前記OR
ゲート28の検出信号により電源電圧Vccを制御信号
としてマルチプレクサー部300の第1マルチプレクサ
ー31及び第2マルチプレクサー32のストローブ端子
Sに夫々出力する。即ち、前記ORゲート28の出力値
が”1”の場合、前記第8フリップフロップ29は前記
マンチェスターコードの各ビット値を下降エッジから検
出するようにハイレベルの制御信号を非反転出力し、該
ORゲート28の出力値が0で同期されたマンチェスタ
ーコードのデューティ比が正常の場合は、該マンチェス
ターコードの各ビット値を上昇エッジから検出するよう
にローレベルの制御信号を非反転出力する。
マルチプレクサー31の入力端子I0 には前記排他的O
Rゲート13から出力したNRZコードNRZ−1が入
力され、他の入力端子I1 は前記排他的ORゲート17
から出力したNRZコードNRZ−2が入力され、スト
ローブ端子Sには前記第8フリップフロップ29からの
出力制御信号が入力されて、該第8フリップからの制御
信号がローレベルであると前記20Mhzの受信クロッ
ク信号CLOCK−Rの上昇エッジから検出したNRZ
コードNRZ−1を出力し、該第8フリップフロップ2
9からの制御信号がハイレベルであると、前記反転され
た20Mhzの受信クロック信号CLOCK−Rの下降
エッジから検出したNRZコードNRZー2を夫々出力
する。且つ、第2マルチプレクサー32の入力端子には
前記第2フリップフロップ12から出力した10Mhz
の同期クロック信号CLOCK−1が入力され、他の入
力端子I1 には前記第4フリップフロップ16から出力
した10Mhzの同期クロック信号CLOCK−2が入
力され、ストローブ端子Sに前記第8フリップフロップ
からローレベルの制御信号が入力すると、前記同期クロ
ック信号CLOCK−1を出力し、ストローブ端子Sに
ハイレベルの制御信号が入力すると、前記同期クロック
信号CLOCK−2を夫々出力する。この場合、該スト
ローブ端子Sに入力する制御信号がハイレベルである
と、同期ビット検出部400の第9フリップフロップ4
2は前記第1マルチプレクサー31から出力するNRZ
コードNRZ−2を入力端子Dから受け、前記第2マル
チプレクサー32から出力する同期クロック信号CLO
CK−2をインバーター41を通ってクロック端子から
受け、該同期クロック信号CLOCK−2により前記N
RZコードNRZ−2のビット値を1ビットずつ順次非
反転出力する。且つ、第10フリップフロップ43はイ
ンバーター41で反転された同期クロック信号CLOC
K−2をクロック端子から受け、第9フリップフロップ
42からシフトされたNRZコードNRZ−2のビット
値を順次受けて、前記反転された同期クロック信号CL
OCK−2により前記NRZコードNRZ−2のビット
値を1ビットずつ順次非反転出力する。次いで、NAN
Dゲート44は前記第9フリップフロップ42から出力
するNRZコードNRZ−2のビット値を一方側端子か
ら受け、前記第10フリップフロップ43から出力する
NRZコードNRZ−2のビット値を他方側端子から受
けて、同期ビット値1、1が検出されるとき、ローレベ
ルの同期ビット検出信号を出力する。次いで、該ローレ
ベルの同期ビット検出信号はインバーター45でハイレ
ベルに反転された後第11フリップフロップ46のクロ
ック端子に入力され、該第11フリップフロップ46は
前記インバーター45の出力にクロッキングされて入力
端子Dに印加する電源電圧Vccを同期信号SYNCと
して第2ディコーディング部500に非反転出力する。
ラッチ素子51は前記第11フリップフロップ46から
出力するハイレベルの同期信号SYNCにより前記第1
マルチプレクサー31から出力するNRZコードNRZ
−2を出力してNRZデータを算出し、ラッチ素子52
は前記第11フリップフロップ46から出力するハイレ
ベルの同期信号SYNCにより前記第2マルチプレクサ
ー32から出力する同期クロック信号CLOCK−2を
出力して同期受信クロック信号Rx−CLKを算出し、
システムに必要なNRZデータと同期受信クロック信号
Rx−CLKとをLAN制御部(図示されず)に出力す
る。
信号がローレベルであると、前記同期ビット検出部40
0の第9フリップフロップ42は前記第1マルチプレク
サー31から出力するNRZコードNRZ−1を入力端
子Dから受け、前記第2マルチプレクサー32から出力
する同期クロック信号CLOCK−1をインバーター4
1を通ってクロック端子から受けて、該同期クロック信
号CLOCK−1により前記NRZコードNRZ−1の
ビット値を1ビットずつ順次非反転出力する。次いで、
第10フリップフロップ43はインバーター41で反転
された同期クロック信号CLOCK−1をクロック端子
から受け、第9フリップフロップ42でシフトされたN
RZコードNRZ−1のビット値を順次受けて、該反転
された同期クロック信号CLOCK−1により前記NR
ZコードNRZ−1のビット値を1ビットずつ順次非反
転出力する。次いで、NANDゲート44は前記第9フ
リップフロップ42から出力するNRZコードNRZ−
1のビット値を一方側端子から受け、前記第10フリッ
プフロップ43から出力するNRZコードNRZ−1の
ビット値を他方側端子から受けて、同期ビット値1、1
の検出されるとき、ローレベルの信号を出力する。次い
で、該ローレベルの信号はインバーター45でハイレベ
ルに反転された後、第11フリップフロップ46のクロ
ック端子に入力され、該第11フリップフロップ46は
入力されたハイレベル信号により電源電圧Vccを同期
検出信号として第2ディコーディング部500に出力す
る。
のラッチ素子351は、前記第1マルチプレクサー31
から出力したNRZコードNRZ−1を受けて、第11
フリップフロップ46から出力するハイレベルの同期信
号SYNCにより該NRZコードNRZ−1を出力して
NRZデータを算出する。且つ、ラッチ素子52は前記
第11フリップフロップ46から出力したハイレベルの
同期信号SYNCにより前記第2マルチプレクサー32
から入力する同期信号CLOCKー1を出力して同期受
信クロック信号Rx−CLKを算出し、従って、システ
ムに必要なNRZデータと同期受信クロック信号Rx−
CLKとがLAN制御部(図示されず)に出力される。
ンチェスターコードのディコーディング装置において
は、マンチェスターコードに同期を合わすためのPLL
(PHASE-LOCKED LOOP)及び遅延素子を用いずに、同期
マンチェスターコードの公差をチェックして同期信号を
検出し、NRZデータ及び同期受信クロック信号をディ
コーディングし得るようになっているため、従来よりも
チップのサイズが縮小され、LANコントローラーの要
求する同期信号を迅速正確に検出し得るという効果があ
る。
ディング装置ブロック図である。
コードが理想的な遷移を行う場合の各部タイミング図で
ある。
コードが10ns速く遷移する場合の各部タイミング図
である。
コードが10ns遅く遷移する場合の各部タイミング図
である。
装置ブロック図である。
である。
2、43、46、:フリップフロップ 13、17:排他的ORゲート 14、26、41、45:インバーター 21:バッファー 25、44:ORゲート 27:NORゲート 28:ORゲート 31:第1マルチプレクサー 32:第2マルチプレクサー 51、52:ラッチ素子 100:第1ディコーディング部 200:公差チェック部 300:マルチプレクサー 400:同期ビット検出部 500:第2ディコーディング部
Claims (13)
- 【請求項1】マンチェスターコードをデコーディングす
る装置であって、 伝送される非同期マンチェスターコードをクロック信号
の遷移に同期させ、各同期マンチェスターコードをサン
プリングしてそれらクロック信号を分周し、各同期クロ
ック信号を算出した後、それら同期マンチェスターコー
ドと同期クロック信号とを排他的論理和し、各NRZコ
ードを算出する第1デコーディング部と、 該第1デコーディング部から同期マンチェスターコード
を受けて、前記クロック信号によりシフトされたビット
値を順次検出し、マンチェスターコードのビットセル中
央からの遷移に対する公差をチェックする公差チェック
部と、 該公差チェック部から出力する検出信号に応じて、前記
第1デコーディング部から入力するNRZコードのうち
のいずれかと、前記第1デコーディング部から入力する
同期クロック信号のうちのいずれかとを選択的に出力す
るマルチプレクサー部と、 該マルチプレクサー部から出力するNRZコードと同期
クロック信号とを受け、該同期クロック信号によりシフ
トされたNRZコードのビット値を検出し、同期信号を
出力する同期信号検出部と、 前記マルチプレクサー部から出力するNRZコードおよ
び同期クロック信号と、前記同期信号検出部から出力す
る同期信号とにより、NRZデータおよび同期受信クロ
ック信号を算出して出力する第2デコーディング部と、
を備えたマンチェスターコードのデコーディング装置。 - 【請求項2】前記第1ディコーディング部は、前記受信
クロック信号の上昇エッジから非同期マンチェスターコ
ードをサンプリングし、同期マンチェスターコードを出
力する第1フリップフロップと、 前記受信クロック信号により反転出力される同期クロッ
ク信号をホールディングし、分周された同期クロック信
号を出力する第2フリップフロップと、 前記第1フリップフロップから出力する同期マンチェス
ターコード及び前記第2フリップフロップから出力する
同期クロック信号を受けて、排他的論理和しNRZコー
ドを検出する第1排他的ORゲートと、 前記反転受信クロック信号の上昇エッジから前記非同期
マンチェスターコードをサンプリングし、同期マンチェ
スターコードを出力する第3フリップフロップと、 前記受信クロック信号により反転出力される同期クロッ
ク信号をホールディングし、分周された同期クロック信
号を出力する第4フリップフロップと、 前記第3フリップフロップから出力する同期マンチェス
ターコード及び第4フリップフロップから出力する同期
クロック信号を受け、排他的論理和してNRZコードを
出力する第2排他的ORゲートと、を備えた請求項1記
載のマンチェスターコードのディコーディング装置。 - 【請求項3】前記公差チェック部は、前記受信クロック
信号を受けて緩衝増幅し、出力するバッファーと、 前記第1フリップフロップから同期マンチェスターコー
ドを受けて該バッファー部から出力するクロック信号に
よりビット値を1ビットずつ順次シフトさせる第5フリ
ップフロップと、 該第5フリップフロップからシフトされた同期マンチェ
スターコードを受け、前記バッファーから出力されるク
ロック信号によりビット値を1ビットずつ順次シフトさ
せる第6フリップフロップと、 該第6フリップフロップからシフトされた同期マンチェ
スターコードを受け、前記バッファーから出力するクロ
ック信号により同期マンチェスターコードのビット値を
1ビットずつ順次シフトさせる第7フリップフロップ
と、 それら第5フリップフロップ、第6フリップフロップ及
び第7フリップフロップからシフトされたビット値を受
け、同期マンチェスターコードがデューティ比の公差を
外れたかを検出するNANDゲートと、 該NANDゲートから出力した検出信号を反転するイン
バーターと、 それら第5フリップフロップ、第6フリップフロップ及
び第7フリップフロップの非反転端子からシフトされた
ビット値を受け、同期マンチェスターコードがデューテ
ィ比の公差を外れたかを検出するNORゲートと、 前記インバーターで反転された検出信号及び該NORゲ
ートからの出力検出信号を受け、同期されたマンチェス
ターコードのデューティ比の公差をチェックするORゲ
ートと、 該ORゲートの出力信号により電源電圧を受け、前記公
差チェック部から出力する制御信号によりそれらNRZ
コードを制御信号に非反転出力する第8フリップフロッ
プと、を備えた請求項1記載のマンチェスターコードの
ディコーディング装置。 - 【請求項4】前記マルチプレクサー部は、前記第1ディ
コーディング部の第1および第2排他的ORゲートから
それぞれNRZコードを選択的に出力する第1マルチプ
レクサーと、 前記第1ディコーディング部の第2フリップフロップお
よび第4フリップフロップから同期クロック信号を受
け、前記公差チェック部から出力する制御信号により同
期クロック信号を選択的に出力する第2マルチプレクサ
ーと、 を備えた請求項2記載のマンチェスターコードのディコ
ーディング装置。 - 【請求項5】前記同期信号検出部は、前記マルチプレク
サー部から出力する同期クロック信号を反転して出力す
るインバーターと、 該インバーターの反転同期クロック信号により前記マル
チプレクサー部から出力する同期クロック信号を反転し
て出力するインバーターと、 該インバーターの反転同期クロック信号により前記マル
チプレクサー部から出力するNRZコードのビット値を
1ビットずつ順次シフトさせる第9フリップフロップ
と、 該第9フリップフロップからシフトされたNRZコード
のビット値を前記インバーターからの反転同期クロック
信号により1ビットずつ順次シフトさせる第10フリッ
プフロップと、 該第10フリップフロップでシフトされたビット値と前
記第9フリップフロップから出力したビット値とを否定
論理積し、同期ビット値を検出するNANDゲートと、 該NANDゲートの同期ビット検出信号を反転するイン
バータと、該インバーターの出力信号により電源電圧を
同期信号に出力する第11フリップフロップと、 を備えた請求項4記載のマンチェスターコードのディコ
ーディング装置。 - 【請求項6】前記第2ディコーディング部は、前記第1
マルチプレクサーから出力するNRZコードを受けて前
記第11フリップフロップの同期信号によりNRZデー
タを出力する第1ラッチ素子と、前記第2マルチプレク
サーから出力する同期クロック信号を受けて前記第11
フリップフロップの同期信号により同期クロック信号を
出力する第2ラッチ素子と、を備えた請求項5記載のマ
ンチェスターコードのディコーディング装置。 - 【請求項7】前記同期クロック信号は、受信されたクロ
ック信号が1/2分周された信号である請求項2記載の
マンチェスターコードのディコーディング装置。 - 【請求項8】前記NANDゲートは、前記第5フリップ
フロップ、第6フリップフロップ及び第7フリップフロ
ップからシフトされた1ビット値を受け、ビット値1、
1、1を検出する請求項3記載のマンチェスターコード
のディコーディング装置。 - 【請求項9】前記NORゲートは、前記第5フリップフ
ロップ、第6フリップフロップ及び第7フリップフロッ
プからシフトされた1ビット値を受け、ビット値0、
0、0を検出する請求項3記載のマンチェスターコード
のディコーディング装置。 - 【請求項10】前記第1マルチプレクサーは、前記公差
チェック部からローレベルの制御信号が入力されると前
記第1排他的ORゲートから入力するNRZコードを出
力し、前記公差チェック部からハイレベルの制御信号が
入力されると前記第2排他的ORゲートから入力するN
RZコードを出力する請求項4記載のマンチェスターコ
ードのディコーディング装置。 - 【請求項11】前記第2マルチプレクサーは、前記公差
チェック部からローレベルの制御信号が入力されると前
記第2フリップフロップから入力する同期クロック信号
を出力し、前記公差チェック部からハイレベルの制御信
号が入力されると前記第4フリップフロップから入力す
る同期クロック信号を出力する請求項4記載のマンチェ
スターコードのディコーディング装置。 - 【請求項12】前記NANDゲートからビット値1、
1、1が検出されたときは、前記同期マンチェスターコ
ードのデューティ比が公差の50%範囲内をはずれたと
判定する、請求項8記載のマンチェスターコードのディ
コーディング装置。 - 【請求項13】前記NORゲートからビット値0、0、
0が検出されたときは、前記同期マンチェスターコード
のデューティ比が公差の50%範囲内をはずれたと判定
する、請求項8記載のマンチェスターコードのディコー
ディング装置。
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