JP4000472B2

JP4000472B2 - 位相比較器

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Publication number: JP4000472B2
Application number: JP2003145939A
Authority: JP
Inventors: 光男馬場
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-05-23
Filing date: 2003-05-23
Publication date: 2007-10-31
Anticipated expiration: 2023-05-23
Also published as: JP2004048721A

Description

【０００１】
【発明の属する技術分野】
本発明は、主としてディジタル大規模集積回路（ＬＳＩ）に集積されると共に、高速動作が必要な用途で用いられるクロックデータ再生回路（ＣｌｏｃｋＤａｔａＲｅｃｏｖｅｒｙ／以下、ＣＤＲ回路とする）に適用される位相比較器及びそれを用いたＣＤＲ回路に関する。
【０００２】
【従来の技術】
従来、この種のＣＤＲ回路に適用される位相比較器は、全てディジタルロジックで構成されたバイナリィ結果出力に適応するタイプのものが多く採用されている（具体的には非特許文献１参照）。このタイプの位相比較器は、汎用的にはｂａｎｇ−ｂａｎｇ型と呼ばれており、その特長としては、利得及びノイズ耐力が大きくて高速動作させるための設計が容易である点が挙げられる。
【０００３】
図６は、従来のｂａｎｇ−ｂａｎｇ型位相比較器の基本構成を例示した回路ブロック図である。この位相比較器は、ディジタル信号形式で受信入力される入力データ信号Ｄ_ＩＮとデータ抽出用の入力クロック信号ＣＬＫ_ＩＮとを用いて動作上においてそれぞれ左側の一方の入力端子から入力された信号を下側の他方の入力端子から入力された信号の変化点でラッチ動作を行うことにより、論理状態としての１又は０にラッチした結果を右側の出力端子から出力するフリップ・フロップ回路から成る総計３個のラッチ回路１_１〜１_３を備え、入力データ信号Ｄ_ＩＮの立ち上がり変化位相及び入力クロック信号ＣＬＫ_ＩＮの立ち下り変化位相を比較する機能を成すように構成されている。
【０００４】
具体的に言えば、この位相比較器の場合、ラッチ回路１_１では入力クロック信号ＣＬＫ_ＩＮの立ち下り変化点で入力データ信号Ｄ_ＩＮのラッチ動作を行い、ラッチ回路１_２では入力クロック信号ＣＬＫ_ＩＮの立ち上り変化点で入力データ信号Ｄ_ＩＮのラッチ動作を行い、ラッチ回路１_３ではラッチ回路１_２から出力される出力データ信号Ｄ_ＯＵＴの立ち上がり変化点でラッチ回路１_１から出力される論理信号のラッチ動作を行うことにより、入力クロック信号ＣＬＫ_ＩＮが遅れている場合にはラッチ回路１_３から出力される論理信号である出力アップ／ダウン信号ｕ／ｄ_ＯＵＴをアップ状態を表わす論理値１として出力し、進んでいる場合にはダウン状態を表わす論理値０として出力する動作を行うものである。
【０００５】
この位相比較器がＣＤＲ回路に適用された上で引き込み動作を完了した状態では、入力データ信号Ｄ_ＩＮの立ち上がり位相と入力クロック信号ＣＬＫ_ＩＮの立ち下り変化位相とが一致し、ラッチ回路１_２からは入力データ信号Ｄ_ＩＮの立ち上がり変化点から入力クロック信号ＣＬＫ_ＩＮの半周期離れた位相でリタイミングした再生データを示す出力データ信号Ｄ_ＯＵＴが出力される。
【０００６】
図７は、この位相比較器における入力系信号及び出力系信号に関する波形を示したタイミングチャートであり、同図（ａ）は入力クロック信号ＣＬＫ_ＩＮが入力データ信号Ｄ_ＩＮに対して遅れている場合の出力アップ／ダウン信号ｕ／ｄ_ＯＵＴの様子に関するもの，同図（ｂ）は入力クロック信号ＣＬＫ_ＩＮが入力データ信号Ｄ_ＩＮに対して進んでいる場合の出力アップ／ダウン信号ｕ／ｄ_ＯＵＴの様子に関するものである。
【０００７】
ここでは、図７（ａ）に示されるように、位相比較器において入力クロック信号ＣＬＫ_ＩＮが入力データ信号Ｄ_ＩＮに対して遅れていればこれを進めるべく、出力アップ／ダウン信号ｕ／ｄ_ＯＵＴを進み状態として出力するようにラッチ動作を行わせるが、これとは反対に図７（ｂ）に示されるように、位相比較器において入力クロック信号ＣＬＫ_ＩＮが入力データ信号Ｄ_ＩＮに対して進んでいればこれを遅らせるべく、出力アップ／ダウン信号ｕ／ｄ_ＯＵＴを遅れ状態として出力するようにラッチ動作を行わせることを示している。
【０００８】
因みに、ここでの位相比較器の場合のようにディジタル方式で各信号を扱う動作に関連する周知技術としては、例えば特許文献１に開示されたディジタルＰＬＬ回路、特許文献２に開示されたクロック識別再生回路、特許文献３に開示された誤差抑制位相比較回路及びこれを用いたＰＬＬ回路等が挙げられる。
【０００９】
【非特許文献１】
ＩＳＳＣＣ２００１Ｊ．Ｓａｖｏｉ，Ｂ．Ｒａｚａｖｉ
【００１０】
【特許文献１】
特開平１０−３２７０６８号公報
【００１１】
【特許文献２】
特開２０００−６８９９１号公報
【００１２】
【特許文献３】
特開２０００−２７８１２３号公報
【００１３】
【発明が解決しようとする課題】
上述した従来のｂａｎｇ−ｂａｎｇ型位相比較器の場合、入力データ信号Ｄ_ＩＮの立ち上がりに関する片方の変化位相だけしか比較結果に反映されない構成であるため、図８の波形解析タイミングチャートに示されるように、入力データ信号Ｄ_ＩＮに関する立ち上がり変化位相と立ち下り変化位相との存在確立分布がベクトル解析図ａ上でほぼ一致していれば、それらの何れかの中心を含む所定周期の波形ｂ，ｃにおける中心から半周期離れた位相（図８中の２−Ａ，２−Ｂを示す）と再生データをリタイミングする際の理想的な波形ｄにおける中心から半周期離れた位相（図８中の２−Ｃを示す）とが一致するが、図９の波形解析タイミングチャートに示されるように、入力データ信号Ｄ_ＩＮに関するデューティ（Ｄｕｔｙ）比が歪んで立ち上がり変化位相と立ち下りの変化位相との存在確立分布が解析ベクトル図ａ上で一致しなければ、それらの何れかの中心を含む所定周期の波形ｂ，ｃにおける中心から半周期離れた位相（図９中の３−Ａ，３−Ｂを示す）と再生データをリタイミングする際の理想的な波形ｄにおける中心から半周期離れた位相（図９中の３−Ｃ）とが一致しなくなってしまい、その結果として、クロック識別再生を行うときの位相余裕が減少し、ＣＤＲ回路に適用したときに入力データ信号Ｄ_ＩＮのジッタ変動等のノイズに対して十分な耐性が得られなくなってしまうという問題が生じ、こうした場合には適確にクロック及びデータの識別再生を行うことができなくなってしまう。
【００１４】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、入力データ信号の立ち上がり変化位相と立ち下りの変化位相との存在確立分布の一致性に拘らず安定して適確にクロック及びデータの識別再生を可能とする位相比較器を提供することにある。
【００１５】
【課題を解決するための手段】
本発明によれば、ディジタル信号形式で受信入力される入力データ信号とデータ抽出用の入力クロック信号とを用いて動作上においてそれぞれ一方の入力端子から入力された信号を他方の入力端子から入力された信号の変化点でラッチ動作を行うことにより、論理状態としての１又は０にラッチした結果を出力端子から出力するフリップ・フロップ回路から成る複数のラッチ回路を備えて構成される位相比較器において、複数のラッチ回路は、入力データ信号の立ち上がり変化位相及び立ち下がり変化位相を比較するものであり、更に、複数のラッチ回路のうちの出力データを出力するためのものを除く後段に配置された所定の一対のものから出力される入力データ信号の立ち上がり変化点比較結果及び立ち下がり変化点比較結果の組み合わせで論理演算を行う論理演算回路を備え、該論理演算回路は、複数のラッチ回路の所定の一対のものから出力される論理信号及び該論理信号を反転した論理反転信号をそれぞれ入力して論理積演算を行った結果を出力端子から出力する一対の論理積回路から成り、上記複数のラッチ回路は、総計５個から成ると共に、第１のラッチ回路では入力クロック信号の立ち下り変化点で入力データ信号のラッチ動作を行い、第２のラッチ回路では入力クロック信号の立ち上り変化点で入力データ信号のラッチ動作を行い、第３のラッチ回路では第２のラッチ回路から出力される第２の論理信号である出力データ信号の立ち上がり変化点で第１のラッチ回路から出力される第１の論理信号のラッチ動作を行い、第４のラッチ回路では第２のラッチ回路から出力される出力データ信号の立ち下がり変化点で第１のラッチ回路から出力される第１の論理信号のラッチ動作を行い、第５のラッチ回路では第２のラッチ回路から出力される出力データ信号の立ち上がり変化点で第４のラッチ回路から出力される第４の論理信号のラッチ動作を行い、一対の論理積回路では、一方のものが第３のラッチ回路から出力される第３の論理信号と第５のラッチ回路から出力される第５の論理信号を反転した論理反転信号との論理積を演算した結果を出力アップ信号として出力し、他方のものが該第３のラッチ回路から出力される該第３の論理信号を反転した論理反転信号と該第５のラッチ回路から出力される該第５の論理信号との論理積を演算した結果を出力ダウン信号として出力する位相比較器が得られる。
【００１８】
加えて、本発明によれば、上記位相比較器において、第３のラッチ回路から出力される第３の論理信号は、進みを示す場合には論理値１が設定されて遅れを示す場合には論理値０が設定されるもので、第５のラッチ回路から出力される第５の論理信号は、進みを示す場合には論理値０が設定されて遅れを示す場合には論理値１が設定されるものであり、一対の論理積回路では、一方のものが第３のラッチ回路及び第５のラッチ回路による入力データ信号の立ち上がり及び立ち下がりでの位相比較結果が何れも進みを示す場合には論理値１，それ以外には論理値０として出力アップ信号を出力し、他方のものが該第３のラッチ回路及び該第５のラッチ回路による該入力データ信号の立ち上がり及び立ち下がりでの位相比較結果が何れも遅れを示す場合には論理値１，それ以外には論理値０として出力ダウン信号を出力する位相比較器が得られる。
【００１９】
一方、本発明によれば、上記何れかの位相比較器において、入力クロック信号の周波数は、Ｘを入力データ信号のデータが持つビットレート［ｂｐｓ］を示すものとし、且つＮを自然数とした場合にＸ／Ｎ［Ｈｚ］で表わされると共に、Ｎ＞１のときの該入力クロック信号の立ち上がり変化点及び立ち下がり変化点がＮ＝１のときの立ち上がり変化点及び立ち下がり変化点にそれぞれ一致するものである位相比較器が得られる。
【００２０】
他方、本発明によれば、上記位相比較器において、第２のラッチ回路の後段に出力アップ信号と出力ダウン信号とにおける周期を設定可能とするために出力データ信号を１／Ｍに分周する（但し、Ｍは自然数とする）１／Ｍ分周回路が配備され、第３のラッチ回路では１／Ｍ分周回路から出力される出力データ信号を１／Ｍに分周したＸ／（Ｎ×Ｍ）［Ｈｚ］のものの立ち上がり変化点で第１のラッチ回路から出力される第１の論理信号のラッチ動作を行い、第４のラッチ回路では１／Ｍ分周回路から出力される出力データ信号を１／Ｍに分周したＸ／（Ｎ×Ｍ）［Ｈｚ］のものの立ち下がり変化点で第１のラッチ回路から出力される第１の論理信号のラッチ動作を行い、第５のラッチ回路では１／Ｍ分周回路から出力される出力データ信号を１／Ｍに分周したＸ／（Ｎ×Ｍ）［Ｈｚ］のものの立ち上がり変化点で第４のラッチ回路から出力される第４の論理信号のラッチ動作を行う位相比較器が得られる。
【００２１】
又、本発明によれば、上記位相比較器における第１乃至第５のラッチ回路及び１／Ｍ分周回路から成るＮ分周クロックＸ／Ｎ［Ｈｚ］で動作する分周機能付きラッチ回路部をｎ個並列に組み合わせて成り、ｎ個の分周機能付きラッチ回路部に入力される入力クロック信号は、それぞれＮ分周クロックＸ／Ｎ［Ｈｚ］の周期に対して３６０／Ｎ度ずつ位相シフトした関係を持つように構成された位相比較器が得られる。
【００２２】
更に、本発明によれば、上記何れか一つの位相比較器と、位相比較器からの出力アップ信号及び出力ダウン信号の比較結果を積分してアナログ又はディジタルの制御信号を生成出力する比較結果積分回路と、制御信号に応じて入力クロック信号の位相を可変にして入力させる位相可変回路とから成るＣＤＲ回路が得られる。
【００２３】
このＣＤＲ回路において、位相可変回路は、外部で発振生成した発振クロック信号を入力して入力クロック信号を位相可変にして生成すること、或いは位相可変回路は、発振クロック信号を自ら発振生成する発振回路を内蔵すると共に、該発振クロック信号に基づいて入力クロック信号を位相可変にして生成することは好ましい。
【００２４】
【発明の実施の形態】
以下に本発明の実施の形態を挙げ、図面を参照して詳細に説明する。
【００２５】
図１は、本発明の一つの実施の形態に係る位相比較器１０１の基本構成を例示した回路ブロック図である。この位相比較器１０１の場合も、ディジタル信号形式で受信入力される入力データ信号Ｄ_ＩＮと入力クロック信号ＣＬＫ_ＩＮとを用いて動作上においてそれぞれ左側の一方の入力端子から入力された信号を下側の他方の入力端子から入力された信号の変化点でラッチ動作を行うことにより、論理状態としての１又は０にラッチした結果を右側の出力端子から出力するフリップ・フロップ回路から成る総計５個のラッチ回路１_１〜１_５を備えているが、これらのラッチ回路１_１〜１_５は、入力データ信号Ｄ_ＩＮの立ち上がり変化位相及び立ち下がり変化位相を比較するものであり、その他に各ラッチ回路１_１〜１_５のうちの出力データを出力するためのもの（ラッチ回路１_２）を除く後段に配置された所定の一対のもの（ラッチ回路１_３，１_５）から出力される入力データ信号Ｄ_ＩＮの立ち上がり変化点比較結果及び立ち下がり変化点比較結果の組み合わせで論理演算を行う論理演算回路２０を備えて構成されている。
【００２６】
このうち、論理演算回路２０は、各ラッチ回路１_１〜１_５の所定の一対のもの（ラッチ回路１_３，１_５）から出力される論理信号及びこの論理信号を反転した論理反転信号をそれぞれ左側の一対の入力端子から入力して論理積（ＡＮＤ）演算を行った結果を右側の出力端子から出力する一対の論理積回路２_１，２_２から成っている。
【００２７】
具体的に言えば、この位相比較器１０１の場合、各ラッチ回路１_１〜１_５について、第１のラッチ回路１_１では入力クロック信号ＣＬＫ_ＩＮの立ち下り変化点で入力データ信号Ｄ_ＩＮのラッチ動作を行い、第２のラッチ回路１_２では入力クロック信号ＣＬＫ_ＩＮの立ち上り変化点で入力データ信号Ｄ_ＩＮのラッチ動作を行い、第３のラッチ回路１_３では第２のラッチ回路１_２から出力される第２の論理信号である出力データ信号Ｄ_ＯＵＴの立ち上がり変化点で第１のラッチ回路１_１から出力される第１の論理信号のラッチ動作を行い、第４のラッチ回路１_４では第２のラッチ回路１_２から出力される出力データ信号Ｄ_ＯＵＴの立ち下がり変化点で第１のラッチ回路１_１から出力される第１の論理信号のラッチ動作を行い、第５のラッチ回路１_５では第２のラッチ回路１_２から出力される出力データ信号Ｄ_ＯＵＴの立ち上がり変化点で第４のラッチ回路１_４から出力される第４の論理信号のラッチ動作を行い、更に、一対の論理積回路２_１，２_２では、一方の論理積回路２_１が第３のラッチ回路１_３から出力される第３の論理信号と第５のラッチ回路１_５から出力される第５の論理信号を反転した論理反転信号との論理積を演算した結果を出力アップ信号ｕ_ＯＵＴとして出力し、他方の論理積回路が第３のラッチ回路１_３から出力される第３の論理信号を反転した論理反転信号と第５のラッチ回路１_５から出力される第５の論理信号との論理積を演算した結果を出力ダウン信号ｄ_ＯＵＴとして出力する。
【００２８】
但し、この位相比較器１０１では、第３のラッチ回路１_３から出力される第３の論理信号は、進みを示す場合には論理値１が設定されて遅れを示す場合には論理値０が設定されるもので、第５のラッチ回路１_５から出力される第５の論理信号は、進みを示す場合には論理値０が設定されて遅れを示す場合には論理値１が設定されるものであり、一対の論理積回路２_１，２_２では、一方の論理積回路２_１が第３のラッチ回路１_３及び第５のラッチ回路１_５による入力データ信号Ｄ_ＩＮの立ち上がり及び立ち下がりでの位相比較結果が何れも進みを示す場合には論理値１，それ以外には論理値０として出力アップ信号ｕ_ＯＵＴを出力し、他方の論理積回路２_２が第３のラッチ回路１_３及び第５のラッチ回路１_５による入力データ信号Ｄ_ＩＮの立ち上がり及び立ち下がりでの位相比較結果が何れも遅れを示す場合には論理値１，それ以外には論理値０として出力ダウン信号ｄ_ＯＵＴを出力するものとなっている。
【００２９】
図２は、この位相比較器１０１における入力系信号及び出力系信号に関する波形を示したタイミングチャートであり、同図（ａ）はデューティ比歪み有りの入力クロック信号ＣＬＫ_ＩＮが入力データ信号Ｄ_ＩＮに対して遅れを生じている場合の出力アップ信号ｕ_ＯＵＴ及び出力ダウン信号ｄ_ＯＵＴの様子に関するもの，同図（ｂ）はデューティ比歪み有りの入力クロック信号ＣＬＫ_ＩＮが入力データ信号Ｄ_ＩＮに対して進みを生じている場合の出力アップ信号ｕ_ＯＵＴ及び出力ダウン信号ｄ_ＯＵＴの様子に関するもの，同図（ｃ）はデューティ比歪み有りの入力クロック信号ＣＬＫ_ＩＮが入力データ信号Ｄ_ＩＮに対して進み並びに遅れを生じている場合の出力アップ信号ｕ_ＯＵＴ及び出力ダウン信号ｄ_ＯＵＴの様子に関するものである。
【００３０】
ここでは、図２（ａ）に示されるように、位相比較器１０１において入力クロック信号ＣＬＫ_ＩＮが入力データ信号Ｄ_ＩＮに対して遅れていればこれを進めるべく、出力アップ信号ｕ_ＯＵＴ及び出力ダウン信号ｄ_ＯＵＴを進み制御として出力するようにラッチ動作を行わせるが、これとは反対に図２（ｂ）に示されるように、位相比較器１０１において入力クロック信号ＣＬＫ_ＩＮが入力データ信号Ｄ_ＩＮに対して進んでいればこれを遅らせるべく、出力アップ信号ｕ_ＯＵＴ及び出力ダウン信号ｄ_ＯＵＴを遅れ制御として出力するようにラッチ動作を行わせ、更に図２（ｃ）に示されるように、位相比較器１０１において入力クロック信号ＣＬＫ_ＩＮが入力データ信号Ｄ_ＩＮに対して進みと遅れとの双方を生じていればこれを無視すべく、出力アップ信号ｕ_ＯＵＴ及び出力ダウン信号ｄ_ＯＵＴを制御無しとして出力するようにラッチ動作を行わせることを示している。
【００３１】
この位相比較器１０１の動作を具体的に説明すれば、ラッチ回路１_１では、入力クロック信号ＣＬＫ_ＩＮの立ち下がり変化位相で入力データ信号Ｄ_ＩＮをラッチするが、ここでの位相比較結果はラッチ回路１_１自体における位相関係により決定される。
【００３２】
ラッチ回路１_２では、入力クロック信号ＣＬＫ_ＩＮの立ち上がり変化位相で入力データ信号Ｄ_ＩＮをラッチするが、このラッチ回路１_２から出力は、入力クロック信号ＣＬＫ_ＩＮの立ち上がりから次の立ち上がりまでの１周期内での入力データ信号Ｄ_ＩＮの変化点の有無を表わしており、これを有効な位相比較の有無の判断に使用して第２の論理信号としての出力データ信号Ｄ_ＯＵＴを得ている。ラッチ回路１_２の立ち上がり変化は入力データ信号Ｄ_ＩＮの立ち上がり変化での位相比較有りを、ラッチ回路１_２の立ち下がり変化は入力データ信号Ｄ_ＩＮの立ち下がり位相比較有りを意味することになる。
【００３３】
ラッチ回路１_３では、ラッチ回路１_２から出力される出力データ信号Ｄ_ＯＵＴの立ち上がり位相でラッチ回路１_１から出力される第１の論理信号をラッチし、入力データ信号Ｄ_ＩＮの立ち上がり変化位相での比較結果のみを第３の論理信号として選択的に出力する。
【００３４】
ラッチ回路１_４では、ラッチ回路１_２から出力される出力データ信号Ｄ_ＯＵＴの立ち下がり位相でラッチ回路１_１から出力される第１の論理信号をラッチし、入力データ信号Ｄ_ＩＮの立ち下がり変化位相での比較結果のみを第４の論理信号として選択的に出力する。
【００３５】
ラッチ回路１_５では、ラッチ回路１_２から出力される出力データ信号Ｄ_ＯＵＴの立ち上がり位相でラッチ回路１_４から出力される第４の論理信号をラッチし、ラッチ回路１_４から出力される第４の論理信号をラッチ回路１_３から出力される第３の論理信号に揃えるためのリタイミング処理を行う。
【００３６】
このような各ラッチ回路１_１〜１_５の働きにより、ラッチ回路１_３から出力される第３の論理信号とラッチ回路１_５から出力される第５の論理信号とは、それぞれ位相の進み又は遅れを示す２つの状態を表わすものとなり、ラッチ回路１_３から出力される第３の論理信号については論理値１の場合が進みを示すと共に、論理値０の場合が遅れを示すものとなり、ラッチ回路１_５から出力される第５の論理信号については論理値１の場合が遅れを示すと共に、論理値０の場合が進みを示すものとなっている。
【００３７】
論理積回路２_１では、入力データ信号Ｄ_ＩＮの立ち上がりでの位相比較結果（ラッチ回路１_３から出力される第３の論理信号）と、入力データ信号Ｄ_ＩＮの立ち下がりでの位相比較結果（ラッチ回路１_５から出力される第５の論理信号）とが何れも進みを示す場合にのみ、進み制御を示す出力アップ信号ｕ_ＯＵＴに論理値１を出力すると共に、それ以外のときには論理値０を出力し、論理積回路２_２では、同様に入力データ信号Ｄ_ＩＮの立ち上がりでの位相比較結果（ラッチ回路１_３から出力される第３の論理信号）と、入力データ信号Ｄ_ＩＮの立ち下がりでの位相比較結果（ラッチ回路１_５から出力される第５の論理信号）とが何れも遅れを示す場合にのみ、遅れ制御を示す出力ダウン信号ｄ_ＯＵＴに論理値１を出力すると共に、それ以外のときには論理値０を出力する。その結果、図２（ａ），（ｂ）で簡単に説明したように立ち上がり変化位相と立ち下がり変化位相との比較結果が等しい場合（何れも遅れ又は進みである場合を示す）には進みや遅れの制御を行うが、図２（ｃ）で説明したように比較結果が異なる場合（遅れ及び進みの両方を含む場合を示す）には、出力アップ信号ｕ_ＯＵＴ及び出力ダウン信号ｄ_ＯＵＴには何れも論理値０が出力されて制御無しとなる。
【００３８】
このような構成の位相比較器１０１やこれを用いて構成されるＣＤＲ回路では、位相比較器１０１において入力データ信号Ｄ_ＩＮのデューティ比歪みに依らずクロック及びデータの識別再生時の位相余裕を最大とすることが可能となり、これによってＣＤＲ回路において入力データ信号Ｄ_ＩＮのジッタ変動等のノイズに対して十分な耐性が得られて適確にクロック及びデータの識別再生を行うことができる。又、この位相比較器１０１の場合、進み制御を示す出力アップ信号ｕ_ＯＵＴ及び遅れ制御を示す出力ダウン信号ｄ_ＯＵＴを必要なパルス幅に微分すればアナログ積分器への制御が可能となり、この位相比較器１０１内でリタイミングクロックとして使用する再生データ（出力データ信号Ｄ_ＯＵＴ）をクロック信号とすればディジタルカウンタ構成等のディジタル積分器に対する制御も可能となる。
【００３９】
図３は、本発明の他の実施の形態に係る位相比較器１０２の基本構成を例示した回路ブロック図である。この位相比較器１０２は、先の位相比較器１０１と比べ、入力クロック信号Ｄ_ＩＮの周波数として、Ｘを入力データ信号Ｄ_ＩＮのデータが持つビットレート［ｂｐｓ］を示すものとし、且つＮを自然数とした場合にＸ／Ｎ［Ｈｚ］で表わされると共に、Ｎ＞１のときの入力クロック信号Ｄ_ＩＮの立ち上がり変化点及び立ち下がり変化点がＮ＝１のときの立ち上がり変化点及び立ち下がり変化点にそれぞれ一致するものとした上、ラッチ回路１_２の後段に出力アップ信号ｕ_ＯＵＴと出力ダウン信号ｄ_ＯＵＴとにおける周期を設定可能とするために出力データ信号Ｄ_ＯＵＴを１／Ｍに分周する（但し、Ｍは自然数とするもので、Ｎとの関係は任意で良い）１／Ｍ分周回路３を配備した点が相違している。
【００４０】
この位相比較器１０２では、各ラッチ回路１_１〜１_５及び１／Ｍ分周回路３から成る分周機能付きラッチ回路部１００において、ラッチ回路１_３では１／Ｍ分周回路３から出力される出力データ信号Ｄ_ＯＵＴを１／Ｍに分周したＸ／（Ｎ×Ｍ）［Ｈｚ］のものの立ち上がり変化点でラッチ回路１_１から出力される第１の論理信号のラッチ動作を行い、ラッチ回路１_４では１／Ｍ分周回路３から出力される出力データ信号Ｄ_ＯＵＴを１／Ｍに分周したＸ／（Ｎ×Ｍ）［Ｈｚ］のものの立ち下がり変化点でラッチ回路１_１から出力される第１の論理信号のラッチ動作を行い、ラッチ回路１_５では１／Ｍ分周回路３から出力される出力データ信号Ｄ_ＯＵＴを１／Ｍに分周したＸ／（Ｎ×Ｍ）［Ｈｚ］のものの立ち上がり変化点でラッチ回路１_４から出力される第４の論理信号のラッチ動作を行う。
【００４１】
このような構成の位相比較器１０２やこれを用いて構成されるＣＤＲ回路においても、先の一つの実施の形態の場合と同等な作用効果を奏するものとなるが、この位相比較器１０２の場合には出力アップ信号ｕ_ＯＵＴと出力ダウン信号ｄ_ＯＵＴとにおける周期を設定するための１／Ｍ分周回路３を設けているので、位相比較器１０１の場合よりもＣＤＲ回路上でのクロック及びデータの認識再生処理を一層簡単にして適確に行い得るようになる。
【００４２】
図４は、本発明の別の実施の形態に係る位相比較器１０３の基本構成を要部（各分周機能付きラッチ回路部１００_１〜１００_ｎ）に入力されるクロック（入力クロック信号ＣＬＫ_ＩＮ１〜ＣＬＫ_ＩＮｎ）の波形を付して例示した回路ブロック図である。
【００４３】
この位相比較器１０３は、図３で説明したＮ分周クロックＸ／Ｎ［Ｈｚ］で動作する分周機能付きラッチ回路部１００をｎ個（ｎは自然数でＮに対して倍数関係であるとする）並列に組み合わせてｎ個の分周機能付きラッチ回路部１００_１〜１００_ｎを成し、これらの各分周機能付きラッチ回路部１００_１〜１００_ｎに対して接続した論理演算回路２００により各分周機能付きラッチ回路部１００_１〜１００_ｎから出力されるｎ系統の第３の論理信号及び第５の論理信号を入力して一系統分の出力アップ信号ｕ_ＯＵＴ及び出力ダウン信号ｄ_ＯＵＴを出力する構成（細部構成の説明は省略するが、２ｎ個の論理積回路でｎ系統の第３の論理信号及び第５の論理信号を入力して得られるｎ系統の出力アップ信号ｕ_ＯＵＴ及び出力ダウン信号ｄ_ＯＵＴを一系統分として選択出力可能な構成とすれば良い）とすると共に、各分周機能付きラッチ回路部１００_１〜１００_ｎに入力される入力クロック信号ＣＬＫ_ＩＮ１〜ＣＬＫ_ＩＮｎをそれぞれＮ分周クロックＸ／Ｎ［Ｈｚ］の周期に対して３６０／Ｎ度ずつ位相シフトした関係を持つように構成して各出力データ信号Ｄ_ＯＵＴ１〜Ｄ_ＯＵＴｎを得るようにしたものである。ここで、例えば入力クロック信号ＣＬＫ_ＩＮｎは、入力クロック信号ＣＬＫ_ＩＮ１に対して３６０／Ｎ×ｎだけ位相シフトしたクロックを示し、又例えばＸ／１［Ｈｚ］クロックとＸ／２［Ｈｚ］クロックとにおける立ち上がりと立ち下がりとが一致する。
【００４４】
このような構成の位相比較器１０３やこれを用いて構成されるＣＤＲ回路においても、先の各実施の形態の場合と同等な作用効果を奏するものとなるが、この位相比較器１０３の場合にはｎ個の分周機能付きラッチ回路部１００_１〜１００_ｎがそれぞれＮ分周クロックＸ／Ｎ［Ｈｚ］の周期に対して３６０／Ｎ度ずつ位相シフトされた入力クロック信号ＣＬＫ_ＩＮ１〜ＣＬＫ_ＩＮｎを入力してｎ系統の出力データ信号Ｄ_ＯＵＴ１〜Ｄ_ＯＵＴｎを出力するため、位相比較器１０１，１０２の場合よりもＣＤＲ回路上でのクロック及びデータの認識再生処理を一層緻密にして精度良く適確に行い得るようになる。
【００４５】
図５は、上述した各実施の形態に係る位相比較器１０１，１０２，１０３を適用したＣＤＲ回路の基本構成を示したブロック図である。このＣＤＲ回路は、各実施の形態に係る位相比較器１０１，１０２，１０３の選定されたものと、位相比較器１０１，１０２，１０３からの出力アップ信号ｕ_ＯＵＴ及び出力ダウン信号ｄ_ＯＵＴの比較結果を積分してアナログ又はディジタルの制御信号を生成出力する比較結果積分回路１０４と、比較結果積分回路１０４からの制御信号に応じて入力クロック信号ＣＬＫ_ＩＮ，ＣＬＫ_ＩＮ１〜ＣＬＫ_ＩＮｎの位相を可変にして入力させる位相可変回路１０５とから構成されるものである。
【００４６】
但し、ここでの位相可変回路１０５は、外部で発振生成した発振クロック信号ＣＬＫ_ＥＸＴを入力して入力クロック信号ＣＬＫ_ＩＮ，ＣＬＫ_ＩＮ１〜ＣＬＫ_ＩＮｎを位相可変にして生成する機能を持つものとするが、発振クロック信号ＣＬＫ_ＥＸＴを自ら発振生成する発振回路を内蔵する構成としても良く、この場合には自ら発振生成した発振クロック信号ＣＬＫ_ＥＸＴに基づいて入力クロック信号ＣＬＫ_ＩＮ，ＣＬＫ_ＩＮ１〜ＣＬＫ_ＩＮｎを位相可変にして生成する機能を持つことになる。
【００４７】
【発明の効果】
以上に述べた通り、本発明の位相比較器によれば、入力データ信号の立ち上がりと立ち下がりとの両方の変化位相を利用して位相比較を行う構成としているので、入力データ信号のデューティ比歪みの度合いに依らずクロック及びデータの識別再生時の位相余裕を最大とすることが可能となり、これによってＣＤＲ回路において入力データ信号のジッタ変動等のノイズに対して十分な耐性が得られて適確にクロック及びデータの識別再生を行うことができるようになり、各部を全て単純なディジタルロジックで構成しているために高速動作用として非常に好適となる。
【図面の簡単な説明】
【図１】本発明の一つの実施の形態に係る位相比較器の基本構成を例示した回路ブロック図である。
【図２】図１に示す位相比較器における入力系信号及び出力系信号に関する波形を示したタイミングチャートであり、（ａ）はデューティ比歪み有りの入力クロック信号が入力データ信号に対して遅れを生じている場合の出力アップ信号及び出力ダウン信号の様子に関するもの，（ｂ）はデューティ比歪み有りの入力クロック信号が入力データ信号に対して進みを生じている場合の出力アップ信号及び出力ダウン信号の様子に関するもの，（ｃ）はデューティ比歪み有りの入力クロック信号が入力データ信号に対して進み並びに遅れを生じている場合の出力アップ信号及び出力ダウン信号の様子に関するものである。
【図３】本発明の他の実施の形態に係る位相比較器の基本構成を例示した回路ブロック図である。
【図４】本発明の別の実施の形態に係る位相比較器の基本構成を要部に入力されるクロックの波形を付して例示した回路ブロック図である。
【図５】本発明の各実施の形態に係る位相比較器を用いたＣＤＲ回路の基本構成を示したブロック図である。
【図６】従来のｂａｎｇ−ｂａｎｇ型位相比較器の基本構成を例示した回路ブロック図である。
【図７】図６に示す位相比較器における入力系信号及び出力系信号に関する波形を示したタイミングチャートであり、（ａ）は入力クロック信号が入力データ信号に対して遅れを生じている場合の出力アップ／ダウン信号の様子に関するもの，（ｂ）は入力クロック信号が入力データ信号に対して進みを生じている場合の出力アップ／ダウン信号の様子に関するものである。
【図８】図６に示す位相比較器にあっての入力データ信号に関する立ち上がり変化位相と立ち下り変化位相との存在確立分布が一致している場合に再生データをリタイミングする処理に際しての波形解析タイミングチャートである。
【図９】図６に示す位相比較器にあっての入力データ信号に関する立ち上がり変化位相と立ち下り変化位相との存在確立分布が一致していない場合に再生データをリタイミングする処理に際しての波形解析タイミングチャートである。
【符号の説明】
１_１〜１_５ラッチ回路
２_１，２_２論理積回路
３１／Ｍ分周回路
２０，２００論理演算回路
１００，１００_１〜１００_ｎ分周機能付きラッチ回路部
１０１，１０２，１０３位相比較器
１０４比較結果積分回路
１０５位相可変回路

Claims

ディジタル信号形式で受信入力される入力データ信号とデータ抽出用の入力クロック信号とを用いて動作上においてそれぞれ一方の入力端子から入力された信号を他方の入力端子から入力された信号の変化点でラッチ動作を行うことにより、論理状態としての１又は０にラッチした結果を出力端子から出力するフリップ・フロップ回路から成る複数のラッチ回路を備えて構成される位相比較器において、前記複数のラッチ回路は、前記入力データ信号の立ち上がり変化位相及び立ち下がり変化位相を比較するものであり、更に、前記複数のラッチ回路のうちの出力データを出力するためのものを除く後段に配置された所定の一対のものから出力される前記入力データ信号の立ち上がり変化点比較結果及び立ち下がり変化点比較結果の組み合わせで論理演算を行う論理演算回路を備え、
前記論理演算回路は、前記複数のラッチ回路の前記所定の一対のものから出力される論理信号及び該論理信号を反転した論理反転信号をそれぞれ入力して論理積演算を行った結果を出力端子から出力する一対の論理積回路から成り、
前記複数のラッチ回路は、総計５個から成ると共に、第１のラッチ回路では前記入力クロック信号の立ち下り変化点で前記入力データ信号のラッチ動作を行い、第２のラッチ回路では前記入力クロック信号の立ち上り変化点で前記入力データ信号のラッチ動作を行い、第３のラッチ回路では前記第２のラッチ回路から出力される第２の論理信号である出力データ信号の立ち上がり変化点で前記第１のラッチ回路から出力される第１の論理信号のラッチ動作を行い、第４のラッチ回路では前記第２のラッチ回路から出力される前記出力データ信号の立ち下がり変化点で前記第１のラッチ回路から出力される前記第１の論理信号のラッチ動作を行い、第５のラッチ回路では前記第２のラッチ回路から出力される前記出力データ信号の立ち上がり変化点で前記第４のラッチ回路から出力される第４の論理信号のラッチ動作を行い、前記一対の論理積回路では、一方のものが前記第３のラッチ回路から出力される第３の論理信号と前記第５のラッチ回路から出力される第５の論理信号を反転した論理反転信号との論理積を演算した結果を出力アップ信号として出力し、他方のものが該第３のラッチ回路から出力される該第３の論理信号を反転した論理反転信号と該第５のラッチ回路から出力される該第５の論理信号との論理積を演算した結果を出力ダウン信号として出力することを特徴とする位相比較器。
請求項１記載の位相比較器において、前記第３のラッチ回路から出力される前記第３の論理信号は、進みを示す場合には論理値１が設定されて遅れを示す場合には論理値０が設定されるもので、前記第５のラッチ回路から出力される前記第５の論理信号は、進みを示す場合には論理値０が設定されて遅れを示す場合には論理値１が設定されるものであり、前記一対の論理積回路では、一方のものが前記第３のラッチ回路及び前記第５のラッチ回路による前記入力データ信号の立ち上がり及び立ち下がりでの位相比較結果が何れも進みを示す場合には論理値１，それ以外には論理値０として前記出力アップ信号を出力し、他方のものが該第３のラッチ回路及び該第５のラッチ回路による該入力データ信号の立ち上がり及び立ち下がりでの位相比較結果が何れも遅れを示す場合には論理値１，それ以外には論理値０として前記出力ダウン信号を出力することを特徴とする位相比較器。
請求項１又は２記載の位相比較器において、前記入力クロック信号の周波数は、Ｘを前記入力データ信号のデータが持つビットレート［ｂｐｓ］を示すものとし、且つＮを自然数とした場合にＸ／Ｎ［Ｈｚ］で表わされると共に、Ｎ＞１のときの該入力クロック信号の立ち上がり変化点及び立ち下がり変化点がＮ＝１のときの立ち上がり変化点及び立ち下がり変化点にそれぞれ一致するものであることを特徴とする位相比較器。
請求項３記載の位相比較器において、前記第２のラッチ回路の後段に前記出力アップ信号と前記出力ダウン信号とにおける周期を設定可能とするために前記出力データ信号を１／Ｍに分周する（但し、Ｍは自然数とする）１／Ｍ分周回路が配備され、前記第３のラッチ回路では前記１／Ｍ分周回路から出力される前記出力データ信号を１／Ｍに分周したＸ／（Ｎ×Ｍ）［Ｈｚ］のものの立ち上がり変化点で前記第１のラッチ回路から出力される第１の論理信号のラッチ動作を行い、前記第４のラッチ回路では前記１／Ｍ分周回路から出力される前記出力データ信号を１／Ｍに分周したＸ／（Ｎ×Ｍ）［Ｈｚ］のものの立ち下がり変化点で前記第１のラッチ回路から出力される前記第１の論理信号のラッチ動作を行い、前記第５のラッチ回路では前記１／Ｍ分周回路から出力される前記出力データ信号を１／Ｍに分周したＸ／（Ｎ×Ｍ）［Ｈｚ］のものの立ち上がり変化点で前記第４のラッチ回路から出力される第４の論理信号のラッチ動作を行うことを特徴とする位相比較器。
請求項４記載の位相比較器における前記第１乃至第５のラッチ回路及び前記１／Ｍ分周回路から成るＮ分周クロックＸ／Ｎ［Ｈｚ］で動作する分周機能付きラッチ回路部をｎ個並列に組み合わせて成り、前記ｎ個の分周機能付きラッチ回路部に入力される入力クロック信号は、それぞれ前記Ｎ分周クロックＸ／Ｎ［Ｈｚ］の周期に対して３６０／Ｎ度ずつ位相シフトした関係を持つように構成されたことを特徴とする位相比較器。
請求項１〜５の何れか一つに記載の位相比較器と、前記位相比較器からの前記出力アップ信号及び前記出力ダウン信号の比較結果を積分してアナログ又はディジタルの制御信号を生成出力する比較結果積分回路と、前記制御信号に応じて前記入力クロック信号の位相を可変にして入力させる位相可変回路とから成ることを特徴とするクロックデータ再生回路。
請求項６記載のクロックデータ再生回路において、前記位相可変回路は、外部で発振生成した発振クロック信号を入力して前記入力クロック信号を位相可変にして生成することを特徴とするクロックデータ再生回路。
請求項７記載のクロックデータ再生回路において、前記位相可変回路は、発振クロック信号を自ら発振生成する発振回路を内蔵すると共に、該発振クロック信号に基づいて前記入力クロック信号を位相可変にして生成することを特徴とするクロックデータ再生回路。