JPH1013397A - シリアル・データ流の高速データ捕獲のシステムと方法 - Google Patents
シリアル・データ流の高速データ捕獲のシステムと方法Info
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- JPH1013397A JPH1013397A JP1921797A JP1921797A JPH1013397A JP H1013397 A JPH1013397 A JP H1013397A JP 1921797 A JP1921797 A JP 1921797A JP 1921797 A JP1921797 A JP 1921797A JP H1013397 A JPH1013397 A JP H1013397A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 高速シリアル・データ流にロック・オンし、
クロック同期とデータ再生を行う位相ロックループとそ
の方法を提供する。 【解決手段】 位相ロックループは多重ビット・ラッ
チ、多段電圧制御発振器、位相検出回路、帰還回路を含
む。多重ビット・ラッチは複数個のデータラッチ要素と
境界検出ラッチ要素を有する。各ラッチ要素はシリアル
・データ流を受け取るラッチ入力、サンプル・クロック
入力、及びラッチ出力を含む。多段電圧制御発振器は電
圧制御入力、複数個のサンプル・クロック出力、各サン
プル・クロック出力間で調節可能な遅延を有する。各サ
ンプル・クロック出力は対応するサンプル・クロック入
力に結合される。位相検出回路はデータ及び境界検出ラ
ッチ要素のラッチ出力に結合され、かつ位相制御出力を
有する。帰還回路は位相制御出力と電圧制御入力との間
に結合される。
クロック同期とデータ再生を行う位相ロックループとそ
の方法を提供する。 【解決手段】 位相ロックループは多重ビット・ラッ
チ、多段電圧制御発振器、位相検出回路、帰還回路を含
む。多重ビット・ラッチは複数個のデータラッチ要素と
境界検出ラッチ要素を有する。各ラッチ要素はシリアル
・データ流を受け取るラッチ入力、サンプル・クロック
入力、及びラッチ出力を含む。多段電圧制御発振器は電
圧制御入力、複数個のサンプル・クロック出力、各サン
プル・クロック出力間で調節可能な遅延を有する。各サ
ンプル・クロック出力は対応するサンプル・クロック入
力に結合される。位相検出回路はデータ及び境界検出ラ
ッチ要素のラッチ出力に結合され、かつ位相制御出力を
有する。帰還回路は位相制御出力と電圧制御入力との間
に結合される。
Description
【０００１】
【発明の属する技術分野】本発明はデータ捕獲とクロッ
ク再生のシステムと方法に関係し、特にサンプル・クロ
ックの多重位相により制御される多重ビット捕獲ラッチ
による位相ロックループに関係している。
ク再生のシステムと方法に関係し、特にサンプル・クロ
ックの多重位相により制御される多重ビット捕獲ラッチ
による位相ロックループに関係している。
【０００２】
【従来の技術】位相検出器と位相ロックループは、クロ
ック同期とシリアル・データ流の再生用に応用特定集積
回路（ＡＳＩＣ）のような集積回路で使用されている。
製造過程、動作温度、電源レベル、相互接続と経路の変
動のため、個々のクロック遅延はある集積回路と他のも
のとは異なる。この差は各集積回路とシステムのクロッ
クとの間でクロックのずれを生じる。クロックのずれは
システムの性能を著しく劣化させ、個々のクロック・エ
ッジをシステム・クロック・エッジと同期させるのを困
難にする。
ック同期とシリアル・データ流の再生用に応用特定集積
回路（ＡＳＩＣ）のような集積回路で使用されている。
製造過程、動作温度、電源レベル、相互接続と経路の変
動のため、個々のクロック遅延はある集積回路と他のも
のとは異なる。この差は各集積回路とシステムのクロッ
クとの間でクロックのずれを生じる。クロックのずれは
システムの性能を著しく劣化させ、個々のクロック・エ
ッジをシステム・クロック・エッジと同期させるのを困
難にする。
【０００３】最初は、チップ上のクロックはシステム・
クロック又は入力シリアル・データより早いか又は遅い
かで、多分位相が合っていない。クロックずれを最小に
して同期を取るためには、位相ロックループを使用して
システム・クロック又はシリアルデータ流を追跡し、こ
れをオンチップ・クロックと比較し、位相又は周波数差
を検出し、オンチップ・クロックがシステム・クロック
と整合するまで必要な調整を行う。位相ロックループは
この時システム・クロックに「ロック・オン」してい
る。システム中の各集積回路がシステム・クロックと同
期すると、全システムは一体となって動作する。何らか
の理由で、性能を劣化させる温度増加のようにシステム
の動作条件が変化した場合、位相ロックループはシステ
ム・クロックに追随し続けて正常動作を復元させる。
クロック又は入力シリアル・データより早いか又は遅い
かで、多分位相が合っていない。クロックずれを最小に
して同期を取るためには、位相ロックループを使用して
システム・クロック又はシリアルデータ流を追跡し、こ
れをオンチップ・クロックと比較し、位相又は周波数差
を検出し、オンチップ・クロックがシステム・クロック
と整合するまで必要な調整を行う。位相ロックループは
この時システム・クロックに「ロック・オン」してい
る。システム中の各集積回路がシステム・クロックと同
期すると、全システムは一体となって動作する。何らか
の理由で、性能を劣化させる温度増加のようにシステム
の動作条件が変化した場合、位相ロックループはシステ
ム・クロックに追随し続けて正常動作を復元させる。
【０００４】標準的な位相ロックループは位相検出器、
チャージポンプ、ループフィルタ、及び電圧制御発振器
（「ＶＣＯ」）を含む。ＶＣＯは発振器に印加された電
圧の関数である位相と周波数のオンチップ・クロックを
発生する。位相検出器はシステム・クロック（又はシリ
アル・データ流）とＶＣＯ出力の位相又は周波数差を検
出する。位相検出器は差の関数として位相制御信号を発
生し、この位相制御信号をチャージポンプへ印加し、こ
のチャージポンプはループフィルタ上の電圧を増減させ
る。ＶＣＯの発信周波数はループフィルタ上の電圧の関
数として増減する。
チャージポンプ、ループフィルタ、及び電圧制御発振器
（「ＶＣＯ」）を含む。ＶＣＯは発振器に印加された電
圧の関数である位相と周波数のオンチップ・クロックを
発生する。位相検出器はシステム・クロック（又はシリ
アル・データ流）とＶＣＯ出力の位相又は周波数差を検
出する。位相検出器は差の関数として位相制御信号を発
生し、この位相制御信号をチャージポンプへ印加し、こ
のチャージポンプはループフィルタ上の電圧を増減させ
る。ＶＣＯの発信周波数はループフィルタ上の電圧の関
数として増減する。
【０００５】システム・クロック又はシリアル・データ
流転移がＶＣＯ出力信号転移より進んでいる時、位相検
出器はＶＣＯにＶＣＯ出力の周波数を増加させる位相制
御信号を発生する（システム・クロック又はシリアル・
データ流転移がＶＣＯ出力より遅れている時にも、逆の
ことが言える）。ＶＣＯ出力がシステム・クロックと位
相と周波数が整合したとき、位相検出器はチャージポン
プへの制御信号の送信を停止し、ループフィルタ上の電
圧は安定化する。次いでＶＣＯ出力周波数は安定化し、
位相ロックループはシステム・クロック又はシリアル・
データ流にロック・オンする。
流転移がＶＣＯ出力信号転移より進んでいる時、位相検
出器はＶＣＯにＶＣＯ出力の周波数を増加させる位相制
御信号を発生する（システム・クロック又はシリアル・
データ流転移がＶＣＯ出力より遅れている時にも、逆の
ことが言える）。ＶＣＯ出力がシステム・クロックと位
相と周波数が整合したとき、位相検出器はチャージポン
プへの制御信号の送信を停止し、ループフィルタ上の電
圧は安定化する。次いでＶＣＯ出力周波数は安定化し、
位相ロックループはシステム・クロック又はシリアル・
データ流にロック・オンする。
【０００６】
【発明が解決しようとする課題】データ転移の位相と周
波数に局所クロック信号をロック・オンすることにより
位相ロックループを使用してシリアル・データ流からデ
ータを再生できる。この時局所クロック信号を使用し
て、しばしばデータ増幅器を介してシリアル・データ流
に接続したデータ入力を有する単一の捕獲フリップフロ
ップ又はラッチを調時する。この方法の欠点は、局所発
振器が入力データ速度に等しい非常な高周波数で動作し
なければならない点である。
波数に局所クロック信号をロック・オンすることにより
位相ロックループを使用してシリアル・データ流からデ
ータを再生できる。この時局所クロック信号を使用し
て、しばしばデータ増幅器を介してシリアル・データ流
に接続したデータ入力を有する単一の捕獲フリップフロ
ップ又はラッチを調時する。この方法の欠点は、局所発
振器が入力データ速度に等しい非常な高周波数で動作し
なければならない点である。
【０００７】局所クロック信号と入力データの間の位相
比較のために多くの技術が使用された。共通技術の１つ
は２個のリセット可能なＤ型フリップフロップを使用し
ている。フリップフロップの出力はチャージポンプを制
御する「上」、「下」信号を形成する。この方法では、
位相検出器とチャージポンプからの系統的な位相誤りを
除去することは困難である。位相誤りが低レベルまで減
少したとしても、入力データを捕獲するフリップフロッ
プの制御不能な設定時間の問題があり、これは位相誤差
の他の要因である。これはデータを成功裏に増幅し捕獲
可能な最大速度を厳しく制限する。
比較のために多くの技術が使用された。共通技術の１つ
は２個のリセット可能なＤ型フリップフロップを使用し
ている。フリップフロップの出力はチャージポンプを制
御する「上」、「下」信号を形成する。この方法では、
位相検出器とチャージポンプからの系統的な位相誤りを
除去することは困難である。位相誤りが低レベルまで減
少したとしても、入力データを捕獲するフリップフロッ
プの制御不能な設定時間の問題があり、これは位相誤差
の他の要因である。これはデータを成功裏に増幅し捕獲
可能な最大速度を厳しく制限する。
【０００８】他の技術がビー・キム他によるIEEE国際個
体素子回路大会技術論文要約１０４−１０５頁（１９９
０）の「２μｍＣＭＯＳでの３０ＭＨｚ高速アナログ／
ディジタルＰＬＬ」に開示されている。ＰＬＬはデータ
・ウィンドウ速度の基準周波数に永久的に周波数ロック
されている３２段リング発振器を有する。リング発振器
の各タップを用いてデータ・サンプルを３２ラッチの内
の１つへラッチし、従って１周のトリップ（１ビット時
間）で１ゲート遅延離れた３２サンプルが３２個のデー
タ・ラッチに記憶される。ディジタル信号処理によって
ビット・パターンが評価され、ディジタル転移検出器を
用いたデータ・ウィンドウ中の有効な転移の位置を決定
する。現在のウィンドウの中心は現在位相タップ・レジ
スタに保持され、このレジスタは位相誤り信号により更
新される。位相誤り信号は現在のウィンドウ中心と有効
なデータ転移の発生との間のタップ位置の差である。
体素子回路大会技術論文要約１０４−１０５頁（１９９
０）の「２μｍＣＭＯＳでの３０ＭＨｚ高速アナログ／
ディジタルＰＬＬ」に開示されている。ＰＬＬはデータ
・ウィンドウ速度の基準周波数に永久的に周波数ロック
されている３２段リング発振器を有する。リング発振器
の各タップを用いてデータ・サンプルを３２ラッチの内
の１つへラッチし、従って１周のトリップ（１ビット時
間）で１ゲート遅延離れた３２サンプルが３２個のデー
タ・ラッチに記憶される。ディジタル信号処理によって
ビット・パターンが評価され、ディジタル転移検出器を
用いたデータ・ウィンドウ中の有効な転移の位置を決定
する。現在のウィンドウの中心は現在位相タップ・レジ
スタに保持され、このレジスタは位相誤り信号により更
新される。位相誤り信号は現在のウィンドウ中心と有効
なデータ転移の発生との間のタップ位置の差である。
【０００９】
【発明の実施の形態】本発明の位相ロックループと方法
は高速シリアル・データ流にロック・オンする。位相ロ
ックループは多重ビット・ラッチ、多段電圧制御発振
器、位相検出回路、帰還回路を含む。多重ビット・ラッ
チは複数個のデータラッチ要素と境界検出ラッチ要素を
有する。各ラッチ要素はシリアル・データ流を受け取る
ラッチ入力、サンプル・クロック入力、及びラッチ出力
を含む。多段電圧制御発振器は電圧制御入力、複数個の
サンプル・クロック出力、各サンプル・クロック出力間
で調節可能な遅延を有する。各サンプル・クロック出力
は対応するサンプル・クロック入力に結合される。位相
検出回路はデータ及び境界検出ラッチ要素のラッチ出力
に結合され、かつ位相制御出力を有する。帰還回路は位
相制御出力と電圧制御入力との間に結合される。
は高速シリアル・データ流にロック・オンする。位相ロ
ックループは多重ビット・ラッチ、多段電圧制御発振
器、位相検出回路、帰還回路を含む。多重ビット・ラッ
チは複数個のデータラッチ要素と境界検出ラッチ要素を
有する。各ラッチ要素はシリアル・データ流を受け取る
ラッチ入力、サンプル・クロック入力、及びラッチ出力
を含む。多段電圧制御発振器は電圧制御入力、複数個の
サンプル・クロック出力、各サンプル・クロック出力間
で調節可能な遅延を有する。各サンプル・クロック出力
は対応するサンプル・クロック入力に結合される。位相
検出回路はデータ及び境界検出ラッチ要素のラッチ出力
に結合され、かつ位相制御出力を有する。帰還回路は位
相制御出力と電圧制御入力との間に結合される。
【００１０】
【実施例】本発明の位相検出器と位相ロックループは、
サンプル・クロックの多重位相により制御される多重ビ
ット捕獲ラッチを流れる高速シリアル・データ流からの
データとクロック信号を迅速に再生する。位相検出器
は、データを捕獲するものと同じ捕獲ラッチ要素を使用
しているため、本質的に零の位相誤差を有している。
サンプル・クロックの多重位相により制御される多重ビ
ット捕獲ラッチを流れる高速シリアル・データ流からの
データとクロック信号を迅速に再生する。位相検出器
は、データを捕獲するものと同じ捕獲ラッチ要素を使用
しているため、本質的に零の位相誤差を有している。
【００１１】位相検出器は又情報が有効となった後にの
み位相訂正情報を更新する自己調時式機能も有してお
り、これによりジッタを減少させ、位相ロックループの
ロック域を増加させ、誤った位相情報が位相ロックルー
プに送られる可能性を除去する。自己調時機能は又帯域
を増加させる。
み位相訂正情報を更新する自己調時式機能も有してお
り、これによりジッタを減少させ、位相ロックループの
ロック域を増加させ、誤った位相情報が位相ロックルー
プに送られる可能性を除去する。自己調時機能は又帯域
を増加させる。
【００１２】図１は本発明の位相検出器と位相ロックル
ープの簡単化したブロック線図で、これは自己調時機能
を図示している。位相検出器１０は、検出器入力１４、
１６に印加される入力信号の位相にロック・オンする位
相ロックループ１２の一部を形成する。入力信号は例え
ばクロック信号又はシリアル・データ流を含んでも良
い。検出器入力１４、１６は１個以上の予充電捕獲ラッ
チ２２のラッチ入力１８、２０に結合されている。ラッ
チ入力１８、２０は差動アナログ信号、１対の相補ディ
ジタル信号又は単一のディジタル信号を受け取るよう設
定可能である。ラッチ２２はサンプル・クロック入力２
４と相補ラッチ出力２６、２８を含む。
ープの簡単化したブロック線図で、これは自己調時機能
を図示している。位相検出器１０は、検出器入力１４、
１６に印加される入力信号の位相にロック・オンする位
相ロックループ１２の一部を形成する。入力信号は例え
ばクロック信号又はシリアル・データ流を含んでも良
い。検出器入力１４、１６は１個以上の予充電捕獲ラッ
チ２２のラッチ入力１８、２０に結合されている。ラッ
チ入力１８、２０は差動アナログ信号、１対の相補ディ
ジタル信号又は単一のディジタル信号を受け取るよう設
定可能である。ラッチ２２はサンプル・クロック入力２
４と相補ラッチ出力２６、２８を含む。
【００１３】サンプル・クロック入力２４に印加された
サンプル・クロックが非能動の時には、ラッチ出力２
６、２８は高レベル、低レベル又は中間レベルのような
同じ論理レベルに「予充電される」。サンプル・クロッ
クが能動状態となると、ラッチ出力２６、２８はラッチ
入力１８、２０に印加される入力信号の相対極性又は相
対論理状態の関数として相補論理状態に向かう。例え
ば、ラッチ出力２６、２８が高状態に予充電された場
合、サンプル・クロックの能動エッジでラッチ出力２
６、２８の一方は低レベルに降下し、反対に他方の出力
は高レベルにとどまる。サンプル出力が再び非能動状態
となると、ラッチ出力２６、２８は高状態、予充電状態
に復帰する。ラッチ出力２６、２８はこのようにサンプ
ル・クロックの制御下で「能動状態」と「予充電状態」
との間を切り替わる。
サンプル・クロックが非能動の時には、ラッチ出力２
６、２８は高レベル、低レベル又は中間レベルのような
同じ論理レベルに「予充電される」。サンプル・クロッ
クが能動状態となると、ラッチ出力２６、２８はラッチ
入力１８、２０に印加される入力信号の相対極性又は相
対論理状態の関数として相補論理状態に向かう。例え
ば、ラッチ出力２６、２８が高状態に予充電された場
合、サンプル・クロックの能動エッジでラッチ出力２
６、２８の一方は低レベルに降下し、反対に他方の出力
は高レベルにとどまる。サンプル出力が再び非能動状態
となると、ラッチ出力２６、２８は高状態、予充電状態
に復帰する。ラッチ出力２６、２８はこのようにサンプ
ル・クロックの制御下で「能動状態」と「予充電状態」
との間を切り替わる。
【００１４】位相検出器３０は位相入力３２と位相出力
３４、３６を有する。位相入力３２はラッチ出力２６に
結合される。位相検出器３０は、入力信号の位相とサン
プル・クロックの位相との間の差を表す位相信号を位相
出力３４、３６上に発生する。位相検出器３０は、サン
プル・クロックの位相が差入力信号の位相より遅れて、
サンプル・クロックの位相を進めるべきであることを示
している時に位相出力３４（「上」と名付ける）に高信
号を印加する。位相検出器は、サンプル・クロックの位
相が入力信号の位相より進んでいて、サンプル・クロッ
クの位相を遅らせるべきであることを示している時に位
相出力３６（「下」と名付ける）に高信号を与える。位
相出力３４、３６に印加される位相信号は、サンプル・
クロック入力２４のサンプル・クロックの位相を進め
る、遅らせる又は保持する位相ロックループ１２へ送ら
れる。位相検出器３０は以下で図５及び図６を参照して
より詳細に説明される。
３４、３６を有する。位相入力３２はラッチ出力２６に
結合される。位相検出器３０は、入力信号の位相とサン
プル・クロックの位相との間の差を表す位相信号を位相
出力３４、３６上に発生する。位相検出器３０は、サン
プル・クロックの位相が差入力信号の位相より遅れて、
サンプル・クロックの位相を進めるべきであることを示
している時に位相出力３４（「上」と名付ける）に高信
号を印加する。位相検出器は、サンプル・クロックの位
相が入力信号の位相より進んでいて、サンプル・クロッ
クの位相を遅らせるべきであることを示している時に位
相出力３６（「下」と名付ける）に高信号を与える。位
相出力３４、３６に印加される位相信号は、サンプル・
クロック入力２４のサンプル・クロックの位相を進め
る、遅らせる又は保持する位相ロックループ１２へ送ら
れる。位相検出器３０は以下で図５及び図６を参照して
より詳細に説明される。
【００１５】位相出力３４、３６に印加された位相信号
は、ラッチ２２のデータ、従って位相訂正情報が有効と
なるまでサンプル・クロックが更新されることを防止す
るデータ有効回路４０によりゲートされる。データ有効
回路４０は排他ＯＲゲート４２、ＡＮＤゲート４４及び
ＡＮＤゲート４６を含む。排他ＯＲゲート４２は、ラッ
チ出力２６に結合した入力４８と、ラッチ出力２８に結
合した入力５０と、ＡＮＤゲート４４、４６の入力５
４、５６に結合したデータ有効出力５２を有する。ＡＮ
Ｄゲート４４、４６の入力５８、６０は各々位相検出器
３０の位相出力３４、３６に結合されている。ＡＮＤゲ
ート４４、４６の出力６２、６４は位相出力ループ１２
へのゲートされた位相制御信号を与える。
は、ラッチ２２のデータ、従って位相訂正情報が有効と
なるまでサンプル・クロックが更新されることを防止す
るデータ有効回路４０によりゲートされる。データ有効
回路４０は排他ＯＲゲート４２、ＡＮＤゲート４４及び
ＡＮＤゲート４６を含む。排他ＯＲゲート４２は、ラッ
チ出力２６に結合した入力４８と、ラッチ出力２８に結
合した入力５０と、ＡＮＤゲート４４、４６の入力５
４、５６に結合したデータ有効出力５２を有する。ＡＮ
Ｄゲート４４、４６の入力５８、６０は各々位相検出器
３０の位相出力３４、３６に結合されている。ＡＮＤゲ
ート４４、４６の出力６２、６４は位相出力ループ１２
へのゲートされた位相制御信号を与える。
【００１６】サンプル・クロック入力２４へ印加される
サンプル・クロックが能動状態の時、ラッチ出力２６、
２８は相補状態にある。排他ＯＲゲート４２の出力は高
状態にあって、ラッチ出力２６、２８が有効であること
を示している。データ有効出力５２上の高レベルは出力
３４、３６上の位相信号がＡＮＤゲート４４、４６から
検出器出力６２、６４へ通過することを可能とする。
サンプル・クロックが能動状態の時、ラッチ出力２６、
２８は相補状態にある。排他ＯＲゲート４２の出力は高
状態にあって、ラッチ出力２６、２８が有効であること
を示している。データ有効出力５２上の高レベルは出力
３４、３６上の位相信号がＡＮＤゲート４４、４６から
検出器出力６２、６４へ通過することを可能とする。
【００１７】サンプル・クロック信号が非能動状態へ復
帰した時、ラッチ出力２６、２８は、データ有効出力５
２が低状態となるように同じ予充電状態へ復帰する。デ
ータ有効出力５２の低レベルはＡＮＤゲート４４、４６
の出力を低状態に保持し、これは位相出力３４、３６の
位相信号を阻止する。従って、ラッチ２２のデータが有
効でない時、誤った位相情報は検出器出力６２、６４へ
は送られない。
帰した時、ラッチ出力２６、２８は、データ有効出力５
２が低状態となるように同じ予充電状態へ復帰する。デ
ータ有効出力５２の低レベルはＡＮＤゲート４４、４６
の出力を低状態に保持し、これは位相出力３４、３６の
位相信号を阻止する。従って、ラッチ２２のデータが有
効でない時、誤った位相情報は検出器出力６２、６４へ
は送られない。
【００１８】位相ロックループ１２はチャージポンプ７
０、ループフィルタ７２及び電圧制御発振器（「ＶＣ
Ｏ」）７４を含む。チャージポンプ７０は、電流源７
６、スイッチ７８、スイッチ８０、電流源８２、チャー
ジポンプ出力接点８４を含む切替電流源である。電流源
７６は電圧源端子ＶDDに結合される。スイッチ７８は電
流源７６とチャージポンプ出力接点８４との間に結合さ
れる。スイッチ７８は検出器出力６２へ結合される制御
端子７８’を有する。スイッチ８０は接点８４と電流源
８２との間に結合される。スイッチ８０は検出器出力６
４に結合された制御端子８０’を有する。電流源８２は
電圧源端子ＶSSに結合される。
０、ループフィルタ７２及び電圧制御発振器（「ＶＣ
Ｏ」）７４を含む。チャージポンプ７０は、電流源７
６、スイッチ７８、スイッチ８０、電流源８２、チャー
ジポンプ出力接点８４を含む切替電流源である。電流源
７６は電圧源端子ＶDDに結合される。スイッチ７８は電
流源７６とチャージポンプ出力接点８４との間に結合さ
れる。スイッチ７８は検出器出力６２へ結合される制御
端子７８’を有する。スイッチ８０は接点８４と電流源
８２との間に結合される。スイッチ８０は検出器出力６
４に結合された制御端子８０’を有する。電流源８２は
電圧源端子ＶSSに結合される。
【００１９】ループフィルタ７２は抵抗Ｒ１，Ｒ２、コ
ンデンサＣ１及び出力接点８６を含む。抵抗Ｒ１は接点
８４、８６の間に結合される。抵抗Ｒ２とコンデンサＣ
１は接点８６と電圧源端子ＶSSとの間に直列に結合され
る。
ンデンサＣ１及び出力接点８６を含む。抵抗Ｒ１は接点
８４、８６の間に結合される。抵抗Ｒ２とコンデンサＣ
１は接点８６と電圧源端子ＶSSとの間に直列に結合され
る。
【００２０】ＶＣＯ７４は接点８６に結合された電圧制
御入力８７と、サンプル・クロック入力２４に結合され
たサンプル・クロック出力８８を有する。ＶＣＯ７４
は、接点８６上の電圧により制御される位相と周波数を
有するサンプル・クロック出力８８上のサンプル・クロ
ックを発生する。検出器出力６２、６４上のゲートされ
た位相信号はスイッチ７８、８０を操作してループフィ
ルタ７２の接点８６上の電圧を充電、放電又は保持させ
る。検出器出力６２の論理高信号はスイッチ７８を閉じ
て、抵抗Ｒ１，Ｒ２を介して電流源７６にコンデンサＣ
１を放電させ、これにより接点８６の電圧を増加させ、
これはＶＣＯ７４の位相を進め周波数を増加させる。検
出器出力６４の論理高信号はスイッチ８０を閉じて、抵
抗Ｒ１，Ｒ２を介して電流源８２にコンデンサＣ１を放
電させ、これにより接点８６の電圧を減少させ、これは
ＶＣＯ７４の位相を遅らせ周波数を減少させる。
御入力８７と、サンプル・クロック入力２４に結合され
たサンプル・クロック出力８８を有する。ＶＣＯ７４
は、接点８６上の電圧により制御される位相と周波数を
有するサンプル・クロック出力８８上のサンプル・クロ
ックを発生する。検出器出力６２、６４上のゲートされ
た位相信号はスイッチ７８、８０を操作してループフィ
ルタ７２の接点８６上の電圧を充電、放電又は保持させ
る。検出器出力６２の論理高信号はスイッチ７８を閉じ
て、抵抗Ｒ１，Ｒ２を介して電流源７６にコンデンサＣ
１を放電させ、これにより接点８６の電圧を増加させ、
これはＶＣＯ７４の位相を進め周波数を増加させる。検
出器出力６４の論理高信号はスイッチ８０を閉じて、抵
抗Ｒ１，Ｒ２を介して電流源８２にコンデンサＣ１を放
電させ、これにより接点８６の電圧を減少させ、これは
ＶＣＯ７４の位相を遅らせ周波数を減少させる。
【００２１】検出器出力６２、６４の両方が論理高状態
でない場合、接点８６の電圧、従ってＶＣＯ７４の位相
と周波数の変化はない。それ故、データ有効出力５２が
ＡＮＤゲート４４、４６の出力を低状態に保持している
ようにラッチ２２のデータが有効でない時には、接点８
６の電圧には変化はなく、サンプル・クロック信号の位
相又は周波数にも変化はない。従って、データ有効回路
４０はラッチ２２のデータが有効となるまで位相情報を
位相ロックループ１２へ送ることを防止する。データ有
効回路４０は誤った位相訂正情報を防止しつつ位相ロッ
クループの位相訂正情報が可能な最高速度で更新される
ことを可能とする。これは位相訂正帯域を最大にし、ジ
ッタを減少させ、位相ロックループのロック域を増大さ
せる。
でない場合、接点８６の電圧、従ってＶＣＯ７４の位相
と周波数の変化はない。それ故、データ有効出力５２が
ＡＮＤゲート４４、４６の出力を低状態に保持している
ようにラッチ２２のデータが有効でない時には、接点８
６の電圧には変化はなく、サンプル・クロック信号の位
相又は周波数にも変化はない。従って、データ有効回路
４０はラッチ２２のデータが有効となるまで位相情報を
位相ロックループ１２へ送ることを防止する。データ有
効回路４０は誤った位相訂正情報を防止しつつ位相ロッ
クループの位相訂正情報が可能な最高速度で更新される
ことを可能とする。これは位相訂正帯域を最大にし、ジ
ッタを減少させ、位相ロックループのロック域を増大さ
せる。
【００２２】データ有効回路４０は各種の形態を取りう
る。図２は本発明の別な実施例による位相検出器の部分
ブロック線図である。同一の要素に対しては図１で用い
たものと同じ参照番号が図２で使用されている。図２に
示す実施例では、排他ＯＲゲート４２がＮＡＮＤゲート
９０に置き換えられている。ラッチ２２がラッチ出力２
６、２８を論理低レベルとは反対に論理高レベルに予充
電した場合、ＮＡＮＤゲート９０の出力はラッチ２２の
データが有効であるかどうかの指示である。ラッチ出力
２６、２８の両方が高状態の時、データ有効出力５２は
低状態でラッチ２２のデータが有効でないことを指示し
ている。ラッチ出力２６、２８の一方が論理低レベルに
落ちると、ラッチ２２のデータは有効で、データ有効出
力５２は高状態となり、これは位相出力３４、３６の位
相信号にＡＮＤゲート４４、４６を通過させることを可
能とする。
る。図２は本発明の別な実施例による位相検出器の部分
ブロック線図である。同一の要素に対しては図１で用い
たものと同じ参照番号が図２で使用されている。図２に
示す実施例では、排他ＯＲゲート４２がＮＡＮＤゲート
９０に置き換えられている。ラッチ２２がラッチ出力２
６、２８を論理低レベルとは反対に論理高レベルに予充
電した場合、ＮＡＮＤゲート９０の出力はラッチ２２の
データが有効であるかどうかの指示である。ラッチ出力
２６、２８の両方が高状態の時、データ有効出力５２は
低状態でラッチ２２のデータが有効でないことを指示し
ている。ラッチ出力２６、２８の一方が論理低レベルに
落ちると、ラッチ２２のデータは有効で、データ有効出
力５２は高状態となり、これは位相出力３４、３６の位
相信号にＡＮＤゲート４４、４６を通過させることを可
能とする。
【００２３】図３では、排他ＯＲゲート４２がＯＲゲー
ト９２と置き換えられている。ラッチ２２がラッチ出力
２６、２８を論理高レベルとは反対に論理低レベルに予
充電する場合、ＯＲゲート９２の出力はラッチ２２のデ
ータが有効であるかどうかを指示している。両ラッチ出
力２６、２８が低状態の場合、ＯＲゲート９２の出力は
低状態で、これはＡＮＤゲート４４、４６の出力を低状
態に保持する。ラッチ出力２６、２８のどちらか一方が
高状態となると、ラッチ２２のデータは有効でＯＲゲー
ト９２の出力は高状態となり、これは位相出力３４、３
６の位相信号にＡＮＤゲート４４、４６を通過させるこ
とを可能とする。
ト９２と置き換えられている。ラッチ２２がラッチ出力
２６、２８を論理高レベルとは反対に論理低レベルに予
充電する場合、ＯＲゲート９２の出力はラッチ２２のデ
ータが有効であるかどうかを指示している。両ラッチ出
力２６、２８が低状態の場合、ＯＲゲート９２の出力は
低状態で、これはＡＮＤゲート４４、４６の出力を低状
態に保持する。ラッチ出力２６、２８のどちらか一方が
高状態となると、ラッチ２２のデータは有効でＯＲゲー
ト９２の出力は高状態となり、これは位相出力３４、３
６の位相信号にＡＮＤゲート４４、４６を通過させるこ
とを可能とする。
【００２４】図４では、排他ＯＲ論理ゲート４２は自動
転移検出器９４に置き換えられている。自動転移検出器
９４は遅延インバータ９６の直列ストリング、ＡＮＤゲ
ート９８、ＮＯＲゲート１００及びＯＲゲート１０２を
含む。遅延インバータ９６はラッチ出力２６と、ＡＮＤ
ゲート９８とＮＯＲゲート１００の第１入力との間に結
合されている。ラッチ出力２８はＡＮＤゲート９８とＮ
ＯＲゲート１００の第２入力に結合されている。ＡＮＤ
ゲート９８とＮＯＲゲート１００の出力はＯＲゲート１
０２に送られる。ＯＲゲート１０２の出力はＡＮＤゲー
ト４４、４６に送られる。ラッチ出力２６、２８が論理
高レベルへ予充電されると仮定すると、ラッチ出力の一
方が論理低レベルへ降下する時には、ＯＲゲート１０２
はデータ有効出力５２に論理高パルスを発生し、これは
検出器出力６２、６４の位相信号を更新させる。
転移検出器９４に置き換えられている。自動転移検出器
９４は遅延インバータ９６の直列ストリング、ＡＮＤゲ
ート９８、ＮＯＲゲート１００及びＯＲゲート１０２を
含む。遅延インバータ９６はラッチ出力２６と、ＡＮＤ
ゲート９８とＮＯＲゲート１００の第１入力との間に結
合されている。ラッチ出力２８はＡＮＤゲート９８とＮ
ＯＲゲート１００の第２入力に結合されている。ＡＮＤ
ゲート９８とＮＯＲゲート１００の出力はＯＲゲート１
０２に送られる。ＯＲゲート１０２の出力はＡＮＤゲー
ト４４、４６に送られる。ラッチ出力２６、２８が論理
高レベルへ予充電されると仮定すると、ラッチ出力の一
方が論理低レベルへ降下する時には、ＯＲゲート１０２
はデータ有効出力５２に論理高パルスを発生し、これは
検出器出力６２、６４の位相信号を更新させる。
【００２５】図５は位相ロックループ１２のブロック線
図であり、これは高速捕獲ラッチ、位相検出器３０及び
データ有効回路４０を詳細に図示している。位相ロック
ループ１２は検出器入力１４、１６に印加されたシリア
ル・データ流をサンプルするための多重ビット捕獲ラッ
チ１１０を含む。捕獲ラッチ１１０は、サンプル・クロ
ック信号ＣＫ１−ＣＫ２０（ＣＫ４−ＣＫ１９は図示せ
ず）に応答してわずかに異なる位相でデータ流をサンプ
ルする個々のラッチ要素Ｌ１−Ｌ２０（Ｌ４−Ｌ１９は
図示せず）を含む。各ラッチ要素はデータ・ビット又は
データ・ビット間の境界（すなわち転移）のどちらかに
対応する。ラッチ要素Ｌ１−Ｌ２０は「Ｄ」と「Ｂ」に
名付けられて各々データ捕獲ラッチ要素と境界検出捕獲
ラッチ要素を指示する。
図であり、これは高速捕獲ラッチ、位相検出器３０及び
データ有効回路４０を詳細に図示している。位相ロック
ループ１２は検出器入力１４、１６に印加されたシリア
ル・データ流をサンプルするための多重ビット捕獲ラッ
チ１１０を含む。捕獲ラッチ１１０は、サンプル・クロ
ック信号ＣＫ１−ＣＫ２０（ＣＫ４−ＣＫ１９は図示せ
ず）に応答してわずかに異なる位相でデータ流をサンプ
ルする個々のラッチ要素Ｌ１−Ｌ２０（Ｌ４−Ｌ１９は
図示せず）を含む。各ラッチ要素はデータ・ビット又は
データ・ビット間の境界（すなわち転移）のどちらかに
対応する。ラッチ要素Ｌ１−Ｌ２０は「Ｄ」と「Ｂ」に
名付けられて各々データ捕獲ラッチ要素と境界検出捕獲
ラッチ要素を指示する。
【００２６】典型的なデータ流はＮビットのデータ群に
分割される。捕獲ラッチ１１０はデータ群中の各Ｎビッ
トにたいして偶数個のラッチ要素を含むことが望まし
い。ラッチ要素間の遅延は、あるデータ・ラッチ要素が
各データ・ビットの中央に来て、ある境界検出ラッチ要
素が各転移の中央に来るように、データ転移周波数の偶
数倍の逆数を大体保持することが望ましい。
分割される。捕獲ラッチ１１０はデータ群中の各Ｎビッ
トにたいして偶数個のラッチ要素を含むことが望まし
い。ラッチ要素間の遅延は、あるデータ・ラッチ要素が
各データ・ビットの中央に来て、ある境界検出ラッチ要
素が各転移の中央に来るように、データ転移周波数の偶
数倍の逆数を大体保持することが望ましい。
【００２７】図５に示した実施例では、各データ・ビッ
トに対して２個のラッチ要素があり、これは転移周波数
の２倍でデータ流をサンプルする。例えば、データ流中
のデータが１０ビットの群に分割される場合、２０個の
ラッチ要素Ｌ１ーＬ２０を使用してわずかに異なる位相
で単一クロック・サイクルの間に１０データ・ビットを
サンプルする。
トに対して２個のラッチ要素があり、これは転移周波数
の２倍でデータ流をサンプルする。例えば、データ流中
のデータが１０ビットの群に分割される場合、２０個の
ラッチ要素Ｌ１ーＬ２０を使用してわずかに異なる位相
で単一クロック・サイクルの間に１０データ・ビットを
サンプルする。
【００２８】各ラッチ要素がデータ流をサンプルする位
相と周波数は、サンプル・クロック信号ＣＫ１−ＣＫ２
０を発生するため多重段又は位相を有するＶＣＯ７４に
より制御される。各サンプル・クロック信号は、電圧制
御入力８７へ印加される電圧を基にしている例えば５０
０ピコ秒（ｐｓ）のような調節可能な遅延により前のク
ロック信号から遅延される。多重捕獲ラッチ要素とサン
プル・クロックの多重位相を使用することにより、発振
器がデータ転移周波数の分数でのみ発振しているのに、
本発明の位相検出器は非常に高速にデータをサンプル可
能である。
相と周波数は、サンプル・クロック信号ＣＫ１−ＣＫ２
０を発生するため多重段又は位相を有するＶＣＯ７４に
より制御される。各サンプル・クロック信号は、電圧制
御入力８７へ印加される電圧を基にしている例えば５０
０ピコ秒（ｐｓ）のような調節可能な遅延により前のク
ロック信号から遅延される。多重捕獲ラッチ要素とサン
プル・クロックの多重位相を使用することにより、発振
器がデータ転移周波数の分数でのみ発振しているのに、
本発明の位相検出器は非常に高速にデータをサンプル可
能である。
【００２９】ＶＣＯ７４により発生された各サンプル・
クロックは複数個のサイクルを有し、各サイクルは正の
位相と負の位相を有する。ＶＣＯ７４が発振しなければ
ならない周波数は、サンプル・クロックの反対の位相で
データ流をサンプルする２つの群にラッチ要素を構成す
ることにより２分の１にさらに減少可能である。例え
ば、クロックＣＫ１１−ＣＫ２０がサンプル・クロック
ＣＫ１−ＣＫ１０の負位相又はエッジに各々対応してい
る場合、１０個のサンプル・クロック信号のみがラッチ
Ｌ１−Ｌ２０をトリガするのに必要である。ラッチ要素
Ｌ１−Ｌ１０がサンプル・クロックＣＫ１−ＣＫ１０の
正位相上のデータ流をサンプルする間、ラッチ要素Ｌ１
１−Ｌ２０はサンプル・クロックＣＫ１−ＣＫ１０の負
位相（すなわちＣＫ１１−ＣＫ２０）上のデータ流をサ
ンプルする。
クロックは複数個のサイクルを有し、各サイクルは正の
位相と負の位相を有する。ＶＣＯ７４が発振しなければ
ならない周波数は、サンプル・クロックの反対の位相で
データ流をサンプルする２つの群にラッチ要素を構成す
ることにより２分の１にさらに減少可能である。例え
ば、クロックＣＫ１１−ＣＫ２０がサンプル・クロック
ＣＫ１−ＣＫ１０の負位相又はエッジに各々対応してい
る場合、１０個のサンプル・クロック信号のみがラッチ
Ｌ１−Ｌ２０をトリガするのに必要である。ラッチ要素
Ｌ１−Ｌ１０がサンプル・クロックＣＫ１−ＣＫ１０の
正位相上のデータ流をサンプルする間、ラッチ要素Ｌ１
１−Ｌ２０はサンプル・クロックＣＫ１−ＣＫ１０の負
位相（すなわちＣＫ１１−ＣＫ２０）上のデータ流をサ
ンプルする。
【００３０】位相検出器３０は入力データ流の転移を監
視し、ＶＣＯ７４の位相と周波数を調節して転移の位相
と周波数を整合させる。例えば、進んでいるデータ捕獲
ラッチが「１」を捕獲し以後の合っているデータ捕獲ラ
ッチが「０」を捕獲する場合を考える。位相検出器３０
は中間の境界検出捕獲ラッチ（進んでいるデータ捕獲ラ
ッチと以後のデータ捕獲ラッチの中間の位相により調時
されている）の出力での結果を使用して、クロック転移
がデータ転移より進んでいるか又は遅れているかを決定
する。境界検出捕獲ラッチが「１」を捕獲した場合、以
後のデータ・ビットが「１」ではなく「０」であるので
境界検出捕獲ラッチのクロック転移はデータ転移より進
んでいる。境界検出捕獲ラッチが「０」を捕獲した場
合、クロック転移社データ転移より遅れている。進んで
いるデータ捕獲ラッチと以後のデータ捕獲ラッチの両方
が「０」又は「１」を捕獲した場合、相対位相の決定は
行われない。
視し、ＶＣＯ７４の位相と周波数を調節して転移の位相
と周波数を整合させる。例えば、進んでいるデータ捕獲
ラッチが「１」を捕獲し以後の合っているデータ捕獲ラ
ッチが「０」を捕獲する場合を考える。位相検出器３０
は中間の境界検出捕獲ラッチ（進んでいるデータ捕獲ラ
ッチと以後のデータ捕獲ラッチの中間の位相により調時
されている）の出力での結果を使用して、クロック転移
がデータ転移より進んでいるか又は遅れているかを決定
する。境界検出捕獲ラッチが「１」を捕獲した場合、以
後のデータ・ビットが「１」ではなく「０」であるので
境界検出捕獲ラッチのクロック転移はデータ転移より進
んでいる。境界検出捕獲ラッチが「０」を捕獲した場
合、クロック転移社データ転移より遅れている。進んで
いるデータ捕獲ラッチと以後のデータ捕獲ラッチの両方
が「０」又は「１」を捕獲した場合、相対位相の決定は
行われない。
【００３１】位相検出器３０は複数個の排他ＯＲゲート
ＸＯＲ１−ＸＯＲ２０（ＸＯＲ４−ＸＯＲ１９は図示せ
ず）により形成される排他ＯＲツリーにより位相を決定
する。ＸＯＲ１の入力は捕獲ラッチＬ１とＬ２のラッチ
出力２６に結合されている。ＸＯＲ２の入力は捕獲ラッ
チＬ２とＬ３のラッチ出力２６に結合されている。ＸＯ
Ｒ３の入力は捕獲ラッチＬ３、Ｌ４（Ｌ４は図示せず）
のラッチ出力２６に結合されている。ＸＯＲ２０の入力
は捕獲ラッチＬ２０とＬ１のラッチ出力２６に結合され
ている。ＸＯＲ４−ＸＯＲ１９の入力は同様に結合され
ている。
ＸＯＲ１−ＸＯＲ２０（ＸＯＲ４−ＸＯＲ１９は図示せ
ず）により形成される排他ＯＲツリーにより位相を決定
する。ＸＯＲ１の入力は捕獲ラッチＬ１とＬ２のラッチ
出力２６に結合されている。ＸＯＲ２の入力は捕獲ラッ
チＬ２とＬ３のラッチ出力２６に結合されている。ＸＯ
Ｒ３の入力は捕獲ラッチＬ３、Ｌ４（Ｌ４は図示せず）
のラッチ出力２６に結合されている。ＸＯＲ２０の入力
は捕獲ラッチＬ２０とＬ１のラッチ出力２６に結合され
ている。ＸＯＲ４−ＸＯＲ１９の入力は同様に結合され
ている。
【００３２】排他ＯＲゲートＸＯＲ１−ＸＯＲ２０は
「下」、「上」と名付けられて、どの排他ＯＲゲートが
各サンプル・クロック信号間の遅延を増加することによ
りＶＣＯ７４を「遅くするか」、そしてどの排他ＯＲゲ
ートが各サンプル・クロック信号間の遅延を減少させる
ことによりＶＣＯ７４を「加速する」かを指示する。境
界検出捕獲ラッチの後にあり、かつデータ捕獲ラッチの
前にある排他ＯＲゲートは「下」排他ＯＲゲートと呼ば
れる。データ捕獲ラッチの後にあり、かつ境界捕獲ラッ
チの前にある排他ＯＲゲートは「上」排他ＯＲゲートと
呼ばれる。
「下」、「上」と名付けられて、どの排他ＯＲゲートが
各サンプル・クロック信号間の遅延を増加することによ
りＶＣＯ７４を「遅くするか」、そしてどの排他ＯＲゲ
ートが各サンプル・クロック信号間の遅延を減少させる
ことによりＶＣＯ７４を「加速する」かを指示する。境
界検出捕獲ラッチの後にあり、かつデータ捕獲ラッチの
前にある排他ＯＲゲートは「下」排他ＯＲゲートと呼ば
れる。データ捕獲ラッチの後にあり、かつ境界捕獲ラッ
チの前にある排他ＯＲゲートは「上」排他ＯＲゲートと
呼ばれる。
【００３３】境界検出捕獲ラッチＬ１とデータ捕獲ラッ
チＬ２との間のデータ転移はＸＯＲ１の出力に論理高状
態（又は「真」状態）を発生し、ＶＣＯ７４をわずかに
遅らせなければならないことを示す、なぜなら境界検出
捕獲ラッチＬ１が実際のデータ転移より前にラッチされ
たからである。データ捕獲ラッチＬ２と境界検出捕獲ラ
ッチＬ３との間の転移はＸＯＲ２に論理高レベルを発生
し、ＶＣＯ７４をわずかに進めなければならないことを
示す、なぜなら境界検出捕獲ラッチＬ１が実際のデータ
転移より後にラッチされたからである。排他ＯＲゲート
ＸＯＲ１−ＸＯＲ２０の出力上の論理低レベル（又は
「偽」状態）は、ＶＣＯ７４の位相又は周波数に何の変
更も必要ないことを指示している。
チＬ２との間のデータ転移はＸＯＲ１の出力に論理高状
態（又は「真」状態）を発生し、ＶＣＯ７４をわずかに
遅らせなければならないことを示す、なぜなら境界検出
捕獲ラッチＬ１が実際のデータ転移より前にラッチされ
たからである。データ捕獲ラッチＬ２と境界検出捕獲ラ
ッチＬ３との間の転移はＸＯＲ２に論理高レベルを発生
し、ＶＣＯ７４をわずかに進めなければならないことを
示す、なぜなら境界検出捕獲ラッチＬ１が実際のデータ
転移より後にラッチされたからである。排他ＯＲゲート
ＸＯＲ１−ＸＯＲ２０の出力上の論理低レベル（又は
「偽」状態）は、ＶＣＯ７４の位相又は周波数に何の変
更も必要ないことを指示している。
【００３４】排他ＯＲゲートＸＯＲ１−ＸＯＲ２０の出
力はＡＮＤゲートＡ１−Ａ２０を介して投票回路１２０
へ送られる位相信号を形成する。投票回路１２０は、論
理高出力を有する「下」排他ＯＲゲートの相対数を論理
高出力を有する「上」排他ＯＲゲートの数と比較する。
「上」より「下」の方が多い場合、投票回路１２０は位
相制御出力１２２上に論理高レベルを発生させ、チャー
ジポンプ７０にループフィルタ７２上の電圧をわずかに
放電させ、これはＶＣＯ７４にクロック信号ＣＫ１−Ｃ
Ｋ２０を遅延させる。「下」よりも「上」の方が多い場
合、投票回路１２０は位相制御出力１２４に論理高レベ
ルを発生させ、チャージポンプ７０にループフィルタ７
２上の電圧をわずかに増加させ、これはＶＣＯ７４にク
ロック信号ＣＫ１−ＣＫ２０を進ませる。
力はＡＮＤゲートＡ１−Ａ２０を介して投票回路１２０
へ送られる位相信号を形成する。投票回路１２０は、論
理高出力を有する「下」排他ＯＲゲートの相対数を論理
高出力を有する「上」排他ＯＲゲートの数と比較する。
「上」より「下」の方が多い場合、投票回路１２０は位
相制御出力１２２上に論理高レベルを発生させ、チャー
ジポンプ７０にループフィルタ７２上の電圧をわずかに
放電させ、これはＶＣＯ７４にクロック信号ＣＫ１−Ｃ
Ｋ２０を遅延させる。「下」よりも「上」の方が多い場
合、投票回路１２０は位相制御出力１２４に論理高レベ
ルを発生させ、チャージポンプ７０にループフィルタ７
２上の電圧をわずかに増加させ、これはＶＣＯ７４にク
ロック信号ＣＫ１−ＣＫ２０を進ませる。
【００３５】全ての「上」、「下」排他ＯＲゲートが低
状態であるか、又は「上」と「下」の数が等しい場合、
チャージポンプ７０はフィルタ７２上の電圧に何の変化
も生じさせない。１実施例では、投票回路１２０は組み
合わせ論理により実装されている。
状態であるか、又は「上」と「下」の数が等しい場合、
チャージポンプ７０はフィルタ７２上の電圧に何の変化
も生じさせない。１実施例では、投票回路１２０は組み
合わせ論理により実装されている。
【００３６】データ有効回路１１２は、捕獲ラッチＬ１
−Ｌ２０のデータが有効となるまで位相信号がチャージ
ポンプ７０へ印加されることを防止する。データ有効回
路はＡＮＤゲートＡ１−Ａ２０（Ａ４−Ａ１９は図示せ
ず）と排他ＯＲゲートＸＯＲ２１−ＸＯＲ４０（ＸＯＲ
２４−ＸＯＲ３９は図示せず）を含む。排他ＯＲゲート
ＸＯＲ２１−ＸＯＲ４０は各々捕獲ラッチＬ１−Ｌ２０
のラッチ出力２６、２８に結合されている。排他ＯＲゲ
ートＸＯＲ２１−ＸＯＲ４０のデータ有効出力ＤＶＤ１
−ＤＶＤ２０は、ラッチＬ１−Ｌ２０のデータが有効な
時を指示している。ＡＮＤゲートＡ１−Ａ２０は排他Ｏ
ＲゲートＸＯＲ１−ＸＯＲ２０と投票回路１２０との間
に結合されてデータ有効出力ＤＶＤ１−ＤＶＤ２０によ
り位相信号をゲートする。各排他ＯＲゲートＸＯＲ１−
ＸＯＲ２０の出力はその排他ＯＲゲートの入力に対応す
るデータ有効出力によりゲートされる。
−Ｌ２０のデータが有効となるまで位相信号がチャージ
ポンプ７０へ印加されることを防止する。データ有効回
路はＡＮＤゲートＡ１−Ａ２０（Ａ４−Ａ１９は図示せ
ず）と排他ＯＲゲートＸＯＲ２１−ＸＯＲ４０（ＸＯＲ
２４−ＸＯＲ３９は図示せず）を含む。排他ＯＲゲート
ＸＯＲ２１−ＸＯＲ４０は各々捕獲ラッチＬ１−Ｌ２０
のラッチ出力２６、２８に結合されている。排他ＯＲゲ
ートＸＯＲ２１−ＸＯＲ４０のデータ有効出力ＤＶＤ１
−ＤＶＤ２０は、ラッチＬ１−Ｌ２０のデータが有効な
時を指示している。ＡＮＤゲートＡ１−Ａ２０は排他Ｏ
ＲゲートＸＯＲ１−ＸＯＲ２０と投票回路１２０との間
に結合されてデータ有効出力ＤＶＤ１−ＤＶＤ２０によ
り位相信号をゲートする。各排他ＯＲゲートＸＯＲ１−
ＸＯＲ２０の出力はその排他ＯＲゲートの入力に対応す
るデータ有効出力によりゲートされる。
【００３７】別の実施例では、時間に遅れた捕獲ラッチ
に対応するデータ有効出力のみを用いて排他ＯＲゲート
ＸＯＲ１−ＸＯＲ２０の出力をゲートする。例えば、排
他ＯＲゲートＸＯＲ１の出力はデータ有効出力ＤＶＤ２
のみによってゲート可能である。これは３入力ＡＮＤゲ
ートではなく２入力ＡＮＤゲートを使用することを可能
とし、これは本発明を実装するのに要するトランジスタ
数を減少させる。ＸＯＲ１−ＸＯＲ２０とＡ１−Ａ２０
により形成されるデータ有効回路を使用して、ビット転
移を検出するため相補出力を有する予充電ラッチを使用
する任意の位相検出器の出力をゲート可能である。図５
に示した特定の位相検出器は単なる例として提示した。
に対応するデータ有効出力のみを用いて排他ＯＲゲート
ＸＯＲ１−ＸＯＲ２０の出力をゲートする。例えば、排
他ＯＲゲートＸＯＲ１の出力はデータ有効出力ＤＶＤ２
のみによってゲート可能である。これは３入力ＡＮＤゲ
ートではなく２入力ＡＮＤゲートを使用することを可能
とし、これは本発明を実装するのに要するトランジスタ
数を減少させる。ＸＯＲ１−ＸＯＲ２０とＡ１−Ａ２０
により形成されるデータ有効回路を使用して、ビット転
移を検出するため相補出力を有する予充電ラッチを使用
する任意の位相検出器の出力をゲート可能である。図５
に示した特定の位相検出器は単なる例として提示した。
【００３８】図６ａと図６ｂは図５に示した位相ロック
ループの２つの動作状態を示した発生表現図である。簡
単のため、４個の捕獲ラッチＬ１−Ｌ４のみがあるもの
と仮定する。図６ａの波形１７０はナノ秒の時間で検出
器端子１４、１６に印加された２ビット差動シリアル・
データ流のディジタル表示である。０．５ナノ秒（ｎ
ｓ）、１．５ｎｓ、２．５ｎｓでデータ転移がある。論
理「０」データ・ビットの中央は１．０ｎｓに示され、
論理「１」データ・ビットの中央は２．０ｎｓに示され
ている。
ループの２つの動作状態を示した発生表現図である。簡
単のため、４個の捕獲ラッチＬ１−Ｌ４のみがあるもの
と仮定する。図６ａの波形１７０はナノ秒の時間で検出
器端子１４、１６に印加された２ビット差動シリアル・
データ流のディジタル表示である。０．５ナノ秒（ｎ
ｓ）、１．５ｎｓ、２．５ｎｓでデータ転移がある。論
理「０」データ・ビットの中央は１．０ｎｓに示され、
論理「１」データ・ビットの中央は２．０ｎｓに示され
ている。
【００３９】ブロック１７２はＶＣＯ７４の現在の位相
と周波数調節で捕獲ラッチＬ１、Ｌ２、Ｌ３、Ｌ４のデ
ータを表している。捕獲ラッチＬ１−Ｌ４のクロック転
移が各々０．６、１．１、１．６、２．１ｎｓでトリガ
した場合、クロック転移はわずかにデータ転移より遅れ
ている。捕獲ラッチＬ１−Ｌ４のデータは従ってブロッ
ク１７２に示すように「００１１」である。
と周波数調節で捕獲ラッチＬ１、Ｌ２、Ｌ３、Ｌ４のデ
ータを表している。捕獲ラッチＬ１−Ｌ４のクロック転
移が各々０．６、１．１、１．６、２．１ｎｓでトリガ
した場合、クロック転移はわずかにデータ転移より遅れ
ている。捕獲ラッチＬ１−Ｌ４のデータは従ってブロッ
ク１７２に示すように「００１１」である。
【００４０】ブロック１７４は、捕獲ラッチＬ１−Ｌ４
間のデータの転移を検出する排他ＯＲゲートＸＯＲ１−
ＸＯＲ４の出力を表す。捕獲ラッチＬ１、Ｌ２のデータ
は同じであるため、ＸＯＲ１の出力は「０」である。捕
獲ラッチＬ２、Ｌ３のデータは異なるため、ＸＯＲ２の
出力は「１」である。捕獲ラッチＬ３、Ｌ４のデータは
同じであるため、ＸＯＲ３の出力は「０」である。捕獲
ラッチＬ４、Ｌ１のデータは異なるため、ＸＯＲ４の出
力は「１」である。「下」排他ＯＲゲートＸＯＲ１、Ｘ
ＯＲ３は、サンプル・クロック間の遅延の変更は必要な
いことを示し、「上」排他ＯＲゲートＸＯＲ２、ＸＯＲ
４は遅延を減少させるべきであることを示している。投
票回路１２０（図５に図示）は多数の「上」位相信号を
検出し、これに従ってＶＣＯ７４の位相と周波数を進め
る。
間のデータの転移を検出する排他ＯＲゲートＸＯＲ１−
ＸＯＲ４の出力を表す。捕獲ラッチＬ１、Ｌ２のデータ
は同じであるため、ＸＯＲ１の出力は「０」である。捕
獲ラッチＬ２、Ｌ３のデータは異なるため、ＸＯＲ２の
出力は「１」である。捕獲ラッチＬ３、Ｌ４のデータは
同じであるため、ＸＯＲ３の出力は「０」である。捕獲
ラッチＬ４、Ｌ１のデータは異なるため、ＸＯＲ４の出
力は「１」である。「下」排他ＯＲゲートＸＯＲ１、Ｘ
ＯＲ３は、サンプル・クロック間の遅延の変更は必要な
いことを示し、「上」排他ＯＲゲートＸＯＲ２、ＸＯＲ
４は遅延を減少させるべきであることを示している。投
票回路１２０（図５に図示）は多数の「上」位相信号を
検出し、これに従ってＶＣＯ７４の位相と周波数を進め
る。
【００４１】図６ｂでは、波形１７６は次のクロック・
サイクルの間の２ビット・データ流のディジタル表現で
ある。ブロック１７８は捕獲ラッチＬ１−Ｌ４のデータ
を表す。サンプル・クロックの位相をわずかに進めて、
捕獲ラッチＬ１−Ｌ４はわずかにデータ転移より進んで
いる２．４、２．９、３．４、３．９ｎｓの入力データ
流をサンプルする。捕獲ラッチＬ１−Ｌ４のデータはブ
ロック１７８に図示するように「１００１」である。ブ
ロック１８０は排他ＯＲゲートＸＯＲ１−ＸＯＲ４の出
力を表す。「１」が今では「下」スロットにあって、サ
ンプル・クロックの位相がデータ転移の位相より進んで
いることを示す。それ故ＶＣＯ７４は遅らされ、排他Ｏ
ＲゲートＸＯＲ１−ＸＯＲ４の出力はブロック１７４に
示した状態に戻される。排他ＯＲゲートＸＯＲ１−ＸＯ
Ｒ４の出力がブロック１７４、１８０に示した状態の間
で前後し始めると、位相ロックループは入力データ流の
位相にロック・オンする。
サイクルの間の２ビット・データ流のディジタル表現で
ある。ブロック１７８は捕獲ラッチＬ１−Ｌ４のデータ
を表す。サンプル・クロックの位相をわずかに進めて、
捕獲ラッチＬ１−Ｌ４はわずかにデータ転移より進んで
いる２．４、２．９、３．４、３．９ｎｓの入力データ
流をサンプルする。捕獲ラッチＬ１−Ｌ４のデータはブ
ロック１７８に図示するように「１００１」である。ブ
ロック１８０は排他ＯＲゲートＸＯＲ１−ＸＯＲ４の出
力を表す。「１」が今では「下」スロットにあって、サ
ンプル・クロックの位相がデータ転移の位相より進んで
いることを示す。それ故ＶＣＯ７４は遅らされ、排他Ｏ
ＲゲートＸＯＲ１−ＸＯＲ４の出力はブロック１７４に
示した状態に戻される。排他ＯＲゲートＸＯＲ１−ＸＯ
Ｒ４の出力がブロック１７４、１８０に示した状態の間
で前後し始めると、位相ロックループは入力データ流の
位相にロック・オンする。
【００４２】データ再生応用では、１０個のデータ捕獲
ラッチ（図５に図示）の各々のラッチ出力は、入力デー
タ流の位相と周波数にロック・オンしたＶＣＯ７４によ
り決定される速度でデータ再生記憶要素に調時入力され
る。図７は本発明の１実施例によるデータ再生記憶要素
を図示する図である。最初の５個のデータ捕獲ラッチ
（Ｌ２、Ｌ４、Ｌ６、Ｌ８、Ｌ１０）の出力はクロック
信号ＣＫ１０の上昇エッジにより要素１９０へのデータ
・ビットＤ０−Ｄ４として調時される。クロック信号Ｃ
Ｋ１０は最初の５個のデータ・ビットが最初の５個のデ
ータ捕獲ラッチにラッチされた時間を表す。
ラッチ（図５に図示）の各々のラッチ出力は、入力デー
タ流の位相と周波数にロック・オンしたＶＣＯ７４によ
り決定される速度でデータ再生記憶要素に調時入力され
る。図７は本発明の１実施例によるデータ再生記憶要素
を図示する図である。最初の５個のデータ捕獲ラッチ
（Ｌ２、Ｌ４、Ｌ６、Ｌ８、Ｌ１０）の出力はクロック
信号ＣＫ１０の上昇エッジにより要素１９０へのデータ
・ビットＤ０−Ｄ４として調時される。クロック信号Ｃ
Ｋ１０は最初の５個のデータ・ビットが最初の５個のデ
ータ捕獲ラッチにラッチされた時間を表す。
【００４３】最後の５個のデータ捕獲ラッチ（Ｌ１２、
Ｌ１４、Ｌ１６、Ｌ１８、Ｌ２０）の出力はクロック信
号ＣＫ２０の上昇エッジにより要素１９２へのデータ・
ビットＤ５−Ｄ９として調時入力される。クロック信号
ＣＫ２０の上昇エッジは最後の５個のデータ・ビットが
最後の５個のデータ捕獲ラッチにラッチされた時間を表
す。クロック信号ＣＫ２０は又ビットＤ５−Ｄ９が記憶
要素１９２へ調時入力されたときにデータ・ビットＤ０
−Ｄ４を記憶要素１９４へ調時入力するためにも使用さ
れる。クロック信号ＣＫ２０の次の上昇エッジで、全て
の１０データ・ビットＤ０−Ｄ９が利用可能となり、要
素１９２、１９４から調時出力される。
Ｌ１４、Ｌ１６、Ｌ１８、Ｌ２０）の出力はクロック信
号ＣＫ２０の上昇エッジにより要素１９２へのデータ・
ビットＤ５−Ｄ９として調時入力される。クロック信号
ＣＫ２０の上昇エッジは最後の５個のデータ・ビットが
最後の５個のデータ捕獲ラッチにラッチされた時間を表
す。クロック信号ＣＫ２０は又ビットＤ５−Ｄ９が記憶
要素１９２へ調時入力されたときにデータ・ビットＤ０
−Ｄ４を記憶要素１９４へ調時入力するためにも使用さ
れる。クロック信号ＣＫ２０の次の上昇エッジで、全て
の１０データ・ビットＤ０−Ｄ９が利用可能となり、要
素１９２、１９４から調時出力される。
【００４４】データ・ビットＤ０−Ｄ４とＤ５−Ｄ９
は、ビットＤ５−Ｄ９が要素１９２に調時入力される間
にビットＤ０−Ｄ４に対応する捕獲ラッチが新たなデー
タを捕獲し、データ再生の速度をさらに増加するよう互
いに分離されている。記憶要素１９０、１９２、１９４
はレジスタ、ラッチ又はフリップフロップのような適当
な記憶要素を含むことが出来る。データ捕獲ラッチは必
要に応じてグループ化でき、適当なサンプル・クロック
又はクロック位相を使用して捕獲ラッチ中のデータを再
生可能である。位相検出器と位相ロックループが応用特
定集積回路（ＡＳＩＣ）のような集積回路に埋め込まれ
ている実施例で、選択したサンプル・クロックがデータ
再生クロックとして、又同期した再生コア・クロックと
して両方で使用可能である。
は、ビットＤ５−Ｄ９が要素１９２に調時入力される間
にビットＤ０−Ｄ４に対応する捕獲ラッチが新たなデー
タを捕獲し、データ再生の速度をさらに増加するよう互
いに分離されている。記憶要素１９０、１９２、１９４
はレジスタ、ラッチ又はフリップフロップのような適当
な記憶要素を含むことが出来る。データ捕獲ラッチは必
要に応じてグループ化でき、適当なサンプル・クロック
又はクロック位相を使用して捕獲ラッチ中のデータを再
生可能である。位相検出器と位相ロックループが応用特
定集積回路（ＡＳＩＣ）のような集積回路に埋め込まれ
ている実施例で、選択したサンプル・クロックがデータ
再生クロックとして、又同期した再生コア・クロックと
して両方で使用可能である。
【００４５】図８は、投票回路１２０が４個の投票回路
２００、２０２、２０４、２０６に分割されている本発
明の実施例のブロック線図である。位相検出器３０の位
相出力２０８は５本の４群に分割され、各投票回路２０
０、２０２、２０４、２０６に送られる。各投票回路は
マルチプレクサ２１８への過半数「上」又は「下」位相
制御出力２１０、２１２、２１４、２１６を発生する。
マルチプレクサ２１８はデータ有効出力ＤＶＤ５、ＤＶ
Ｄ１０、ＤＶＤ１５、ＤＶＤ２０に結合されている４個
の制御端子を有する。データ有効出力ＤＶＤ５、ＤＶＤ
１０、ＤＶＤ１５、ＤＶＤ２０は過半数位相制御出力２
１０、２１２、２１４又は２１６の内のどれをチャージ
ポンプ７０への出力２２０に与えるかを選択する。５個
の捕獲ラッチ２０８の各群が有効となると、対応する位
相情報がマルチプレクサ２１８を介してチャージポンプ
７０へ送られる。それ故マルチプレクサ２１８は位相情
報が更新される速度を最大とし、従って位相訂正帯域を
さらに増加する。位相出力と投票回路は任意の方法でグ
ループ化可能であり、適当なデータ有効信号を使用して
マルチプレクサを制御できる。
２００、２０２、２０４、２０６に分割されている本発
明の実施例のブロック線図である。位相検出器３０の位
相出力２０８は５本の４群に分割され、各投票回路２０
０、２０２、２０４、２０６に送られる。各投票回路は
マルチプレクサ２１８への過半数「上」又は「下」位相
制御出力２１０、２１２、２１４、２１６を発生する。
マルチプレクサ２１８はデータ有効出力ＤＶＤ５、ＤＶ
Ｄ１０、ＤＶＤ１５、ＤＶＤ２０に結合されている４個
の制御端子を有する。データ有効出力ＤＶＤ５、ＤＶＤ
１０、ＤＶＤ１５、ＤＶＤ２０は過半数位相制御出力２
１０、２１２、２１４又は２１６の内のどれをチャージ
ポンプ７０への出力２２０に与えるかを選択する。５個
の捕獲ラッチ２０８の各群が有効となると、対応する位
相情報がマルチプレクサ２１８を介してチャージポンプ
７０へ送られる。それ故マルチプレクサ２１８は位相情
報が更新される速度を最大とし、従って位相訂正帯域を
さらに増加する。位相出力と投票回路は任意の方法でグ
ループ化可能であり、適当なデータ有効信号を使用して
マルチプレクサを制御できる。
【００４６】
【発明の効果】本発明の位相検出器は秒あたり１ギガビ
ットのような非常な高速度でデータを捕獲可能である。
多重ビット捕獲ラッチはサンプル・クロックの多重位相
によりデータをサンプルし、その間発振器は入力データ
の分数で発振する。発振器の動作周波数は、もはやデー
タを捕獲可能な最大速度に対する制限とはならない。位
相整合は、位相ロックした時に期待されるデータ転移速
度で調時される境界検出捕獲ラッチを用いて実行され
る。データを捕獲するために使用するものと全く同じ捕
獲ラッチを使用して位相検出が行われるため本質的に零
の位相誤りである。
ットのような非常な高速度でデータを捕獲可能である。
多重ビット捕獲ラッチはサンプル・クロックの多重位相
によりデータをサンプルし、その間発振器は入力データ
の分数で発振する。発振器の動作周波数は、もはやデー
タを捕獲可能な最大速度に対する制限とはならない。位
相整合は、位相ロックした時に期待されるデータ転移速
度で調時される境界検出捕獲ラッチを用いて実行され
る。データを捕獲するために使用するものと全く同じ捕
獲ラッチを使用して位相検出が行われるため本質的に零
の位相誤りである。
【００４７】データ有効回路の自己調時機能は、情報が
有効となった後でのみ位相訂正情報を更新し、従ってジ
ッタを減少させ、ロック域を増加させ、誤った位相情報
が位相ロックループへ送られる可能性を除去する。自己
調時機能は又帯域を増加させる。
有効となった後でのみ位相訂正情報を更新し、従ってジ
ッタを減少させ、ロック域を増加させ、誤った位相情報
が位相ロックループへ送られる可能性を除去する。自己
調時機能は又帯域を増加させる。
【００４８】望ましい実施例を参照して本発明を記述し
てきたが、本発明の要旨と範囲から逸脱することなく当
業者は形式と詳細に変更を加えうることが認識できる。
例えば、位相検出器と位相ロックループは各種の部品と
各種の構成で実装可能である。本明細書で図示した回路
構成は単なる実例として与えたものである。個々の信号
は能動高又は低で可能で、対応する回路は特定の約束に
合うように変換可能である。本発明は個別部品、集積回
路に埋め込んだディジタル論理、又はその両者の組み合
わせにより実装可能である。本発明の主要機能は又必要
に応じてソフトウェアでも実装可能である。加えて、本
発明に従って各種の位相検出方式と位相ロックループ形
態を使用可能である。明細書と特許請求の範囲で使用し
た「結合」という用語は各種の接続又は結合を含み、直
接接続又は１個以上の中間部品を介した接続を含む。用
語「ラッチ」は従来のラッチ又はエッジ・トリガのフリ
ップフロップのようなレベル及びエッジ反応記憶要素を
含む。
てきたが、本発明の要旨と範囲から逸脱することなく当
業者は形式と詳細に変更を加えうることが認識できる。
例えば、位相検出器と位相ロックループは各種の部品と
各種の構成で実装可能である。本明細書で図示した回路
構成は単なる実例として与えたものである。個々の信号
は能動高又は低で可能で、対応する回路は特定の約束に
合うように変換可能である。本発明は個別部品、集積回
路に埋め込んだディジタル論理、又はその両者の組み合
わせにより実装可能である。本発明の主要機能は又必要
に応じてソフトウェアでも実装可能である。加えて、本
発明に従って各種の位相検出方式と位相ロックループ形
態を使用可能である。明細書と特許請求の範囲で使用し
た「結合」という用語は各種の接続又は結合を含み、直
接接続又は１個以上の中間部品を介した接続を含む。用
語「ラッチ」は従来のラッチ又はエッジ・トリガのフリ
ップフロップのようなレベル及びエッジ反応記憶要素を
含む。
【図１】本発明による位相検出器と位相ロックループの
簡単化したブロック線図。
簡単化したブロック線図。
【図２】図１に示した位相検出器の別なデータ有効検出
器の線図。
器の線図。
【図３】図１に示した位相検出器のさらに別なデータ有
効検出器の線図。
効検出器の線図。
【図４】図１に示した位相検出器のさらに別なデータ有
効検出器の線図。
効検出器の線図。
【図５】図１に示した位相検出器と位相ロックループの
詳細なブロック線図。
詳細なブロック線図。
【図６】図５に示した位相検出器と位相ロックループの
２つの動作状態を図示する発生表現図。
２つの動作状態を図示する発生表現図。
【図７】データ再生回路の線図。
【図８】本発明の別な実施例による位相検出器の部分線
図。
図。
１０ 位相検出器 １２ 位相ロックループ ２２ 予充電捕獲ラッチ ３０ 位相検出器 ４０ データ有効回路 ４２ 排他ＯＲゲート ４４、４６ ＡＮＤゲート ７０ チャージポンプ ７２ ループフィルタ ７４ ＶＣＯ ９０ ＮＡＮＤゲート ９２ ＯＲゲート ９４ 自動転移検出器 １１０ 多重ビット捕獲ラッチ １１２ データ有効回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ アール．ウェルチ アメリカ合衆国ミネソタ州メイプル グロ ーブ，ローズウッド レーン 8940 (72)発明者 イアイン ロス マクタッガート アメリカ合衆国ミネソタ州イーデン プレ イリー，ダーネル ロード サウス 8579
Claims (13)
- 【請求項１】 シリアル・データ流の位相と周波数にロ
ック・オンする位相ロックループにおいて、 シリアル・データ流を受け取るデータ入力と、 複数個のデータ及び境界検出ラッチ要素を有し、各ラッ
チ要素がデータ入力に結合したラッチ入力と、サンプル
・クロック入力と、ラッチ出力とを含む多重ビット・ラ
ッチと、 電圧制御入力と、複数個のサンプル・クロック出力と、
各サンプル・クロック出力間で調節可能な遅延とを有す
る多段電圧制御発振器であって、各サンプル・クロック
出力が対応するサンプル・クロック入力に結合されてい
る前記多段電圧制御発振器と、 ラッチ出力に結合した位相検出入力と、位相制御出力と
を有する位相検出回路と、 位相制御出力と電圧制御入力との間に結合された帰還回
路と、を含むシリアル・データ流の位相と周波数にロッ
ク・オンする位相ロックループ。 - 【請求項２】 請求項１記載の位相ロックループにおい
て、 データ・ラッチ要素の各ラッチ出力に結合された複数個
のデータ再生入力を有し、複数個のサンプル・クロック
出力の内の１つに結合された再生クロック入力を有する
データ再生記憶要素と、をさらに含む位相ロックルー
プ。 - 【請求項３】 請求項１記載の位相ロックループにおい
て、シリアル・データ流はデータ転移周波数を有し、各
サンプル・クロック出力間の調節可能な遅延は近似的に
データ転移周波数の偶数倍の逆数である位相ロックルー
プ。 - 【請求項４】 請求項３記載の位相ロックループにおい
て、シリアル・データ流はデータ転移周波数を有し、調
節可能な遅延は近似的にデータ転移周波数の２倍の逆数
である位相ロックループ。 - 【請求項５】 請求項１記載の位相ロックループにおい
て、シリアル・データ流はＮビットのデータ群に分割さ
れ、多重ビット・ラッチはデータのビットあたりラッチ
要素の偶数個を含む位相ロックループ。 - 【請求項６】 請求項５記載の位相ロックループにおい
て、多重ビット・ラッチはＮ個のデータ・ラッチ要素と
Ｎ個の境界検出ラッチ要素を含む位相ロックループ。 - 【請求項７】 請求項１記載の位相ロックループにおい
て、 電圧制御発振器は複数個のクロック・サイクルを有する
サンプル・クロック出力上のサンプル・クロック信号を
発生し、各クロック・サイクルは正の位相と負の位相を
有しており、 データ及び境界検出ラッチ要素は第１及び第２群を含
み、第１群のサンプル・クロック入力は正の位相で能動
状態となり、第２群のサンプル・クロック入力は負の位
相で能動状態となる、位相ロックループ。 - 【請求項８】 請求項１記載の位相ロックループにおい
て、 各境界検出ラッチ要素は時間が前のデータ・ラッチ要素
と時間が後のデータ・ラッチ要素により時間的に隣接
し、 位相検出回路は、 各時間が前のデータ・ラッチ要素と各境界検出ラッチ要
素との間に結合され、上位相制御出力を有する上排他Ｏ
Ｒ論理ゲートと、 各時間が後のデータ・ラッチ要素と各境界検出ラッチ要
素との間に結合され、下位相制御出力を有する下排他Ｏ
Ｒ論理ゲートと、を含む位相ロックループ。 - 【請求項９】 請求項８記載の位相ロックループにおい
て、位相検出回路は、論理真状態を有する上位相制御出
力の数と論理真状態を有する下位相制御出力の数とを比
較し、比較の関数として位相検出回路の位相制御出力上
に比較出力を発生する投票装置をさらに含む位相ロック
ループ。 - 【請求項１０】 シリアル・データ流のデータ捕獲とク
ロック再生用のシステムにおいて、 シリアル・データ流を受け取るデータ入力と、 複数個のデータ及び境界検出ラッチ要素を有し、各ラッ
チ要素がデータ入力に結合したラッチ入力と、サンプル
・クロック入力と、ラッチ出力とを含む多重ビット・ラ
ッチと、 電圧制御入力と、複数個のサンプル・クロック出力と、
各サンプル・クロック出力間で調節可能な遅延とを有す
る多段電圧制御発振器であって、各サンプル・クロック
出力が対応するサンプル・クロック入力に結合されてい
る前記多段電圧制御発振器と、 ラッチ出力に結合した位相検出入力と、位相制御出力と
を有する位相検出回路と、 位相制御出力と電圧制御入力との間に結合された位相ロ
ック帰還ループと、 データ・ラッチ要素の各ラッチ出力に結合された複数個
のデータ再生入力を有し、かつ複数個のサンプル・クロ
ック出力の内の１つに結合された再生クロック入力を有
するデータ再生記憶要素と、を含むシリアル・データ流
のデータ捕獲とクロック再生用のシステム。 - 【請求項１１】 シリアル入力信号の位相と周波数にロ
ック・オンする方法において、 境界検出ラッチ要素と、時間が前のデータ・ラッチ要素
と、時間が後のデータ・ラッチ要素とを含む多重ビット
・ラッチへシリアル入力信号を印加する段階であって、
各ラッチ要素はラッチ出力を含む前記印加段階と、 第１サンプル・クロックと、第１サンプル・クロックか
らある遅延だけ遅らせた第２サンプル・クロックと、第
２サンプル・クロックからその遅延だけ遅らせた第３サ
ンプル・クロックとを発生する段階と、 前のデータ・ラッチ要素を第１サンプル・クロックで、
境界検出ラッチ要素を第２サンプル・クロックで、後の
データ・ラッチ要素を第３サンプル・クロックで操作す
る段階と、 時間が前のデータ・ラッチ要素と境界検出ラッチ要素の
ラッチ出力が異なる論理状態を有する場合に遅延を減少
させる段階と、 境界検出ラッチ要素と時間が後のデータ・ラッチ要素の
ラッチ出力が異なる論理状態を有する場合に遅延を増加
させる段階と、を含むシリアル入力信号の位相と周波数
にロック・オンする方法。 - 【請求項１２】 請求項１１記載の方法において、シリ
アル入力流は転移周波数を有し、第１、第２、第３サン
プル・クロックを発生する段階は、近似的に転移周波数
の偶数倍の逆数に遅延を保持する段階を含む方法。 - 【請求項１３】 請求項１２記載の方法において、第
１、第２、第３サンプル・クロックを発生する段階は、
近似的に転移周波数の２倍の逆数に遅延を保持する段階
を含む方法。
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