JP3109588B2 - オーバーサンプリング型クロックリカバリ回路 - Google Patents

オーバーサンプリング型クロックリカバリ回路

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JP3109588B2
JP3109588B2 JP6173898A JP6173898A JP3109588B2 JP 3109588 B2 JP3109588 B2 JP 3109588B2 JP 6173898 A JP6173898 A JP 6173898A JP 6173898 A JP6173898 A JP 6173898A JP 3109588 B2 JP3109588 B2 JP 3109588B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は入力されるデータか
らクロックの抽出を行うクロックリカバリ回路に関し、
特に位相の異なる複数のクロックでサンプリングを行う
オーバーサンプリング型のクロックリカバリ回路に関す
る。
【０００２】
【従来の技術】近年、データ伝送はGbit Ethernet ，Fi
ber Channel 等に代表されるように高速なプロトコルが
提案されており、そのために高速な伝送において送られ
てきたデータからクロックの抽出を行うクロックリカバ
リ回路、または送られたクロックに対して回路内部で使
用されるクロックの周波数同期をとるＰＬＬ回路におい
ても高速化が必要とされている。このような要請に応え
るために、例えばIEEE JOURNAL OF SOLID STATE CIRCUI
T DEC 1996に開示されているように、伝送されたデータ
を回路内部で生成した位相の異なる複数のクロックでサ
ンプリングするオーバーサンプリング型クロックリカバ
リ回路が提案されている。
【０００３】この先行技術文献に開示されたクロックリ
カバリ回路のブロック回路図を図８に示す。入力された
データは８個の位相比較器ＴＩＰＤ（ＴＩＰＤ０〜７）
に入力される。各位相比較器ＴＩＰＤには、固定遅延回
路ＦＤから出力される固定の遅延をもつ２４本のクロッ
クが３本ずつ入力され、ここで入力されたデータと３本
のクロックとの位相状態を検出する。図２は前記入力デ
ータと２４本のクロックの位相を示す図である。そし
て、データがクロックに対し遅れている場合、ＴＩＰＤ
はクロックの進みを検出し、回路の出力であるｕｐ信号
をイネーブル、ｄｎ信号をディセーブルにする。同様に
クロックの遅れを検出した場合は、ｕｐ信号をディセー
ブル、ｄｎ信号をイネーブルにする。図３はその検出状
態を示しており、図３（ａ）はロック状態を検出した状
態で、ｕｐ信号とｄｎ信号がいずれもディセーブル、図
３（ｂ）はクロックの遅れ状態でｕｐ信号がイネーブ
ル、図３（ｃ）はクロックの進み状態でｄｎ信号がイネ
ーブルをそれぞれ出力している。そして、チャージポン
プＣＰは、ｕｐ信号がイネーブルの場合にその出力電圧
を上昇させ、ｄｎ信号がイネーブルの場合にその出力電
圧を下降させる。ローパスフィルタＬＰＦは、前記チャ
ージポンプＣＰの出力電圧を入力としこの電圧の変化を
積分する。可変遅延回路ＶＤは前記ローパスフィルタＬ
ＰＦの出力電圧と電圧制御発振器ＶＣＯの出力であるク
ロックを入力とし、前記ローパスフィルタＬＰＦの出力
電圧に応じて入力されるクロックを遅延させて出力す
る。そして、前記固定遅延回路ＦＤは可変遅延回路ＶＤ
の出力を入力とし、入力された１本のクロックから固定
の遅延を持つ前記した２４本のクロックを生成する。
【０００４】このクロックリカバリ回路によれば、８個
の各位相比較器ＴＩＰＤにおいてクロックの遅れ状態ま
たはクロックの進み状態が検出されると、ｕｐ信号また
はｄｎ信号がイネーブルとなり、それぞれ対応するチャ
ージポンプＣＰからの出力電圧が上昇または下降する。
このため、ローパスフィルタＬＰＦ及び可変遅延回路Ｖ
Ｄからの出力されるクロックが進みまたは遅れ、このク
ロックに基づいて固定遅延回路ＦＤで生成される２４本
のクロックの遅延が制御され、前記各位相比較器ＴＩＰ
Ｄにおけるクロックの遅れ状態または進み状態を適正化
し、適切なデータのサンプリングを実現可能とする。
【０００５】
【発明が解決しようとする課題】しかしながら、このク
ロックリカバリ回路では、回路を構成する配線レイアウ
ト等の影響により、前記２４本のクロック間に位相差が
生じた場合、特に１つの位相比較器ＴＩＰＤに入力され
る３本のクロック間に位相差が生じた場合に、正確なデ
ータのサンプリングが行われないという問題が生じる。
例えば、図９（ａ）に示すロック状態であるべきとき
に、図９（ｂ）のように１本のクロックに位相のずれ
（遅れ）が生じると、位相比較器ＴＩＰＤの検出結果は
クロック遅れ状態を検出し、ｕｐ信号がイネーブルとな
る。このため、このｕｐ信号のイネーブルを受けたチャ
ージポンプＣＰ以降の前記した動作によって固定遅延回
路ＦＤで生成される２４本のクロックの遅延が制御され
てしまい、他の位相比較器ＴＩＰＤを含むクロックリカ
バリ回路全体における正確なデータのサンプリングが行
われない状態が生じる。
【０００６】また、前記したようなクロックリカバリ回
路では、伝送されて入力されるデータは、伝送される方
式により連続する同じ値であるデータの数が規定されて
いるため、ロック状態においては、サンプリングするク
ロックの数を減らしても位相差の検出を正確に行うこと
ができる。しかしながら、前記したクロックリカバリ回
路では、ロック状態であるか否かにかかわらず、８個の
位相比較器は常時動作状態にあるため、結果としてロッ
ク状態のときには位相差の検出に必要な数の位相比較器
を除く他の位相比較器は無用な動作を行っていることに
なる。このため、比較的に消費電力の大きな位相比較器
がしかも８個も同時に連続して動作されることによるク
ロックリカバリ回路全体としての消費電力が無視できな
いものとなる。また、各位相比較器からの位相差情報に
より、後段の各チャージポンプＣＰも動作されることに
なり、さらに各チャージポンプＣＰの出力を処理するロ
ーパスフィルタＬＰＦ以降の各回路での消費電力も無視
できないものとなる。
【０００７】本発明の目的は、入力データのサンプリン
グに使用される複数のクロックリカバリ回路内部で生成
されるクロックのレイアウト等の影響による各クロック
間の位相差を補正し、正確なデータのサンプリングを実
現するとともに、ロック状態における各部の無用な動作
を停止させ、消費電力の低減を図ったオーバーサンプリ
ング型クロックリカバリ回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、入力されるデ
ータを位相の異なる複数のクロックでサンプリングして
位相比較を行なう複数の位相比較器を備え、前記位相比
較器から出力される位相差情報に基づいて前記クロック
の進み、遅れを制御するオーバーサンプリング型クロッ
クリカバリ回路において、前記複数の位相比較器のそれ
ぞれから出力される複数の位相差情報を入力とし、当該
位相差情報の多数決をとり、少数側の位相差情報を多数
側の位相差情報に補正して出力する多数決回路と、前記
各位相比較器から出力される各位相差情報を入力とし、
当該位相差情報から前記位相比較器が全てロック状態で
あることを検出するロック状態検出回路と、前記ロック
状態検出回路が全ロック状態を検出したときに前記クロ
ックの一部を選択的にハイレベルまたはローレベルに固
定するスイッチ回路と備える。
【０００９】ここで、前記位相の異なる複数のクロック
を生成する固定遅延回路を備え、前記多数決回路からの
位相差情報に基づいて前記固定遅延回路で生成する固定
遅延クロックの位相を制御する構成とする。また、前記
スイッチ回路は、前記複数のクロックを生成する固定遅
延回路と、前記各位相比較器との間に介装され、前記ロ
ック状態検出回路からの出力に基づいて前記位相比較器
のうち選択された位相比較器に供給するクロックをハイ
レベルまたはローレベルに固定する構成とする。
【００１０】本発明によれば、多数決回路は、複数の位
相比較器において検出された位相差情報の多数決をと
り、その多数決の結果にしたがって少数側の位相差情報
を多数側の位相差情報に補正して出力する。したがっ
て、複数の位相比較器に入力される固定遅延のクロック
の一部に、レイアウト等の影響による位相にずれが生じ
た場合でも、多数決回路での前記した作用により補正さ
れ、結果として固定遅延のクロックの位相の進みや遅れ
を正常な状態に確保でき、正確なデータのサンプリング
が可能とされる。また、複数の位相比較器でのロック状
態をロック状態検出回路で検出し、非ロック状態では全
てのクロックを各位相比較器に供給し、ロック状態では
選択されたクロックをハイレベルまたはローレベルに固
定し、実質的に選択された位相比較器に対してのみクロ
ックを供給することで、ロック状態においては、選択さ
れた位相比較器の動作が停止された状態となり、またこ
れに接続される回路要素も動作が停止される状態とされ
るため、ロック状態におけるクロックリカバリ回路全体
の消費電力を低下させることができ、非ロック状態を含
めたトータルの面からみても回路全体の消費電力を低減
することが可能となる。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のオーバーサンプリン
グ型クロックリカバリ回路の一実施形態のブロック回路
図である。なお、従来のクロックリカバリ回路と等価な
部分には同一符号を付してある。この実施形態では８ビ
ットのデータをそれぞれ３本のクロックでサンプリング
するため、８個の位相比較器ＴＩＰＤ（ＴＩＰＤ０〜
７）が設けられる。すなわち、前記各位相比較器ＴＩＰ
Ｄは同じ固定の遅延を持つ３本のクロックと、伝送され
てきたデータを入力とし、この入力されたデータとクロ
ックの位相状態を検出する。データがクロックに対し遅
れている場合、位相比較器ＴＩＰＤはクロックの進みを
検出し、回路の出力であるｕｐ信号ｕｐ０〜７をイネー
ブル、ｄｎ信号ｄｎ０〜７をディセーブルにする。同様
に、クロックの遅れを検出した場合は、ｕｐ信号をディ
セーブル、ｄｎ信号をイネーブルにする。
【００１２】前記各位相比較器ＴＩＰＤのｕｐ信号及び
ｄｎ信号の出力端には多数決回路ＤＥＣが接続されてい
る。前記多数決回路ＤＥＣは、前記各位相比較器ＴＩＰ
Ｄのｕｐ信号、ｄｎ信号のイネーブルまたはディセーブ
ルになっている数の多数決をとり、回路全体として入力
データに対して回路内部のクロックが進んでいるか遅れ
ているかを判別し、その判別の結果から少数側のｕｐ信
号とｄｎ信号の状態を多数側のｕｐ信号とｄｎ信号の状
態に補正し、それぞれｕｐＤ信号、ｄｎＤ信号としてチ
ャージポンプＣＰに出力する。
【００１３】また、前記多数決回路ＤＥＣから出力され
るｕｐｄ信号及びｄｎｄ信号の出力端には１つのロック
状態検出回路ＬＤＥＣが並列に接続されている。前記ロ
ック状態検出回路ＬＤＥＣは、前記各ｕｐｄ信号、ｄｎ
ｄ信号の状態から各位相比較器ＴＩＰＤのロック状態を
認識し、全ての位相比較器、すなわち回路全体がロック
状態となっているか否かを検出する。そして、このロッ
ク状態の検出結果に基づいてイネーブルまたはディセー
ブルと状態が変化されるロック状態検出信号をスイッチ
回路ＳＷに出力する。
【００１４】また、前記チャージポンプＣＰは前記多数
決回路ＤＥＣからのｕｐｄ信号とｄｎｄ信号を入力と
し、各入力信号に応じて出力の電圧を変化させ、ローパ
スフィルタＬＰＦに出力する。前記ローパスフィルタＬ
ＰＦは前記チャージポンプＣＰから出力される電圧の変
化を積分し、可変遅延回路ＶＤに出力する。可変遅延回
路ＶＤは電圧制御発振器ＶＣＯより入力される一定の周
波数をもつクロックと、前記ローパスフィルタＬＰＦの
出力を入力とし、ローパスフィルタＬＰＦ出力電圧に応
じて入力されるクロックを遅延させる。さらに、固定遅
延回路ＦＤは前記可変遅延回路ＶＤの出力を入力とし、
入力された１本のクロックから固定の遅延を持つ２４本
のクロックを生成し、これらのクロックを前記各位相比
較器ＴＩＰＤに供給する。
【００１５】さらに、前記固定遅延回路ＦＤで生成され
た前記２４本のクロックの出力側には、各クロックのレ
ベルを選択的にハイレベルまたはローレベルのいずれ
か、ここではハイレベルに固定可能なスイッチ回路ＳＷ
が接続される。このスイッチ回路ＳＷは、前記ロック状
態検出回路ＬＤＥＣからのロック状態検出信号がイネー
ブルの状態のときに、前記２４本のクロックのうち、予
め設定されているクロックをハイレベルに固定する機能
を有している。この場合、ハイレベルに固定するクロッ
クは、前記位相比較器ＴＩＰＤにそれぞれ供給する３本
のクロック単位で選択する。したがって、選択された位
相比較器ＴＩＰＤに対するクロックのみがハイレベルに
固定されることになる。
【００１６】以上の構成のクロックリカバリ回路の動作
を説明する。８個の位相比較器ＴＩＰＤに入力される入
力データと、この入力データをサンプルするために使用
される２４本のクロックは図２に示すタイミングチャー
トである。また、図３は各位相比較器ＴＩＰＤにおける
動作のタイミングチャートである。従来技術においても
説明したように、前記位相比較器ＴＩＰＤにおいて入力
されたデータと３本のクロック間の位相状態を検出す
る。図３（ａ）はデータとクロックの位相があっている
ロック状態、図３（ｂ）はデータがクロックより進んで
いる状態、図３（ｃ）はデータがクロックよりも遅れて
いる状態である。ロック状態ではクロックの位相を変化
させる必要がないため、ｕｐ信号、ｄｎ信号はともにデ
ィセーブル状態となる。クロックがデータよりも遅れて
いる場合、クロックの位相をより進めるためｕｐ信号を
イネーブル、ｄｎ信号をディセーブルとする。逆に、ク
ロックがデータよりも進んでいる場合、クロックの位相
をより遅らせるためｕｐ信号をディセーブル、ｄｎ信号
をイネーブルとする。
【００１７】そして、各位相比較器ＴＩＰＤのｕｐ信号
とｄｎ信号は多数決回路ＤＥＣに入力される。この多数
決回路ＤＥＣでは、位相比較器ＴＩＰＤからのｕｐ信
号、ｄｎ信号を入力とし、入力されたｕｐ信号、ｄｎ信
号に基づいて各位相比較器ＴＩＰＤの検出結果、すなわ
ち位相差情報の多数決をとる。前記したようにオーバー
サンプリング型クロックリカバリ回路は、固定の位相差
をもったクロックで入力されたデータをサンプルするた
め、入力データがハイまたはローの連続でなければ、各
位相比較器ＴＩＰＤで検出される位相差情報はクロック
の位相差分の遅延を持つだけで同じ値になる。入力デー
タがハイまたはローの連続である場合、入力データの立
ち上がりエッジが存在しないため位相比較器ＴＩＰＤで
はロック状態であると判断しｕｐ信号、ｄｎ信号をとも
にディセーブルとする。しかし、入力データは伝送に使
用される方式によって連続するデータの数に制限がある
ため、必ずあるビット単位において位相検出が可能とな
る。そのため本実施形態ではビット単位を８としてい
る。
【００１８】そして、前記したｕｐ信号、ｄｎ信号のイ
ネーブルまたはディセーブルになっている数の多数決の
結果から、クロックリカバリ回路全体として入力データ
に対して回路内部のクロックが進んでいるか遅れている
かを判別する。図４は入力データとクロックの一部、ま
たそのクロックとデータを入力とした位相比較器ＴＩＰ
Ｄの出力であるｕｐ信号と、そのｕｐ信号を入力として
多数決回路ＤＥＣにより補正されたｕｐＤ信号を示して
いる。この図４の状態では、各クロックに位相のずれが
なければすべての位相比較器ＴＩＰＤでクロックの遅れ
が検出されｕｐ信号がイネーブルになるが、ここではク
ロックｃｌｋ０８がずれを持っているため、ｃｌｋ０６
〜ｃｌｋ０８を入力とする位相比較器ＴＩＰＤ、図１の
例では位相比較器ＴＩＰＤ２ではロック状態と判断して
ｕｐ信号をディセーブルとしてしまう。しかしながら、
図１に示した全ての位相比較器ＴＩＰＤ０〜７からのｕ
ｐ信号が多数決回路ＤＥＣに入力されると、多数決回路
ＤＥＣでは入力された各ｕｐ信号、ｄｎ信号の多数決を
とるため回路全体としてはクロックの遅れ状態であると
判断し、位相比較器ＴＩＰＤ２の出力であるｕｐ０２信
号に対応した多数決回路ＤＥＣの出力であるｕｐｄ０２
信号をイネーブルとする。したがって、以降の動作で
は、クロックｃｌｋ０８の位相のずれによる影響は解消
される。
【００１９】図５は図４と同様に入力データおよびクロ
ックのタイミングを示しているが、ここでは入力データ
があるビットにおいてずれを生じた場合を示している。
入力データのあるビットにおいてずれが生じた場合に
も、クロックがずれた場合と同様に多数決回路ＤＥＣに
より補正が可能となる。すなわち、入力データの図示破
線のビットに位相のずれがなければすべての位相比較器
ＴＩＰＤでクロックの遅れが検出されｕｐ信号がイネー
ブルになるが、ここでは第３のビットに位相のずれが生
じているため、この第３のビットを入力とする位相比較
器ＴＩＰＤ、図１の例では位相比較器ＴＩＰＤ２ではロ
ック状態と判断してｕｐ信号をディセーブルとしてしま
う。しかしながら、図１に示した全ての位相比較器ＴＩ
ＰＤ０〜７からのｕｐ信号が多数決回路ＤＥＣに入力さ
れると、多数決回路ＤＥＣでは入力された各ｕｐ信号、
ｄｎ信号の多数決をとるため回路全体としてはクロック
の遅れ状態であると判断し、位相比較器ＴＩＰＤ２の出
力であるｕｐ０２信号に対応した多数決回路ＤＥＣの出
力であるｕｐｄ０２信号をイネーブルとする。したがっ
て、以降の動作では、入力データの位相のずれによる影
響は解消される。
【００２０】このように、多数決回路ＤＥＣにおいて、
クロックやデータの位相のずれが補正されるため、各ｕ
ｐｄ信号ｕｐｄ０〜７、ｄｎｄ信号ｄｎｄ０〜７が入力
される各チャージポンプＣＰでは、これらｕｐｄ信号、
ｄｎｄ信号から得られる位相差情報を電圧値に変換す
る。すなわち、ｕｐｄ信号がイネーブルの場合出力電圧
を上昇させ、ｄｎｄ信号がイネーブルの場合出力電圧を
下降させる。そして、ローパスフィルタＬＰＦでは、前
記チャージポンプＣＰの出力電圧を入力としこの電圧の
変化を積分する。可変遅延回路ＶＤはローパスフィルタ
ＬＰＦの出力電圧と電圧制御発振器ＶＣＯの出力である
クロックを入力とし、ローパスフィルタＬＰＦの出力電
圧に応じて入力されるクロックを遅延させて出力する。
図６に可変遅延回路ＶＤの入力電圧に対する遅延量の関
係を示す。可変遅延回路ＶＤで遅延されたクロックは固
定遅延回路ＦＤに入力され、固定遅延回路ＦＤは入力さ
れた１本のクロックから、クロック間に同じ位相差を持
つ２４本のクロックを生成し、前記各位相比較器ＴＩＰ
Ｄに出力する。
【００２１】したがって、固定位相のクロックの一部に
位相ずれが生じた場合、あるいは入力されたデータの一
部に位相ずれが生じた場合に、一部の位相比較器ＴＩＰ
Ｄにおいて誤った位相情報が出力される状態となった場
合においても、多数決回路ＤＥＣにおいてその位相情報
が修正されることになる。このため、誤った位相情報の
影響を受けて固定遅延回路ＦＤにおいて適切でない進
み、或いは遅れのクロックが生成されることが回避で
き、正確なデータのサンプリングが確保されることにな
る。
【００２２】一方、前記ロック状態検出回路ＬＤＥＣで
は、位相比較器ＴＩＰＤからのｕｐ信号、ｄｎ信号を入
力とし、入力されたｕｐ信号、ｄｎ信号に基づいて各位
相比較器ＴＩＰＤの検出結果、すなわち位相差情報から
それぞれのロック状態を認識する。そして、全てのｕｐ
信号、ｄｎ信号がディセーブル、つまりロック状態とな
った時にロック状態検出回路からイネーブル信号が出力
され、スイッチ回路ＳＷに入力される。なお、前記各位
相比較器ＴＩＰＤから出力されるｕｐ信号、ｄｎ信号が
一つでもイネーブルつまり非ロック状態であればロック
状態検出回路ＬＤＥＣの出力はディセーブルとなる。
【００２３】図７は、前記ロック状態検出回路ＬＤＥＣ
からのイネーブル、ディセーブルに基づくスイッチ回路
ＳＷの動作を表すタイミングチャートである。ロック状
態検出回路ＬＤＥＣにより非ロック状態が検出された時
は、そのディセーブル出力によりスイッチ回路ＳＷは固
定遅延回路ＦＤから入力される２４本の全てのクロック
を各位相比較器ＴＩＰＤに供給する。一方、ロック状態
検出回路ＬＤＥＣが回路のロック状態を検出すると、そ
のイネーブル出力によりスイッチ回路ＳＷは前記２４本
のクロックの内、選択されたクロックのみをそのまま位
相比較器ＴＩＰＤへ送り、他のクロックをハイ状態に固
定する。この場合においては、ロック状態のときには、
スイッチ回路ＳＷは９本のクロック（ｃｌｋ００〜ｃｌ
ｋ０８）を位相比較器ＴＩＰＤ０〜２に供給するが、他
の１５本のクロック（ｃｌｋ０９〜ｃｌｋ２３）はハイ
レベルに固定し、それぞれ位相比較器ＴＩＰＤ３〜７に
供給している。すなわち、これらの位相比較器ＴＩＰＤ
３〜７には、クロックが供給されないと等価な状態とな
る。
【００２４】一般に伝送されるデータは伝送される方式
により連続する同じ値であるデータの数が規定されてい
るため、ロック状態においてサンプルするクロックの数
を減らしても位相差の検出は正常に行われる。ロック状
態においてクロックが供給される位相比較器ＴＩＰＤで
は非ロック状態と同じように位相検出動作を行い、クロ
ックが供給されない位相比較器ＴＩＰＤでは位相検出を
行わずその位相比較器ＴＩＰＤは入力データとクロック
の位相差に関わらずロック状態を保持する。図３に示し
たように、位相比較器ＴＩＰＤではデータのサンプリン
グに入力されるクロックの変化点( エッジ) が必要とな
るため、位相比較器ＴＩＰＤに供給するクロックをハイ
またはローに固定してクロックを入力しないのと等価な
状態におくことにより、位相比較器ＴＩＰＤの位相検出
動作を抑制できる。したがって、これら位相比較器ＴＩ
ＰＤは位相検出動作が停止された状態となり、その分消
費電力が削減できる。なお、その後、クロックの供給さ
れている位相比較器ＴＩＰＤでの動作により非ロック状
態が検出された場合には、ロック状態検出回路ＬＤＥＣ
からの出力はディセーブルとなるため、スイッチ回路Ｓ
Ｗはロック状態でハイに固定されていたすべてのクロッ
クを再び各位相比較器ＴＩＰＤに供給する。これは、再
び全ての位相比較器ＴＩＰＤがロック状態になるまで行
われる。
【００２５】このように、位相比較器ＴＩＰＤでのロッ
ク状態をロック状態検出回路ＬＤＥＣで検出し、非ロッ
ク状態では固定遅延回路ＦＤで生成されるすべてのクロ
ックを位相比較器ＴＩＰＤに供給し、ロック状態では選
択されたクロックのみ位相比較器ＴＩＰＤに供給するこ
とで、ロック状態においては、選択された位相比較器Ｔ
ＩＰＤの動作が停止された状態となり、またこれに接続
されるチャージポンプＣＰも動作が停止される状態とさ
れるため、ロック状態におけるクロックリカバリ回路全
体の消費電力を低下させることができ、非ロック状態を
含めたトータルの面からみても回路全体の消費電力を低
減することが可能となる。
【００２６】なお、前記実施形態は本発明の一例を示し
たものであり、ロック状態検出器は、多数決回路に入力
される前の各位相比較器からの位相差情報を入力し、そ
の位相差情報に基づいてロック状態を検出してもよい。
また、ロック状態のときにハイレベルに固定するクロッ
クの数及び位相比較器の数は適宜に設定することが可能
である。また、ロック状態のときには選択されたクロッ
クをローレベルに固定してもよい。さらに、データのビ
ット数、及びこれに伴う位相比較器の数、ならびに位相
比較を行う固定位相のクロック数等は要求される高速化
に応じて適宜に設定できることは言うまでもない。
【００２７】
【発明の効果】以上説明したように本発明は、入力され
るデータを位相の異なる複数のクロックでサンプリング
して位相比較を行なう複数の位相比較器のそれぞれの出
力である複数の位相差情報を入力とし、当該位相差情報
の多数決をとり、少数側の位相差情報を多数側の位相差
情報に補正して出力する多数決回路を備えているので、
各位相比較器に入力される複数のクロックの位相がレイ
アウト等の影響によってずれを生じたとしても、この位
相ずれによって生じる少数側の位相差情報を正常な多数
側の位相差情報に補正でき、その結果として一部の位相
比較器が誤った位相差を検出した場合でもこれを補正
し、正確なデータのサンプリングを実現することが可能
となる。
【００２８】また、本発明は、複数の位相比較器のそれ
ぞれから出力されるデータとクロックとの位相差情報に
基づいて各位相比較器でのロック状態をロック状態検出
回路で検出し、非ロック状態では全てのクロックを各位
相比較器に供給し、ロック状態では選択されたクロック
をハイレベルまたはローレベルに固定し、実質的に選択
された位相比較器に対してのみクロックを供給すること
で、ロック状態においては、選択された位相比較器の動
作が停止された状態となり、またこれに接続される回路
要素も動作が停止される状態とされるため、ロック状態
におけるクロックリカバリ回路全体の消費電力を低下さ
せることができ、非ロック状態を含めたトータルの面か
らみても回路全体の消費電力を低減することが可能とな
る。
【図面の簡単な説明】
【図１】本発明のクロックリカバリ回路の一実施形態の
ブロック回路図である。
【図２】入力データとクロックのタイミングを示す図で
ある。
【図３】位相比較器における動作を説明するためのタイ
ミング図である。
【図４】多数決回路の動作のその１を説明するためのタ
イミング図である。
【図５】多数決回路の動作のその２を説明するためのタ
イミング図である。
【図６】可変遅延回路の入出力特性を示す図である。
【図７】ロック状態検出回路の出力に対応するスイッチ
回路の動作を説明するためのタイミング図である。
【図８】従来のクロックリカバリ回路の一例のブロック
回路図である。
【図９】位相のずれによる位相比較の誤検出を説明する
ためのタイミング図である。
【符号の説明】
ＴＩＰＤ 位相比較器 ＤＥＣ 多数決回路 ＬＤＥＣ ロック状態検出回路 ＳＷ スイッチ回路 ＣＰ チャージポンプ ＬＰＦ ローパスフィルタ ＶＣＯ 電圧制御発振器 ＶＤ 可変遅延回路 ＦＤ 固定遅延回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−261409（ＪＰ，Ａ) 特開 平11−261547（ＪＰ，Ａ) 特開 平７−38432（ＪＰ，Ａ) 特開 平６−61993（ＪＰ，Ａ) 特開 平１−133420（ＪＰ，Ａ) 特開 平５−308283（ＪＰ，Ａ) ”Ａ Ｐｏｗｅｒ ａｎｄ Ｅｆｆｉ ｃｉｅｎｔ ＣＭＯＳ Ｃｌｏｃｋ／Ｄ ａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕ ｉｔｓ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ ｓ”，Ｄａｏ−Ｌｏｎｇ Ｃｈｅｎ，Ｉ ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌ ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ, ｖｏｌ．31，Ｎｏ．８，Ａｕｇ 1996 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/02 H03L 7/06 - 7/199

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力されるデータを位相の異なる複数の
    クロックでサンプリングして位相比較を行なう複数の位
    相比較器を備え、前記位相比較器から出力される位相差
    情報に基づいて前記クロックの進み、遅れを制御するオ
    ーバーサンプリング型クロックリカバリ回路において、
    前記複数の位相比較器のそれぞれから出力される複数の
    位相差情報を入力とし、当該位相差情報の多数決をと
    り、少数側の位相差情報を多数側の位相差情報に補正し
    て出力する多数決回路と、前記各位相比較器から出力さ
    れる各位相差情報を入力とし、当該位相差情報から前記
    位相比較器が全てロック状態であることを検出するロッ
    ク状態検出回路と、前記ロック状態検出回路が全てロッ
    ク状態であることを検出したときに前記クロックの一部
    のクロックを選択的にハイレベルまたはローレベルに固
    定するスイッチ回路と備えることを特徴とするオーバー
    サンプリング型クロックリカバリ回路。
  2. 【請求項２】 前記ロック状態検出回路は、前記多数決
    回路から出力される各位相比較器に対応する位相差情報
    を入力してそのロック状態を検出する請求項１に記載の
    オーバーサンプリング型クロックリカバリ回路。
  3. 【請求項３】 前記位相の異なる複数のクロックを生成
    する固定遅延回路を備え、前記多数決回路からの位相差
    情報に基づいて前記固定遅延回路で生成する固定遅延ク
    ロックの位相を制御する請求項１または２に記載のオー
    バーサンプリング型クロックリカバリ回路。
  4. 【請求項４】 前記スイッチ回路は、前記複数のクロッ
    クを生成する固定遅延回路と、前記各位相比較器との間
    に介装され、前記ロック状態検出回路からの出力に基づ
    いて前記位相比較器のうち選択された位相比較器に供給
    するクロックをハイレベルまたはローレベルに固定する
    請求項１ないし３のいずれかに記載のオーバーサンプリ
    ング型クロックリカバリ回路。
  5. 【請求項５】 前記位相比較器から出力される位相差情
    報はクロックの進み、遅れに対応してイネーブルまたは
    ディセーブルに状態が変化されるｕｐ信号とｄｎ信号で
    あり、前記ロック状態検出回路は前記ｕｐ信号とｄｎ信
    号の状態から前記各位相比較器でのロック状態を検出す
    る請求項１ないし４のいずれかに記載のオーバーサンプ
    リング型クロックリカバリ回路。
  6. 【請求項６】 前記位相比較器からの各位相差情報に基
    づいて電圧を出力する複数のチャージポンプと、基準と
    なるクロックを発生する電圧制御発振器と、前記チャー
    ジポンプから出力される電圧に基づいて前記電圧制御発
    振器からの基準となるクロックの位相を制御する可変遅
    延回路とを備え、前記可変遅延回路で位相制御された前
    記クロックにより前記固定遅延回路で生成する複数のク
    ロックの位相を制御する請求項１ないし５のいずれかに
    記載のオーバーサンプリング型クロックリカバリ回路。
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