JP3109587B2 - オーバーサンプリング型クロックリカバリ回路 - Google Patents
オーバーサンプリング型クロックリカバリ回路Info
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- 238000010586 diagram Methods 0.000 description 7
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は入力されるデータか
らクロックの抽出を行うクロックリカバリ回路に関し、
特に位相の異なる複数のクロックでサンプリングを行う
オーバーサンプリング型のクロックリカバリ回路に関す
る。
らクロックの抽出を行うクロックリカバリ回路に関し、
特に位相の異なる複数のクロックでサンプリングを行う
オーバーサンプリング型のクロックリカバリ回路に関す
る。
【０００２】
【従来の技術】近年、データ伝送はGbit Ethernet ，Fi
ber Channel 等に代表されるように高速なプロトコルが
提案されており、そのために高速な伝送において送られ
てきたデータからクロックの抽出を行うクロックリカバ
リ回路、または送られたクロックに対して回路内部で使
用されるクロックの周波数同期をとるＰＬＬ回路におい
ても高速化が必要とされている。このような要請に応え
るために、例えばIEEE JOURNAL OF SOLID STATE CIRCUI
T DEC 1996に開示されているように、伝送されたデータ
を回路内部で生成した位相の異なる複数のクロックでサ
ンプリングするオーバーサンプリング型クロックリカバ
リ回路が提案されている。
ber Channel 等に代表されるように高速なプロトコルが
提案されており、そのために高速な伝送において送られ
てきたデータからクロックの抽出を行うクロックリカバ
リ回路、または送られたクロックに対して回路内部で使
用されるクロックの周波数同期をとるＰＬＬ回路におい
ても高速化が必要とされている。このような要請に応え
るために、例えばIEEE JOURNAL OF SOLID STATE CIRCUI
T DEC 1996に開示されているように、伝送されたデータ
を回路内部で生成した位相の異なる複数のクロックでサ
ンプリングするオーバーサンプリング型クロックリカバ
リ回路が提案されている。
【０００３】この先行技術文献に開示されたクロックリ
カバリ回路のブロック回路図を図７に示す。入力された
データは８個の位相比較器ＴＩＰＤ（ＴＩＰＤ０〜７）
に入力される。各位相比較器ＴＩＰＤには、固定遅延回
路ＦＤから出力される固定の遅延をもつ２４本のクロッ
クが３本ずつ入力され、ここで入力されたデータと３本
のクロックとの位相状態を検出する。図２は前記入力デ
ータと２４本のクロックの位相を示す図である。そし
て、データがクロックに対し遅れている場合、ＴＩＰＤ
はクロックの進みを検出し、回路の出力であるｕｐ信号
をイネーブル、ｄｎ信号をディセーブルにする。同様に
クロックの遅れを検出した場合は、ｕｐ信号をディセー
ブル、ｄｎ信号をイネーブルにする。図３はその検出状
態を示しており、図３（ａ）はロック状態を検出した状
態で、ｕｐ信号とｄｎ信号がいずれもディセーブル、図
３（ｂ）はクロックの遅れ状態でｕｐ信号がイネーブ
ル、図３（ｃ）はクロックの進み状態でｄｎ信号がイネ
ーブルをそれぞれ出力している。そして、チャージポン
プＣＰは、ｕｐ信号がイネーブルの場合にその出力電圧
を上昇させ、ｄｎ信号がイネーブルの場合にその出力電
圧を下降させる。ローパスフィルタＬＰＦは、前記チャ
ージポンプＣＰの出力電圧を入力としこの電圧の変化を
積分する。可変遅延回路ＶＤは前記ローパスフィルタＬ
ＰＦの出力電圧と電圧制御発振器ＶＣＯの出力であるク
ロックを入力とし、前記ローパスフィルタＬＰＦの出力
電圧に応じて入力されるクロックを遅延させて出力す
る。そして、前記固定遅延回路ＦＤは可変遅延回路ＶＤ
の出力を入力とし、入力された１本のクロックから固定
の遅延を持つ前記した２４本のクロックを生成する。
カバリ回路のブロック回路図を図７に示す。入力された
データは８個の位相比較器ＴＩＰＤ（ＴＩＰＤ０〜７）
に入力される。各位相比較器ＴＩＰＤには、固定遅延回
路ＦＤから出力される固定の遅延をもつ２４本のクロッ
クが３本ずつ入力され、ここで入力されたデータと３本
のクロックとの位相状態を検出する。図２は前記入力デ
ータと２４本のクロックの位相を示す図である。そし
て、データがクロックに対し遅れている場合、ＴＩＰＤ
はクロックの進みを検出し、回路の出力であるｕｐ信号
をイネーブル、ｄｎ信号をディセーブルにする。同様に
クロックの遅れを検出した場合は、ｕｐ信号をディセー
ブル、ｄｎ信号をイネーブルにする。図３はその検出状
態を示しており、図３（ａ）はロック状態を検出した状
態で、ｕｐ信号とｄｎ信号がいずれもディセーブル、図
３（ｂ）はクロックの遅れ状態でｕｐ信号がイネーブ
ル、図３（ｃ）はクロックの進み状態でｄｎ信号がイネ
ーブルをそれぞれ出力している。そして、チャージポン
プＣＰは、ｕｐ信号がイネーブルの場合にその出力電圧
を上昇させ、ｄｎ信号がイネーブルの場合にその出力電
圧を下降させる。ローパスフィルタＬＰＦは、前記チャ
ージポンプＣＰの出力電圧を入力としこの電圧の変化を
積分する。可変遅延回路ＶＤは前記ローパスフィルタＬ
ＰＦの出力電圧と電圧制御発振器ＶＣＯの出力であるク
ロックを入力とし、前記ローパスフィルタＬＰＦの出力
電圧に応じて入力されるクロックを遅延させて出力す
る。そして、前記固定遅延回路ＦＤは可変遅延回路ＶＤ
の出力を入力とし、入力された１本のクロックから固定
の遅延を持つ前記した２４本のクロックを生成する。
【０００４】このクロックリカバリ回路によれば、８個
の各位相比較器ＴＩＰＤにおいてクロックの遅れ状態ま
たはクロックの進み状態が検出されると、ｕｐ信号また
はｄｎ信号がイネーブルとなり、それぞれ対応するチャ
ージポンプＣＰからの出力電圧が上昇または下降する。
このため、ローパスフィルタＬＰＦ及び可変遅延回路Ｖ
Ｄからの出力されるクロックが進みまたは遅れ、このク
ロックに基づいて固定遅延回路ＦＤで生成される２４本
のクロックの遅延が制御され、前記各位相比較器ＴＩＰ
Ｄにおけるクロックの遅れ状態または進み状態を適正化
し、適切なデータのサンプリングを実現可能とする。
の各位相比較器ＴＩＰＤにおいてクロックの遅れ状態ま
たはクロックの進み状態が検出されると、ｕｐ信号また
はｄｎ信号がイネーブルとなり、それぞれ対応するチャ
ージポンプＣＰからの出力電圧が上昇または下降する。
このため、ローパスフィルタＬＰＦ及び可変遅延回路Ｖ
Ｄからの出力されるクロックが進みまたは遅れ、このク
ロックに基づいて固定遅延回路ＦＤで生成される２４本
のクロックの遅延が制御され、前記各位相比較器ＴＩＰ
Ｄにおけるクロックの遅れ状態または進み状態を適正化
し、適切なデータのサンプリングを実現可能とする。
【０００５】
【発明が解決しようとする課題】しかしながら、このク
ロックリカバリ回路では、回路を構成する配線レイアウ
ト等の影響により、前記２４本のクロック間に位相差が
生じた場合、特に１つの位相比較器ＴＩＰＤに入力され
る３本のクロック間に位相差が生じた場合に、正確なデ
ータのサンプリングが行われないという問題が生じる。
例えば、図８（ａ）に示すロック状態であるべきとき
に、図８（ｂ）のように１本のクロックに位相のずれ
（遅れ）が生じると、位相比較器ＴＩＰＤの検出結果は
クロック遅れ状態を検出し、ｕｐ信号がイネーブルとな
る。このため、このｕｐ信号のイネーブルを受けたチャ
ージポンプＣＰ以降の前記した動作によって固定遅延回
路ＦＤで生成される２４本のクロックの遅延が制御され
てしまい、他の位相比較器ＴＩＰＤを含むクロックリカ
バリ回路全体における正確なデータのサンプリングが行
われない状態が生じる。
ロックリカバリ回路では、回路を構成する配線レイアウ
ト等の影響により、前記２４本のクロック間に位相差が
生じた場合、特に１つの位相比較器ＴＩＰＤに入力され
る３本のクロック間に位相差が生じた場合に、正確なデ
ータのサンプリングが行われないという問題が生じる。
例えば、図８（ａ）に示すロック状態であるべきとき
に、図８（ｂ）のように１本のクロックに位相のずれ
（遅れ）が生じると、位相比較器ＴＩＰＤの検出結果は
クロック遅れ状態を検出し、ｕｐ信号がイネーブルとな
る。このため、このｕｐ信号のイネーブルを受けたチャ
ージポンプＣＰ以降の前記した動作によって固定遅延回
路ＦＤで生成される２４本のクロックの遅延が制御され
てしまい、他の位相比較器ＴＩＰＤを含むクロックリカ
バリ回路全体における正確なデータのサンプリングが行
われない状態が生じる。
【０００６】本発明の目的は、入力データのサンプリン
グに使用される複数のクロックリカバリ回路内部で生成
されるクロックのレイアウト等の影響による各クロック
間の位相差を補正し、正確なデータのサンプリングを実
現するオーバーサンプリング型クロックリカバリ回路を
提供することにある。
グに使用される複数のクロックリカバリ回路内部で生成
されるクロックのレイアウト等の影響による各クロック
間の位相差を補正し、正確なデータのサンプリングを実
現するオーバーサンプリング型クロックリカバリ回路を
提供することにある。
【０００７】
【課題を解決するための手段】本発明は、入力されるデ
ータを位相の異なる複数のクロックでサンプリングして
位相比較を行なう複数の位相比較器を備え、前記位相比
較器から出力される位相差情報に基づいて前記クロック
の進み、遅れを制御するオーバーサンプリング型クロッ
クリカバリ回路において、前記複数の位相比較器のそれ
ぞれから出力される複数の位相差情報を入力とし、当該
位相差情報の多数決をとり、少数側の位相差情報を多数
側の位相差情報に補正して出力する多数決回路を備え
る。
ータを位相の異なる複数のクロックでサンプリングして
位相比較を行なう複数の位相比較器を備え、前記位相比
較器から出力される位相差情報に基づいて前記クロック
の進み、遅れを制御するオーバーサンプリング型クロッ
クリカバリ回路において、前記複数の位相比較器のそれ
ぞれから出力される複数の位相差情報を入力とし、当該
位相差情報の多数決をとり、少数側の位相差情報を多数
側の位相差情報に補正して出力する多数決回路を備え
る。
【０００８】前記多数決回路は、複数の位相比較器にお
いて検出された位相差情報の多数決をとり、その多数決
の結果にしたがって少数側の位相差情報を多数側の位相
差情報に補正して出力する。したがって、複数の位相比
較器に入力される固定遅延のクロックの一部に、レイア
ウト等の影響による位相にずれが生じた場合でも、多数
決回路での前記した作用により補正され、結果として固
定遅延のクロックの位相の進みや遅れを正常な状態に確
保でき、正確なデータのサンプリングが可能とされる。
いて検出された位相差情報の多数決をとり、その多数決
の結果にしたがって少数側の位相差情報を多数側の位相
差情報に補正して出力する。したがって、複数の位相比
較器に入力される固定遅延のクロックの一部に、レイア
ウト等の影響による位相にずれが生じた場合でも、多数
決回路での前記した作用により補正され、結果として固
定遅延のクロックの位相の進みや遅れを正常な状態に確
保でき、正確なデータのサンプリングが可能とされる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のオーバーサンプリン
グ型クロックリカバリ回路の一実施形態のブロック回路
図である。なお、従来のクロックリカバリ回路と等価な
部分には同一符号を付してある。この実施形態では８ビ
ットのデータをそれぞれ３本のクロックでサンプリング
するため、８個の位相比較器ＴＩＰＤ（ＴＩＰＤ０〜
７）が設けられる。すなわち、前記各位相比較器ＴＩＰ
Ｄは同じ固定の遅延を持つ３本のクロックと、伝送され
てきたデータを入力とし、この入力されたデータとクロ
ックの位相状態を検出する。データがクロックに対し遅
れている場合、位相比較器ＴＩＰＤはクロックの進みを
検出し、回路の出力であるｕｐ信号ｕｐ０〜７をイネー
ブル、ｄｎ信号ｄｎ０〜７をディセーブルにする。同様
に、クロックの遅れを検出した場合は、ｕｐ信号をディ
セーブル、ｄｎ信号をイネーブルにする。
参照して説明する。図１は本発明のオーバーサンプリン
グ型クロックリカバリ回路の一実施形態のブロック回路
図である。なお、従来のクロックリカバリ回路と等価な
部分には同一符号を付してある。この実施形態では８ビ
ットのデータをそれぞれ３本のクロックでサンプリング
するため、８個の位相比較器ＴＩＰＤ（ＴＩＰＤ０〜
７）が設けられる。すなわち、前記各位相比較器ＴＩＰ
Ｄは同じ固定の遅延を持つ３本のクロックと、伝送され
てきたデータを入力とし、この入力されたデータとクロ
ックの位相状態を検出する。データがクロックに対し遅
れている場合、位相比較器ＴＩＰＤはクロックの進みを
検出し、回路の出力であるｕｐ信号ｕｐ０〜７をイネー
ブル、ｄｎ信号ｄｎ０〜７をディセーブルにする。同様
に、クロックの遅れを検出した場合は、ｕｐ信号をディ
セーブル、ｄｎ信号をイネーブルにする。
【００１０】前記各位相比較器ＴＩＰＤのｕｐ信号及び
ｄｎ信号の出力端には多数決回路ＤＥＣが接続されてい
る。前記多数決回路ＤＥＣは、前記各位相比較器ＴＩＰ
Ｄのｕｐ信号、ｄｎ信号のイネーブルまたはディセーブ
ルになっている数の多数決をとり、回路全体として入力
データに対して回路内部のクロックが進んでいるか遅れ
ているかを判別し、その判別の結果から少数側のｕｐ信
号とｄｎ信号の状態を多数側のｕｐ信号とｄｎ信号の状
態に補正し、それぞれｕｐｄ信号、ｄｎｄ信号としてチ
ャージポンプＣＰに出力する。
ｄｎ信号の出力端には多数決回路ＤＥＣが接続されてい
る。前記多数決回路ＤＥＣは、前記各位相比較器ＴＩＰ
Ｄのｕｐ信号、ｄｎ信号のイネーブルまたはディセーブ
ルになっている数の多数決をとり、回路全体として入力
データに対して回路内部のクロックが進んでいるか遅れ
ているかを判別し、その判別の結果から少数側のｕｐ信
号とｄｎ信号の状態を多数側のｕｐ信号とｄｎ信号の状
態に補正し、それぞれｕｐｄ信号、ｄｎｄ信号としてチ
ャージポンプＣＰに出力する。
【００１１】前記チャージポンプＣＰは前記多数決回路
ＤＥＣからのｕｐｄ信号とｄｎｄ信号を入力とし、各入
力信号に応じて出力の電圧を変化させ、ローパスフィル
タＬＰＦに出力する。前記ローパスフィルタＬＰＦは前
記チャージポンプＣＰから出力される電圧の変化を積分
し、可変遅延回路ＶＤに出力する。可変遅延回路ＶＤは
電圧制御発振器ＶＣＯより入力される一定の周波数をも
つクロックと、前記ローパスフィルタＬＰＦの出力を入
力とし、ローパスフィルタＬＰＦ出力電圧に応じて入力
されるクロックを遅延させる。さらに、固定遅延回路Ｆ
Ｄは前記可変遅延回路ＶＤの出力を入力とし、入力され
た１本のクロックから固定の遅延を持つ２４本のクロッ
クを生成し、それぞれ３本ずつ前記位相比較器ＴＩＰＤ
に入力する。
ＤＥＣからのｕｐｄ信号とｄｎｄ信号を入力とし、各入
力信号に応じて出力の電圧を変化させ、ローパスフィル
タＬＰＦに出力する。前記ローパスフィルタＬＰＦは前
記チャージポンプＣＰから出力される電圧の変化を積分
し、可変遅延回路ＶＤに出力する。可変遅延回路ＶＤは
電圧制御発振器ＶＣＯより入力される一定の周波数をも
つクロックと、前記ローパスフィルタＬＰＦの出力を入
力とし、ローパスフィルタＬＰＦ出力電圧に応じて入力
されるクロックを遅延させる。さらに、固定遅延回路Ｆ
Ｄは前記可変遅延回路ＶＤの出力を入力とし、入力され
た１本のクロックから固定の遅延を持つ２４本のクロッ
クを生成し、それぞれ３本ずつ前記位相比較器ＴＩＰＤ
に入力する。
【００１２】以上の構成のクロックリカバリ回路の動作
を説明する。８個の位相比較器ＴＩＰＤに入力される入
力データと、この入力データをサンプルするために使用
される２４本のクロックは図２に示すタイミングチャー
トである。また、図３は各位相比較器ＴＩＰＤにおける
動作のタイミングチャートである。従来技術においても
説明したように、前記位相比較器ＴＩＰＤにおいて入力
されたデータと３本のクロック間の位相状態を検出す
る。図３（ａ）はデータとクロックの位相があっている
ロック状態、図３（ｂ）はデータがクロックより進んで
いる状態、図３（ｃ）はデータがクロックよりも遅れて
いる状態である。ロック状態ではクロックの位相を変化
させる必要がないため、ｕｐ信号、ｄｎ信号はともにデ
ィセーブル状態となる。クロックがデータよりも遅れて
いる場合、クロックの位相をより進めるためｕｐ信号を
イネーブル、ｄｎ信号をディセーブルとする。逆に、ク
ロックがデータよりも進んでいる場合、クロックの位相
をより遅らせるためｕｐ信号をディセーブル、ｄｎ信号
をイネーブルとする。
を説明する。８個の位相比較器ＴＩＰＤに入力される入
力データと、この入力データをサンプルするために使用
される２４本のクロックは図２に示すタイミングチャー
トである。また、図３は各位相比較器ＴＩＰＤにおける
動作のタイミングチャートである。従来技術においても
説明したように、前記位相比較器ＴＩＰＤにおいて入力
されたデータと３本のクロック間の位相状態を検出す
る。図３（ａ）はデータとクロックの位相があっている
ロック状態、図３（ｂ）はデータがクロックより進んで
いる状態、図３（ｃ）はデータがクロックよりも遅れて
いる状態である。ロック状態ではクロックの位相を変化
させる必要がないため、ｕｐ信号、ｄｎ信号はともにデ
ィセーブル状態となる。クロックがデータよりも遅れて
いる場合、クロックの位相をより進めるためｕｐ信号を
イネーブル、ｄｎ信号をディセーブルとする。逆に、ク
ロックがデータよりも進んでいる場合、クロックの位相
をより遅らせるためｕｐ信号をディセーブル、ｄｎ信号
をイネーブルとする。
【００１３】そして、各位相比較器ＴＩＰＤのｕｐ信号
とｄｎ信号は多数決回路ＤＥＣに入力される。この多数
決回路ＤＥＣでは、位相比較器ＴＩＰＤからのｕｐ信
号、ｄｎ信号を入力とし、入力されたｕｐ信号、ｄｎ信
号に基づいて各位相比較器ＴＩＰＤの検出結果、すなわ
ち位相差情報の多数決をとる。前記したようにオーバー
サンプリング型クロックリカバリ回路は、固定の位相差
をもったクロックで入力されたデータをサンプルするた
め、入力データがハイまたはローの連続でなければ、各
位相比較器ＴＩＰＤで検出される位相差情報はクロック
の位相差分の遅延を持つだけで同じ値になる。入力デー
タがハイまたはローの連続である場合、入力データの立
ち上がりエッジが存在しないため位相比較器ＴＩＰＤで
はロック状態であると判断しｕｐ信号、ｄｎ信号をとも
にディセーブルとする。しかし、入力データは伝送に使
用される方式によって連続するデータの数に制限がある
ため、必ずあるビット単位において位相検出が可能とな
る。そのため本実施形態ではビット単位を８としてい
る。
とｄｎ信号は多数決回路ＤＥＣに入力される。この多数
決回路ＤＥＣでは、位相比較器ＴＩＰＤからのｕｐ信
号、ｄｎ信号を入力とし、入力されたｕｐ信号、ｄｎ信
号に基づいて各位相比較器ＴＩＰＤの検出結果、すなわ
ち位相差情報の多数決をとる。前記したようにオーバー
サンプリング型クロックリカバリ回路は、固定の位相差
をもったクロックで入力されたデータをサンプルするた
め、入力データがハイまたはローの連続でなければ、各
位相比較器ＴＩＰＤで検出される位相差情報はクロック
の位相差分の遅延を持つだけで同じ値になる。入力デー
タがハイまたはローの連続である場合、入力データの立
ち上がりエッジが存在しないため位相比較器ＴＩＰＤで
はロック状態であると判断しｕｐ信号、ｄｎ信号をとも
にディセーブルとする。しかし、入力データは伝送に使
用される方式によって連続するデータの数に制限がある
ため、必ずあるビット単位において位相検出が可能とな
る。そのため本実施形態ではビット単位を８としてい
る。
【００１４】そして、前記したｕｐ信号、ｄｎ信号のイ
ネーブルまたはディセーブルになっている数の多数決の
結果から、クロックリカバリ回路全体として入力データ
に対して回路内部のクロックが進んでいるか遅れている
かを判別する。図４は入力データとクロックの一部、ま
たそのクロックとデータを入力とした位相比較器ＴＩＰ
Ｄの出力であるｕｐ信号と、そのｕｐ信号を入力として
多数決回路ＤＥＣにより補正されたｕｐＤ信号を示して
いる。この図４の状態では、各クロックに位相のずれが
なければすべての位相比較器ＴＩＰＤでクロックの遅れ
が検出されｕｐ信号がイネーブルになるが、ここではク
ロックｃｌｋ０８がずれを持っているため、ｃｌｋ０６
〜ｃｌｋ０８を入力とする位相比較器ＴＩＰＤ、図１の
例では位相比較器ＴＩＰＤ２ではロック状態と判断して
ｕｐ信号をディセーブルとしてしまう。しかしながら、
図１に示した全ての位相比較器ＴＩＰＤ０〜７からのｕ
ｐ信号が多数決回路ＤＥＣに入力されると、多数決回路
ＤＥＣでは入力された各ｕｐ信号、ｄｎ信号の多数決を
とるため回路全体としてはクロックの遅れ状態であると
判断し、位相比較器ＴＩＰＤ２の出力であるｕｐ０２信
号に対応した多数決回路ＤＥＣの出力であるｕｐＤ０２
信号をイネーブルとする。したがって、以降の動作で
は、クロックｃｌｋ０８の位相のずれによる影響は解消
される。
ネーブルまたはディセーブルになっている数の多数決の
結果から、クロックリカバリ回路全体として入力データ
に対して回路内部のクロックが進んでいるか遅れている
かを判別する。図４は入力データとクロックの一部、ま
たそのクロックとデータを入力とした位相比較器ＴＩＰ
Ｄの出力であるｕｐ信号と、そのｕｐ信号を入力として
多数決回路ＤＥＣにより補正されたｕｐＤ信号を示して
いる。この図４の状態では、各クロックに位相のずれが
なければすべての位相比較器ＴＩＰＤでクロックの遅れ
が検出されｕｐ信号がイネーブルになるが、ここではク
ロックｃｌｋ０８がずれを持っているため、ｃｌｋ０６
〜ｃｌｋ０８を入力とする位相比較器ＴＩＰＤ、図１の
例では位相比較器ＴＩＰＤ２ではロック状態と判断して
ｕｐ信号をディセーブルとしてしまう。しかしながら、
図１に示した全ての位相比較器ＴＩＰＤ０〜７からのｕ
ｐ信号が多数決回路ＤＥＣに入力されると、多数決回路
ＤＥＣでは入力された各ｕｐ信号、ｄｎ信号の多数決を
とるため回路全体としてはクロックの遅れ状態であると
判断し、位相比較器ＴＩＰＤ２の出力であるｕｐ０２信
号に対応した多数決回路ＤＥＣの出力であるｕｐＤ０２
信号をイネーブルとする。したがって、以降の動作で
は、クロックｃｌｋ０８の位相のずれによる影響は解消
される。
【００１５】図５は図４と同様に入力データおよびクロ
ックのタイミングを示しているが、ここでは入力データ
があるビットにおいてずれを生じた場合を示している。
入力データのあるビットにおいてずれが生じた場合に
も、クロックがずれた場合と同様に多数決回路ＤＥＣに
より補正が可能となる。すなわち、入力データの図示破
線のビットに位相のずれがなければすべての位相比較器
ＴＩＰＤでクロックの遅れが検出されｕｐ信号がイネー
ブルになるが、ここでは第３のビットに位相のずれが生
じているため、この第３のビットを入力とする位相比較
器ＴＩＰＤ、図１の例では位相比較器ＴＩＰＤ２ではロ
ック状態と判断してｕｐ信号をディセーブルとしてしま
う。しかしながら、図１に示した全ての位相比較器ＴＩ
ＰＤ０〜７からのｕｐ信号が多数決回路ＤＥＣに入力さ
れると、多数決回路ＤＥＣでは入力された各ｕｐ信号、
ｄｎ信号の多数決をとるため回路全体としてはクロック
の遅れ状態であると判断し、位相比較器ＴＩＰＤ２の出
力であるｕｐ０２信号に対応した多数決回路ＤＥＣの出
力であるｕｐＤ０２信号をイネーブルとする。したがっ
て、以降の動作では、入力データの位相のずれによる影
響は解消される。
ックのタイミングを示しているが、ここでは入力データ
があるビットにおいてずれを生じた場合を示している。
入力データのあるビットにおいてずれが生じた場合に
も、クロックがずれた場合と同様に多数決回路ＤＥＣに
より補正が可能となる。すなわち、入力データの図示破
線のビットに位相のずれがなければすべての位相比較器
ＴＩＰＤでクロックの遅れが検出されｕｐ信号がイネー
ブルになるが、ここでは第３のビットに位相のずれが生
じているため、この第３のビットを入力とする位相比較
器ＴＩＰＤ、図１の例では位相比較器ＴＩＰＤ２ではロ
ック状態と判断してｕｐ信号をディセーブルとしてしま
う。しかしながら、図１に示した全ての位相比較器ＴＩ
ＰＤ０〜７からのｕｐ信号が多数決回路ＤＥＣに入力さ
れると、多数決回路ＤＥＣでは入力された各ｕｐ信号、
ｄｎ信号の多数決をとるため回路全体としてはクロック
の遅れ状態であると判断し、位相比較器ＴＩＰＤ２の出
力であるｕｐ０２信号に対応した多数決回路ＤＥＣの出
力であるｕｐＤ０２信号をイネーブルとする。したがっ
て、以降の動作では、入力データの位相のずれによる影
響は解消される。
【００１６】このように、多数決回路ＤＥＣにおいて、
クロックやデータの位相のずれが補正されるため、各ｕ
ｐｄ信号ｕｐｄ０〜７、ｄｎｄ信号ｄｎｄ０〜７が入力
される各チャージポンプＣＰでは、これらｕｐｄ信号、
ｄｎｄ信号から得られる位相差情報を電圧値に変換す
る。すなわち、ｕｐｄ信号がイネーブルの場合出力電圧
を上昇させ、ｄｎｄ信号がイネーブルの場合出力電圧を
下降させる。そして、ローパスフィルタＬＰＦでは、前
記チャージポンプＣＰの出力電圧を入力としこの電圧の
変化を積分する。可変遅延回路ＶＤはローパスフィルタ
ＬＰＦの出力電圧と電圧制御発振器ＶＣＯの出力である
クロックを入力とし、ローパスフィルタＬＰＦの出力電
圧に応じて入力されるクロックを遅延させて出力する。
図６に可変遅延回路ＶＤの入力電圧に対する遅延量の関
係を示す。可変遅延回路ＶＤで遅延されたクロックは固
定遅延回路ＦＤに入力され、固定遅延回路ＦＤは入力さ
れた１本のクロックから、クロック間に同じ位相差を持
つ２４本のクロックを生成し、前記各位相比較器ＴＩＰ
Ｄに出力する。
クロックやデータの位相のずれが補正されるため、各ｕ
ｐｄ信号ｕｐｄ０〜７、ｄｎｄ信号ｄｎｄ０〜７が入力
される各チャージポンプＣＰでは、これらｕｐｄ信号、
ｄｎｄ信号から得られる位相差情報を電圧値に変換す
る。すなわち、ｕｐｄ信号がイネーブルの場合出力電圧
を上昇させ、ｄｎｄ信号がイネーブルの場合出力電圧を
下降させる。そして、ローパスフィルタＬＰＦでは、前
記チャージポンプＣＰの出力電圧を入力としこの電圧の
変化を積分する。可変遅延回路ＶＤはローパスフィルタ
ＬＰＦの出力電圧と電圧制御発振器ＶＣＯの出力である
クロックを入力とし、ローパスフィルタＬＰＦの出力電
圧に応じて入力されるクロックを遅延させて出力する。
図６に可変遅延回路ＶＤの入力電圧に対する遅延量の関
係を示す。可変遅延回路ＶＤで遅延されたクロックは固
定遅延回路ＦＤに入力され、固定遅延回路ＦＤは入力さ
れた１本のクロックから、クロック間に同じ位相差を持
つ２４本のクロックを生成し、前記各位相比較器ＴＩＰ
Ｄに出力する。
【００１７】したがって、固定位相のクロックの一部に
位相ずれが生じた場合、あるいは入力されたデータの一
部に位相ずれが生じた場合に、一部の位相比較器ＴＩＰ
Ｄにおいて誤った位相情報が出力される状態となった場
合においても、多数決回路ＤＥＣにおいてその位相情報
が修正されることになる。このため、誤った位相情報の
影響を受けて固定遅延回路ＦＤにおいて適切でない進
み、或いは遅れのクロックが生成されることが回避で
き、正確なデータのサンプリングが確保されることにな
る。
位相ずれが生じた場合、あるいは入力されたデータの一
部に位相ずれが生じた場合に、一部の位相比較器ＴＩＰ
Ｄにおいて誤った位相情報が出力される状態となった場
合においても、多数決回路ＤＥＣにおいてその位相情報
が修正されることになる。このため、誤った位相情報の
影響を受けて固定遅延回路ＦＤにおいて適切でない進
み、或いは遅れのクロックが生成されることが回避で
き、正確なデータのサンプリングが確保されることにな
る。
【００１８】なお、前記実施形態は本発明の一例を示し
たものであり、データのビット数、及びこれに伴う位相
比較器の数、ならびに位相比較を行う固定位相のクロッ
ク数等は要求される高速化に応じて適宜に設定できるこ
とは言うまでもない。
たものであり、データのビット数、及びこれに伴う位相
比較器の数、ならびに位相比較を行う固定位相のクロッ
ク数等は要求される高速化に応じて適宜に設定できるこ
とは言うまでもない。
【００１９】
【発明の効果】以上説明したように本発明は、入力され
るデータを位相の異なる複数のクロックでサンプリング
して位相比較を行なう複数の位相比較器のそれぞれの出
力である複数の位相差情報を入力とし、当該位相差情報
の多数決をとり、少数側の位相差情報を多数側の位相差
情報に補正して出力する多数決回路を備えているので、
各位相比較器に入力される複数のクロックの位相がレイ
アウト等の影響によってずれを生じたとしても、この位
相ずれによって生じる少数側の位相差情報を正常な多数
側の位相差情報に補正でき、その結果として一部の位相
比較器が誤った位相差を検出した場合でもこれを補正
し、正確なデータのサンプリングを実現することが可能
となる。
るデータを位相の異なる複数のクロックでサンプリング
して位相比較を行なう複数の位相比較器のそれぞれの出
力である複数の位相差情報を入力とし、当該位相差情報
の多数決をとり、少数側の位相差情報を多数側の位相差
情報に補正して出力する多数決回路を備えているので、
各位相比較器に入力される複数のクロックの位相がレイ
アウト等の影響によってずれを生じたとしても、この位
相ずれによって生じる少数側の位相差情報を正常な多数
側の位相差情報に補正でき、その結果として一部の位相
比較器が誤った位相差を検出した場合でもこれを補正
し、正確なデータのサンプリングを実現することが可能
となる。
【図１】本発明のクロックリカバリ回路の一実施形態の
ブロック回路図である。
ブロック回路図である。
【図２】入力データとクロックのタイミングを示す図で
ある。
ある。
【図３】位相比較器における動作を説明するためのタイ
ミング図である。
ミング図である。
【図４】多数決回路の動作のその１を説明するためのタ
イミング図である。
イミング図である。
【図５】多数決回路の動作のその２を説明するためのタ
イミング図である。
イミング図である。
【図６】可変遅延回路の入出力特性を示す図である。
【図７】従来のクロックリカバリ回路の一例のブロック
回路図である。
回路図である。
【図８】位相のずれによる位相比較の誤検出を説明する
ためのタイミング図である。
ためのタイミング図である。
ＴＩＰＤ 位相比較器 ＤＥＣ 多数決回路 ＣＰ チャージポンプ ＬＰＦ ローパスフィルタ ＶＣＯ 電圧制御発振器 ＶＤ 可変遅延回路 ＦＤ 固定遅延回路
フロントページの続き (56)参考文献 特開 平７−38432（ＪＰ，Ａ) 特開 平６−61993（ＪＰ，Ａ) 特開 平１−133420（ＪＰ，Ａ) 特開 平５−308283（ＪＰ，Ａ) ”Ａ Ｐｏｗｅｒ ａｎｄ Ｅｆｆｉ ｃｉｅｎｔ ＣＭＯＳ Ｃｌｏｃｋ／Ｄ ａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕ ｉｔｓ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ ｓ”，Ｄａｏ−Ｌｏｎｇ Ｃｈｅｎ，Ｉ ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌ ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ, ｖｏｌ．31，Ｎｏ．８，Ａｕｇ 1996 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/02 H03L 7/06 - 7/199
Claims (4)
- 【請求項１】 入力されるデータを位相の異なる複数の
クロックでサンプリングして位相比較を行なう複数の位
相比較器を備え、前記位相比較器から出力される位相差
情報に基づいて前記クロックの進み、遅れを制御するオ
ーバーサンプリング型クロックリカバリ回路において、
前記複数の位相比較器のそれぞれから出力される複数の
位相差情報を入力とし、当該位相差情報の多数決をと
り、少数側の位相差情報を多数側の位相差情報に補正し
て出力する多数決回路を備えることを特徴とするオーバ
ーサンプリング型クロックリカバリ回路。 - 【請求項２】 前記複数のクロックを生成する固定遅延
回路を備え、前記多数決回路から出力される多数決のと
られた位相差情報に基づいて前記固定遅延回路で生成す
る固定遅延クロックの位相を制御する請求項１に記載の
オーバーサンプリング型クロックリカバリ回路。 - 【請求項３】 前記多数決回路からの各位相差情報に基
づいて電圧を出力する複数のチャージポンプと、基準と
なるクロックを発生する電圧制御発振器と、前記チャー
ジポンプから出力される電圧に基づいて前記電圧制御発
振器からの基準となるクロックの位相を制御する可変遅
延回路とを備え、前記可変遅延回路で位相制御された前
記クロックにより前記固定遅延回路で生成する複数のク
ロックの位相を制御する請求項２に記載のオーバーサン
プリング型クロックリカバリ回路。 - 【請求項４】 前記位相比較器から出力される位相差情
報は、クロックの遅れ、進みに対応してイネーブルまた
はディセーブルに状態が変化されるｕｐ信号、ｄｎ信号
である請求項１ないし３のいずれかに記載のオーバーサ
ンプリング型クロックリカバリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6173698A JP3109587B2 (ja) | 1998-03-12 | 1998-03-12 | オーバーサンプリング型クロックリカバリ回路 |
| EP99103794A EP0942551A3 (en) | 1998-03-12 | 1999-02-26 | Over-sampling type clock recovery circuit using majority determination |
| CN99102965A CN1233111A (zh) | 1998-03-12 | 1999-03-11 | 用多数决定法的过采样型时钟恢复电路 |
| KR1019990008114A KR100325192B1 (ko) | 1998-03-12 | 1999-03-11 | 다수 결정 회로를 사용하는 오버 샘플링형 클록 복구 회로 |
| US09/266,887 US6222419B1 (en) | 1998-03-12 | 1999-03-12 | Over-sampling type clock recovery circuit using majority determination |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6173698A JP3109587B2 (ja) | 1998-03-12 | 1998-03-12 | オーバーサンプリング型クロックリカバリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261547A JPH11261547A (ja) | 1999-09-24 |
| JP3109587B2 true JP3109587B2 (ja) | 2000-11-20 |
Family
ID=13179790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6173698A Expired - Fee Related JP3109587B2 (ja) | 1998-03-12 | 1998-03-12 | オーバーサンプリング型クロックリカバリ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6222419B1 (ja) |
| EP (1) | EP0942551A3 (ja) |
| JP (1) | JP3109587B2 (ja) |
| KR (1) | KR100325192B1 (ja) |
| CN (1) | CN1233111A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4425426B2 (ja) * | 2000-05-11 | 2010-03-03 | Ｎｅｃエレクトロニクス株式会社 | オーバーサンプリング型クロックリカバリ回路 |
| JP3573734B2 (ja) | 2001-03-19 | 2004-10-06 | Ｎｅｃエレクトロニクス株式会社 | オーバーサンプリングクロックリカバリ回路 |
| EP1386441B1 (en) * | 2001-03-27 | 2004-08-18 | Acuid Corporation (Guernsey) Limited | Receiver with recovery circuit using oversampling and majority decision |
| US7020227B1 (en) | 2002-05-31 | 2006-03-28 | Acard Technology Corporation | Method and apparatus for high-speed clock data recovery using low-speed circuits |
| CN100358238C (zh) * | 2002-09-02 | 2007-12-26 | 瑞昱半导体股份有限公司 | 资料回复系统及其方法 |
| US7970092B2 (en) * | 2005-11-22 | 2011-06-28 | Panasonic Corporation | Phase comparator and regulation circuit |
| JP5670622B2 (ja) * | 2009-04-23 | 2015-02-18 | ザインエレクトロニクス株式会社 | 送信装置、受信装置、送受信システムおよび画像表示システム |
| JP5463976B2 (ja) * | 2010-03-11 | 2014-04-09 | 富士通株式会社 | 受信回路及びサンプリングクロック制御方法 |
| KR101249513B1 (ko) * | 2011-05-18 | 2013-04-01 | 건국대학교 산학협력단 | 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법 |
| CN102735946B (zh) * | 2012-07-05 | 2014-12-03 | 山东华芯半导体有限公司 | 一种消除信号采样中干扰的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145945A (ja) | 1984-12-19 | 1986-07-03 | Matsushita Electric Ind Co Ltd | デイジタル信号受信装置 |
| JPS61214842A (ja) | 1985-03-20 | 1986-09-24 | Fujitsu General Ltd | 文字多重放送におけるデ−タサンプリング変換回路 |
| JPH0369238A (ja) | 1989-08-08 | 1991-03-25 | Mitsubishi Electric Corp | 復調データ識別判定装置 |
| JPH0411431A (ja) | 1990-04-28 | 1992-01-16 | Sanyo Electric Co Ltd | デジタル信号再生回路 |
| US5633899A (en) * | 1996-02-02 | 1997-05-27 | Lsi Logic Corporation | Phase locked loop for high speed data capture of a serial data stream |
| FR2756120B1 (fr) * | 1996-11-19 | 1999-02-05 | Sgs Thomson Microelectronics | Dispositif de conversion serie/parallele d'un signal haute frequence de faible amplitude |
-
1998
- 1998-03-12 JP JP6173698A patent/JP3109587B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-26 EP EP99103794A patent/EP0942551A3/en not_active Withdrawn
- 1999-03-11 KR KR1019990008114A patent/KR100325192B1/ko not_active IP Right Cessation
- 1999-03-11 CN CN99102965A patent/CN1233111A/zh active Pending
- 1999-03-12 US US09/266,887 patent/US6222419B1/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| "Ａ Ｐｏｗｅｒ ａｎｄ Ｅｆｆｉｃｉｅｎｔ ＣＭＯＳ Ｃｌｏｃｋ／Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔｓ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅｓ"，Ｄａｏ−Ｌｏｎｇ Ｃｈｅｎ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３１，Ｎｏ．８，Ａｕｇ １９９６ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100325192B1 (ko) | 2002-02-25 |
| EP0942551A2 (en) | 1999-09-15 |
| JPH11261547A (ja) | 1999-09-24 |
| EP0942551A3 (en) | 2003-12-17 |
| CN1233111A (zh) | 1999-10-27 |
| KR19990077788A (ko) | 1999-10-25 |
| US6222419B1 (en) | 2001-04-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |