JPWO2004088913A1 - 位相比較回路及びクロックリカバリ回路 - Google Patents
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Abstract
データ信号とクロック信号の位相差を示す位相差信号を出力する位相比較回路であり、異なる複数の識別レベルを用いてデータ信号の位相を検出し、位相を示す複数の信号を出力する検出部と、検出部から出力される複数の識別レベルに対応する複数の出力信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、位相比較部から出力される複数の位相差信号の全部又は一部を用いて、複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するように構成する。
Description
本発明は、クロックリカバリ回路及びクロックリカバリ回路で使用される位相比較回路に係り、特に、入力データ信号のＳＮ比が悪い場合においても、データ信号に対して位相の安定したクロック信号を抽出することを可能とするクロックリカバリ回路及びその位相比較回路に関する。
従来の高速光通信システムにおいては、伝送するデータに符号誤りを起こさないようなＳＮ比の良い信号を光受信回路に入力していた。ところで近年、伝送距離の拡大や、さらなる伝送速度の向上を目指して、誤り訂正符号を用いた高速光通信システムが開発されている。このようなシステムにおいては、従来の高速光通信システムと異なり、符号誤りを起こすようなＳＮ比の悪い信号が光受信回路に入力される場合があるが、光受信回路からの出力信号が誤っていたとしても、後段に接続される符号誤り訂正回路により誤りが訂正され、エラーフリーでの伝送が可能となる。
光受信回路では、クロックリカバリ回路が入力データ信号からクロック信号を抽出して、このクロック信号で識別回路がデータ信号の識別を行っている。このクロック信号の抽出においては、誤り訂正符号を用いたことによるメリットは無いので、入力信号のＳＮ比が悪いという、より厳しい条件下で動作することが要求されている。
従来のＰＬＬ方式のクロックリカバリ回路１と識別回路２の構成例を図１に示す。図１に示すようにクロックリカバリ回路は、データ信号とクロック信号の位相を比較し、位相差に応じた信号を出力する位相比較回路３と、位相差に応じた信号を平滑化するためのループフィルタ４と、ループフィルタ４の出力に応じた周波数を有するクロック信号を発生する電圧制御型発信回路５（ＶＣＯ）とを有する。クロックリカバリ回路１は、クロック信号の位相がデータ信号の位相に対して遅れればクロック信号の位相を進めるように動作し、クロック信号の位相がデータ信号の位相に対して進めばクロック信号の位相を遅らせるように動作する。
識別回路２において、できるだけ識別誤りを発生させないようにするためには、クロックリカバリ回路１の出力クロック信号の位相が、上記の動作により入力データ信号の位相に正確に追従することが望ましい。ここで、入力データ信号のＳＮ比が良い場合には、データ信号とクロック信号の位相差が位相比較回路３において正常に検出され、両者間の位相を一致するようにクロック信号の位相が正常に制御される。
しかし、入力データ信号のＳＮ比が悪い場合には、データ信号に振幅方向の雑音成分が乗っており、位相比較回路３ではこの雑音が位相雑音に変換された成分も検出してしてしまう結果、クロック信号の位相を過剰に制御してしまい、識別符号誤りの増加、クロック信号のジッタ増加、更にはＰＬＬの同期外れといった問題を引き起こす可能性がある。
上記のように、従来技術では、データ信号の持つ位相雑音成分だけでなく、振幅方向の雑音成分も位相雑音として検出してしまうという問題がある。このような問題と関連し、±πを越えるような大きな位相差が発生した場合には、ＰＬＬ回路におけるサイクルスリップが発生し、ＰＬＬ回路の同期外れが発生するという問題がある。
従来のＰＬＬ回路であれば、データ信号とクロック信号との位相差が±π（時間にして±Ｔ／２、Ｔは１タイムスロットである。Ｔの時間に伝送される情報単位は１ビットである）以内であれば、位相差０となる最適位相にクロック信号の位相が制御され、ＰＬＬ回路の同期が保たれる。しかし、±πを越える位相差が発生した場合には、φ＝±２πにクロック信号の位相を制御しようとＰＬＬ回路が動作するためサイクルスリップが発生し、ＰＬＬ回路の同期外れが発生する。これは、データ信号とクロック信号との位相比較回路１が、データ信号の１タイムスロット毎の周期特性を持っているためである。なお、クロックリカバリ回路に関する先行技術として下記の文献に記載された技術がある。
特開平５−１９８１０１号公報 特開平０８−１３９５９４号公報 特開平２０００−２４３０４２号公報
光受信回路では、クロックリカバリ回路が入力データ信号からクロック信号を抽出して、このクロック信号で識別回路がデータ信号の識別を行っている。このクロック信号の抽出においては、誤り訂正符号を用いたことによるメリットは無いので、入力信号のＳＮ比が悪いという、より厳しい条件下で動作することが要求されている。
従来のＰＬＬ方式のクロックリカバリ回路１と識別回路２の構成例を図１に示す。図１に示すようにクロックリカバリ回路は、データ信号とクロック信号の位相を比較し、位相差に応じた信号を出力する位相比較回路３と、位相差に応じた信号を平滑化するためのループフィルタ４と、ループフィルタ４の出力に応じた周波数を有するクロック信号を発生する電圧制御型発信回路５（ＶＣＯ）とを有する。クロックリカバリ回路１は、クロック信号の位相がデータ信号の位相に対して遅れればクロック信号の位相を進めるように動作し、クロック信号の位相がデータ信号の位相に対して進めばクロック信号の位相を遅らせるように動作する。
識別回路２において、できるだけ識別誤りを発生させないようにするためには、クロックリカバリ回路１の出力クロック信号の位相が、上記の動作により入力データ信号の位相に正確に追従することが望ましい。ここで、入力データ信号のＳＮ比が良い場合には、データ信号とクロック信号の位相差が位相比較回路３において正常に検出され、両者間の位相を一致するようにクロック信号の位相が正常に制御される。
しかし、入力データ信号のＳＮ比が悪い場合には、データ信号に振幅方向の雑音成分が乗っており、位相比較回路３ではこの雑音が位相雑音に変換された成分も検出してしてしまう結果、クロック信号の位相を過剰に制御してしまい、識別符号誤りの増加、クロック信号のジッタ増加、更にはＰＬＬの同期外れといった問題を引き起こす可能性がある。
上記のように、従来技術では、データ信号の持つ位相雑音成分だけでなく、振幅方向の雑音成分も位相雑音として検出してしまうという問題がある。このような問題と関連し、±πを越えるような大きな位相差が発生した場合には、ＰＬＬ回路におけるサイクルスリップが発生し、ＰＬＬ回路の同期外れが発生するという問題がある。
従来のＰＬＬ回路であれば、データ信号とクロック信号との位相差が±π（時間にして±Ｔ／２、Ｔは１タイムスロットである。Ｔの時間に伝送される情報単位は１ビットである）以内であれば、位相差０となる最適位相にクロック信号の位相が制御され、ＰＬＬ回路の同期が保たれる。しかし、±πを越える位相差が発生した場合には、φ＝±２πにクロック信号の位相を制御しようとＰＬＬ回路が動作するためサイクルスリップが発生し、ＰＬＬ回路の同期外れが発生する。これは、データ信号とクロック信号との位相比較回路１が、データ信号の１タイムスロット毎の周期特性を持っているためである。なお、クロックリカバリ回路に関する先行技術として下記の文献に記載された技術がある。
本発明は、従来技術の問題である振幅方向の雑音を除去することを可能とする位相比較回路を提供し、また、過剰な位相雑音が検出されたとしても、同期外れを起しにくいクロックリカバリ回路を提供することにより、入力データ信号のＳＮ比が悪い条件下においても、安定してクロック信号を抽出できる光受信回路を実現することを目的とする。
上記の目的は、データ信号とクロック信号との位相差を示す位相差信号を出力する位相比較回路を、異なる複数の識別レベルを用いてデータ信号の位相を検出し、該複数の識別レベルに応じた位相を示す複数の信号を出力する検出部と、前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、該複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するように構成することにより達成できる。
本発明によれば、位相比較部から出力される複数の位相差信号の全部又は一部を用いることにより、データ信号の立ち上がり又は立ち下がり形状を判断できる。そして、立ち上がり又は立ち下がりが急峻である場合に１つの位相差信号を出力することにより、振幅方向の雑音の影響を除去できる。
また、本発明の目的は、位相比較回路と、フィルタと、電圧制御型発振回路とを有するＰＬＬ回路を有するクロックリカバリ回路を、入力されるデータ信号に含まれるパターンを用いて、データ信号と前記電圧制御型発振回路から出力されるクロック信号との±πを超える位相差を検出し、その位相差に応じた信号を発生させる信号発生回路と、その信号を前記位相比較回路からの出力信号に加算する回路とを有するように構成することでも達成できる。
本発明によれば、±πを超える位相差がある場合でも、サイクルスリップを起こすことなく位相差を修正するようにクロック信号の位相を制御できる。
上記の目的は、データ信号とクロック信号との位相差を示す位相差信号を出力する位相比較回路を、異なる複数の識別レベルを用いてデータ信号の位相を検出し、該複数の識別レベルに応じた位相を示す複数の信号を出力する検出部と、前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、該複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するように構成することにより達成できる。
本発明によれば、位相比較部から出力される複数の位相差信号の全部又は一部を用いることにより、データ信号の立ち上がり又は立ち下がり形状を判断できる。そして、立ち上がり又は立ち下がりが急峻である場合に１つの位相差信号を出力することにより、振幅方向の雑音の影響を除去できる。
また、本発明の目的は、位相比較回路と、フィルタと、電圧制御型発振回路とを有するＰＬＬ回路を有するクロックリカバリ回路を、入力されるデータ信号に含まれるパターンを用いて、データ信号と前記電圧制御型発振回路から出力されるクロック信号との±πを超える位相差を検出し、その位相差に応じた信号を発生させる信号発生回路と、その信号を前記位相比較回路からの出力信号に加算する回路とを有するように構成することでも達成できる。
本発明によれば、±πを超える位相差がある場合でも、サイクルスリップを起こすことなく位相差を修正するようにクロック信号の位相を制御できる。
図１は、ＰＬＬ回路を用いた従来のクロックリカバリ回路と識別回路の構成図である。
図２は、第１〜第４の実施例における位相比較回路の原理を説明するための構成図である。
図３は、振幅方向の雑音が入力データ信号の検出位相にどのような影響を及ぼすかを説明するための図である。
図４は、エッジの立ち上がり形状の検出方法を説明するための図である（データ信号の立ち上がりが急峻な場合）。
図５は、エッジの立ち上がり形状の検出方法を説明するための図である（データ信号の立ち上がりが緩やかな場合）。
図６は、第１の実施例における位相比較回路の構成図である。
図７は、第２の実施例における位相比較回路の構成図である。
図８は、第３の実施例における位相比較回路の構成図である。
図９は、第４の実施例における位相比較回路の構成図である。
図１０は、Ｈｏｇｇｅ型位相比較回路の特性を示す図である。
図１１は、第４の実施例における位相比較回路の動作を説明するためのタイミングチャートである。
図１２は、第５の実施例におけるクロックリカバリ回路の構成図である。
図１３は、第４の実施例におけるクロックリカバリ回路の動作を説明するためのタイミングチャートである。
図１４は、各信号の特性を示す図である。
図１５は、本発明の実施例の位相比較回路が適用されるクロックリカバリ回路の例である。
図１６は、本発明の実施例の位相比較回路もしくはクロックリカバリ回路が使用される光受信回路を有する光通信システムの全体の構成図である。
図２は、第１〜第４の実施例における位相比較回路の原理を説明するための構成図である。
図３は、振幅方向の雑音が入力データ信号の検出位相にどのような影響を及ぼすかを説明するための図である。
図４は、エッジの立ち上がり形状の検出方法を説明するための図である（データ信号の立ち上がりが急峻な場合）。
図５は、エッジの立ち上がり形状の検出方法を説明するための図である（データ信号の立ち上がりが緩やかな場合）。
図６は、第１の実施例における位相比較回路の構成図である。
図７は、第２の実施例における位相比較回路の構成図である。
図８は、第３の実施例における位相比較回路の構成図である。
図９は、第４の実施例における位相比較回路の構成図である。
図１０は、Ｈｏｇｇｅ型位相比較回路の特性を示す図である。
図１１は、第４の実施例における位相比較回路の動作を説明するためのタイミングチャートである。
図１２は、第５の実施例におけるクロックリカバリ回路の構成図である。
図１３は、第４の実施例におけるクロックリカバリ回路の動作を説明するためのタイミングチャートである。
図１４は、各信号の特性を示す図である。
図１５は、本発明の実施例の位相比較回路が適用されるクロックリカバリ回路の例である。
図１６は、本発明の実施例の位相比較回路もしくはクロックリカバリ回路が使用される光受信回路を有する光通信システムの全体の構成図である。
以下、本発明の実施例を図面に基づいて説明する。第１から第４の実施例が、振幅方向の雑音を除去できるクロックリカバリ回路における位相比較回路に関する実施例であり、第５の実施例が、大きな位相差が発生した場合でもサイクルスリップを起こすことなく位相制御することが可能なクロックリカバリ回路の実施例である。また、第６の実施例は、上記の位相比較回路及びクロックリカバリ回路を用いた光通信システムの実施例である。
まず、第１から第４の実施例の原理について説明する。図２はその原理を説明するための位相比較回路の構成図である。なお、この位相比較回路は、例えば図１で示したようなクロックリカバリ回路における位相比較回路３として用いられるものである。
図２に示す位相比較回路は、複数の増幅器１０１〜１０ｎと、各増幅器からの信号とクロック信号の位相を比較し、位相差を示す信号を出力する位相比較回路１１１〜１１ｎと、振幅方向の雑音の影響を判断するための制御回路１２と、位相比較回路１０１からの信号を保持、出力するサンプルアンドホールド回路１３を有している。この位相比較回路の動作を次に説明する。
入力されたデータ信号は分岐され、増幅器１０１〜１０ｎに入力される。増幅器１０１〜１０ｎはそれぞれ異なる識別レベル１〜ｎを持ち、増幅されそれぞれの識別レベルで識別されたデータ信号は、データ信号が識別レベルを横切った時点での位相情報を持つと考えることができる。各増幅器１０１〜１０ｎは、その位相に応じた信号を出力する。これらの出力信号から、各増幅器から出力される信号の位相差を位相比較回路１１１〜１１ｎで検出することにより、データ信号の立ち上がり及び立ち下がりエッジの形状（傾きが大きいか小さいか、すなわち、所定の識別レベルにはさまれる幅の分だけデータ信号の電圧が変化する時間が短いか長いか）を検出する。そして、制御回路１２で、そのエッジの形状から振幅方向の雑音の影響を判断し、それが大きい場合には、そのときにサンプルアンドホールド回路１３に入力した位相比較回路１１１からの位相差信号を出力しない。振幅方向の雑音の影響が小さい場合には、サンプルアンドホールド回路１３に入力した位相比較回路１からの位相差信号を出力する。
この動作原理を図３〜５を用いて説明する。これらの図では増幅器が３つの場合を例にとり説明する。
図３は、振幅方向の雑音が入力データ信号の検出位相にどのような影響を及ぼすかを説明するための図である。（ａ）はデータ信号のエッジの立ち上がりが急峻な場合を示し、（ｂ）はデータ信号のエッジの立ち上がりが緩やかな場合を示す。上記のように、データ信号の位相は、ある識別レベルを設けて、データ信号のレベルがその識別レベルを横切った時点での位相として検出されるものとする。
図３の（ａ）と（ｂ）の各々に示すように、データ信号の位相は実際には変化していないにもかかわらず、振幅方向の雑音がある場合には、雑音がない場合の位相に対して変化した位相が検出される。そして、立上りが緩やかであるほど、振幅方向の雑音により位相が大きく変化したように見える。
従って、立ち上がりが緩やかな場合には振幅方向の雑音の影響が大きく出ることから、データ信号のエッジの立ち上がりが緩やかか急かを検出し、エッジの立ち上がりが緩やかである場合に検出したクロック信号との位相差を示す信号をＶＣＯへの入力として使用せずに、エッジの立ち上がりが急である場合に検出したクロック信号との位相差を示す信号をＶＣＯへの入力として使用すれば、振幅方向の雑音の影響を小さくすることができる。このようなことを原理として図２に示す位相比較回路は構成されている。
次に、図２に示す位相比較回路が、どのようにしてデータ信号のエッジの立ち上がりが緩やかか急かを検出するかを説明する。
図４はデータ信号の立ち上がりが急峻な場合の例を示しており、図５はデータ信号の立ち上がりが緩やかな場合の例を示している。図４と図５において、データ信号が識別レベル１を横切ったときの位相がＡであり、データ信号が識別レベル２を横切ったときの位相がＢであり、データ信号が識別レベル３を横切ったときの位相がＣであることを示している。そして、識別レベル１のときのＡとクロック信号との位相差が位相差１であり、識別レベル２のときのＢとクロック信号との位相差が位相差２であり、識別レベル３のときのＣとクロック信号との位相差が位相差３である。
図４と図５を比較するとわかるように、位相差３と位相差２との差が図４の場合より図５の場合のほうが大きい。これは、図５の場合のほうがデータ信号のエッジの立ち上がりが緩やかであるためである。
このように、異なる識別レベルを用いて検出した位相のクロック信号との位相差を検出し、位相差間の差を求めることにより、エッジの立ち上がりが緩やかか急峻かを判断できる。図４、図５の例を図２の回路に適用する場合、位相差２と位相差３の信号が制御回路１２に入力され、位相差２と位相差３との差がある基準値より大きければサンプルアンドホールド回路１３から位相差１の信号を出力せず、ある基準値より小さければ出力する。
図４及び図５の例は、図２の位相比較回路において、増幅器と位相比較回路とをそれぞれ３つ用いる場合に相当するが、更に数を増やすことにより、より詳細に、またより精度良くエッジ形状を検出することが可能となる。
（第１の実施例）
上記の原理に基づく第１の実施例について説明する。図６に第１の実施例における位相比較回路の構成を示す。
第１の実施例における位相比較回路は、増幅器２０１〜２０３と、各増幅器からの信号とクロック信号の位相を比較する位相比較回路２１１〜２１３と、位相比較回路２１２からの位相差φ２と位相比較回路２１３からの位相差φ３との差を求める回路２２と、基準値Δφｍｉｎと回路２２からの出力値とを比較するコンパレータ２３と、位相比較回路２１１からの信号を保持、出力するサンプルアンドホールド回路２４とを有している。なお、回路２２とコンパレータ２３とが図２に示す制御回路１２に対応する。
同図に示すように、増幅器２０１には識別レベルＶｔｈが与えられ、増幅器２０２には識別レベルＶｔｈ＋ｄＶが与えられ、増幅器２０３には識別レベルＶｔｈ−ｄＶが与えられている。各位相比較回路が、各識別レベルを用いて検出されたデータ信号の位相と、クロック信号との位相を比較し、位相比較回路２１２の出力φ２と位相比較回路２１３の出力φ３との差と、Δφｍｉｎとをコンパレータ２３が比較し、差がΔφｍｉｎ以下の場合にサンプルアンドホールド回路２４に位相比較回路２１１の出力φ１を出力するように指示し、Δφｍｉｎ以上の場合にはφ１を保持するように指示する。これにより、振幅方向の雑音の影響を小さくできる。
（第２の実施例）
次に第２の実施例について説明する。図７に第２の実施例における位相比較回路の構成を示す。
第２の実施例における位相比較回路は、増幅器３０１〜３０２と、各増幅器からの信号とクロック信号の位相を比較する位相比較回路３１１〜３１２と、位相比較回路３１１からの位相差φ１と位相比較回路３１２からの位相差φ２との差を求める回路３２と、基準値Δφｍｉｎと回路３２からの出力値とを比較するコンパレータ３３と、位相比較回路３１１からの信号を保持、出力するサンプルアンドホールド回路３４とを有している。なお、回路３２とコンパレータ３３とが図２に示す制御回路１２に対応する。
同図に示すように、増幅器３０１には識別レベルＶｔｈが与えられ、増幅器３０２には識別レベルＶｔｈ＋ｄＶが与えられている。各位相比較回路が、各識別レベルを用いて検出されたデータ信号の位相と、クロック信号の位相を比較し、位相比較回路３１１の出力φ１と位相比較回路３１２の出力φ２との間の差とΔφｍｉｎとをコンパレータ３２が比較し、その差がΔφｍｉｎ以下の場合にサンプルアンドホールド回路３４に位相比較回路３１１の出力φ１を出力するように指示し、Δφｍｉｎ以上の場合にはφ１を保持するように指示する。
本実施例では、第１の実施例と異なり２組の増幅器と位相比較回路を用いているが、このような構成を用いても最初に説明した原理に基づき振幅方向の雑音の影響を小さくできる。
（第３の実施例）
次に第３の実施例について説明する。図８に第３の実施例における位相比較回路の構成を示す。
第３の実施例における位相比較回路は、増幅器４０１〜４０２と、増幅器４０２の識別レベルを周期的に変化させるための発振器４２と、発振器４２の信号と識別レベルを示す信号とを加算する加算器４３と、各増幅器からの信号とクロック信号の位相を比較する位相比較回路４４１〜４４２と、位相比較回路４４２からの出力φ２の最大値と最小値との差を求める回路４５と、基準値Δφｍｉｎと回路４５からの出力値とを比較するコンパレータ４６と、位相比較回路４４１からの信号を保持、出力するサンプルアンドホールド回路４７とを有している。なお、回路４５とコンパレータ４６とが図２に示す制御回路１２に対応する。
同図に示すように、増幅器４０１には識別レベルＶｔｈが与えられ、増幅器４０２にはＶｔｈを中心として周期的に変化する識別レベルが与えられる。従って、位相比較回路４４２から出力される位相差の値は識別レベルに応じて変化する。これにより、異なる識別レベルにおける複数の位相差を得ることが可能となるので、第１、第２の実施例と同様の効果をもたらすことができる。回路４５では、位相差の最大値と最小値との差を求め、その差とΔφｍｉｎとをコンパレータ４６が比較し、その差がΔφｍｉｎ以下の場合にサンプルアンドホールド回路４７に位相比較回路４４１の出力φ１を出力するように指示し、Δφｍｉｎ以上の場合にはφ１を保持するように指示する。なお、回路４５では、位相差の最大値と最小値との差を求める他、発振器における所定の２つのタイミングで得られた位相差の差を求めるようにしてもよい。
（第４の実施例）
次に第４の実施例について説明する。図９に第４の実施例における位相比較回路の構成を示す。
第４の実施例における位相比較回路は、増幅器５０１〜５０２と、各増幅器からの信号とクロック信号の位相を比較するＨｏｇｇｅ型位相比較回路５１１〜５１２と、Ｈｏｇｇｅ型位相比較回路５１１〜５１２からの出力φ１とφ２に対して排他的論理和（ＥＸＯＲ）演算を施すＥＸＯＲ回路５２と、ＥＸＯＲ回路５２の出力値の平均を求めるフィルタ５３と、フィルタ５３からの出力値と基準値Δφｍｉｎとを比較するコンパレータ５４と、位相比較回路５１１からの信号を保持、出力するサンプルアンドホールド回路５５とを有している。なお、ＥＸＯＲ回路５２とフィルタ５３とコンパレータ５４とが図２に示す制御回路１２に対応する。
同図に示すように、増幅器５０１には識別レベルＶｔｈが与えられ、増幅器５０２には識別レベルＶｔｈ＋ｄＶが与えられている。Ｈｏｇｇｅ型位相比較回路の出力パルスをＥＸＯＲ演算した後にフィルタ５３によって平均値を算出し、その平均値がΔＶ以下の場合に位相比較回路５１１の出力φ１を出力し、ΔＶ以上の場合にはφ１を保持するように動作する。
ここで、Ｈｏｇｇｅ型位相比較回路とは、２個のＤ−ＦＦ（Ｄ型フリップフロップ回路）と２個のＥＸＯＲを用いた位相比較回路であり（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＶＯＬ．ＥＤ−３２，Ｎｏ．１２ Ｄｅｃ．１９８５“Ａ Ｓｅｌｆ Ｃｏｒｒｅｃｔｉｎｇ Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ”，Ｈｏｇｇｅ，ｐｐ．２７０４−２７０６）、データ信号とクロック信号をＤ−ＦＦに入力し、Ｄ−ＦＦからの出力信号と該データ信号の排他的論理和をとった信号を出力する位相比較回路である。
このＨｏｇｇｅ型位相比較回路は、図１０に示すように、データ信号の立ち上がり又は立ち下がりエッジからその後のクロック信号の立ち上がりエッジまでの遅延時間に応じたパルスを位相差信号として出力する特性を持っている。
図１１を用いて第４の実施例の回路の動作について説明する。図１１（ａ）はデータ信号の立ち上がりが急峻な場合の例であり、図１１（ｂ）はデータ信号の立ち上がりが緩やかな場合の例である。なお、図９の（１）、（２）、（３）・・で示される点の信号のレベル変動が、図１１（ａ）、（ｂ）において同じ符号（１）、（２）、（３）・・を用いて示されている。
データ信号とクロック信号が図１１（ａ）、（ｂ）の（１）、（２）に示すように入力されている。増幅器５０１は、識別レベルＶｔｈでデータ信号のエッジを識別して得た信号（３）を出力し、増幅器５０２は、識別レベルＶｔｈ＋ｄｔｈでデータ信号のエッジを識別して得た信号（４）を出力する。Ｈｏｇｇｅ型位相比較回路５１１は信号（３）とクロック信号（２）とを比較し、（５）の信号を出力する。Ｈｏｇｇｅ型位相比較回路５１２は信号（４）とクロック信号（２）を比較し、（６）の信号を出力する。
そして、（５）の信号と（６）の信号に対してＥＸＯＲ演算を施すことにより、（５）の信号と（６）の信号との差分を表す信号（７）が得られる。この（７）の信号は、Ｈｉｇｈレベルの状態が長いほど、（５）と（６）の差が大きいことになる。ここではフィルタ５３により平均をとり、その平均が所定の基準値ΔＶ以上か以下かをコンパレータ５４が判断する。なお、平均をとるとは、例えばＨｉｇｈレベルの状態を１、Ｌｏｗレベルの状態を０として時間に対する値の平均を求めることである。
図１１（ａ）に示すように、（７）の平均値がΔＶ以下の場合はデータ信号の立ち上がりが急峻である。すなわち、振幅方向の雑音の影響が小さいので、この場合にはサンプルアンドホールド回路５５はＨｏｇｇｅ型位相比較回路５１１からの位相差信号を出力する。
なお、図９に示す位相比較回路は、増幅器とＨｏｇｇｅ型位相比較回路が２組の場合の例であるが、図６に示す位相比較回路２１１〜２１３の各々をＨｏｇｇｅ型位相比較回路に置き換え、回路２２をＥＸＯＲ回路とフィルタに置き換えた位相比較回路を構成することもできる。
（第５の実施例）
第５の実施例は、大きな位相差が発生した場合でもサイクルスリップを起こすことなく位相制御することが可能なクロックリカバリ回路の実施例である。まず、本実施例の原理について説明する。
従来の技術で説明した通り、データ信号のクロック信号との間で±πを越えるような大きな位相差が発生した場合、従来のＰＬＬ回路ではサイクルスリップが発生し、ＰＬＬ回路の同期外れが発生する。これは、データ信号をランダムな信号として扱っている限り、データ信号とクロック信号との位相差が１タイムスロット以内なのか以上なのかを判断することができないために発生する。
ところで、通常高速光通信システムで伝送されるデータ信号は、あるフレーム構造に従ってデータが並べられており、受信側でそのフレーム構造の同期をとるために、ある定まった同期用パターンを含んでいる。そこで、本実施例では、データ信号に含まれるそのパターンと、抽出したクロック信号に同期して発生させたパターンとの位相ずれを検出することにより、１タイムスロットを越えた位相差を検出し、その位相差に応じたクロック信号の位相制御を行うようにしている。
第５の実施例におけるクロックリカバリ回路を図１２に示す。図１２に示すように、このクロックリカバリ回路は、ＰＬＬ回路の部分とパターン比較を行いビットずれ電圧を出力する部分とに分けることができる。ＰＬＬ回路部分は、位相比較回路６０、ループフィルタ６１、ＶＣＯ６２、位相比較回路６０の出力信号に、後述のビットずれ電圧を加算する加算器６３を有している。
パターン比較を行いビットずれ電圧を出力する部分は、クロック信号に同期してパターンを発生するパターン発生回路６４、データ信号のパターンを出力するＤ型フリップフロップ回路（Ｄ−ＦＦ６５）、両パターンの位相を比較するパターン比較回路６６、及び位相の違いに応じてビットずれ電圧を発生するビットずれ電圧発生回路６７を有している。
このクロックリカバリ回路の動作を図１３のタイミングチャートと図１４を用いて説明する。図１３において、（ａ）はデータ信号とクロック信号との位相差φがπより小さい場合を示し、（ｂ）はデータ信号とクロック信号との位相差φがπより大きい場合を示す。なお、図１２の（１）、（２）、（３）、（４）で示される点の信号のレベル変動が、図１３（ａ）、（ｂ）において同じ符号（１）、（２）、（３）、（４）を用いて示されている。また、図１４は、（５）が位相比較回路６０の出力特性を示し、（６）が（５）の位相差に対応した、ビットずれ電圧発生回路６７が発生する電圧を示し、（７）が、位相比較回路６０の出力電圧とビットずれ電圧発生回路６７が発生する電圧を加算した電圧を示すものである。
位相比較回路６０にはデータ信号（１）とクロック信号（２）とが入力され、位相差φに応じた（５）に示す電圧の信号を出力する。一方、パターン発生回路６４はクロック信号（２）に同期したパターン（３）（図１３では例として、そのパターンを”１００１”で示している）を出力する。また、Ｄ−ＦＦ６５は、伝送される情報単位でいうビットのずれを許容してクロック信号と同期したデータ信号のパターン（４）を出力する。図１３（ａ）の場合は、データ信号のパターンのビットずれは発生していない。
図１３（ｂ）の場合は、ビットずれが発生している。すなわち、（３）が（４）に対して１ビット遅れている。以下で説明する動作は、図１３（ｂ）の場合についてのものである。
ビットずれ電圧発生回路６７は、この１ビット分のずれに対応した（６）で示す電圧２Ｖを発生し、これが加算器６３にて位相差信号（５）に加算され、実際の位相差に応じた信号（７）が生成される。例えば、位相差が１．５πであれば図１４に示すようにＸｖの電圧が位相差信号（７）としてループフィルタ６１に加えられる。そして、その位相差信号に応じてＶＣＯ６２の周波数が制御されてクロック信号の位相が制御される。
すなわち、位相差が１タイムスロットを越えた場合に、位相がずれた方向に応じたオフセットを位相差信号に加えることにより、最適位相へと制御する位相範囲を拡大することができる。図１４では、３タイムスロット以内であれば最適位相に制御できる例を示している。
このような構成により、同期外れしにくいクロックリカバリ回路を構成することができる。
なお、図１２に示す位相比較回路６０としては従来のものも使用することができるが、第１〜第４の実施例で説明した位相比較回路を用いることにより、振幅方向の雑音の影響を小さくした、同期外れしにくいクロックリカバリ回路を提供できる。
（第６の実施例）
第１〜４で説明した位相比較回路を図１５に示す通常の構成のＰＬＬ回路に用いることにより、振幅方向の雑音の影響を小さくしたクロックリカバリ回路を実現できる。
また、このクロックリカバリ回路又は第５の実施例のクロックリカバリ回路と、識別回路を用いた図１に示した構成は、光通信システムの光受信装置における光受信回路として用いることができる。
図１６に第６の実施例における光通信システムの構成例を示す。
この光通信システムは、光送信装置７０と、光受信装置８０とからなる。光受信装置８０は、上記の光受信回路８１、光信号におけるフレームの処理を行うフレーム処理回路８２、光の波長の分離などを行う分離回路８３、及び複数の光送信回路８４１〜８４ｎを有している。
光受信回路８１は、本発明のクロックリカバリ回路と識別回路を有することにより、ＳＮ比の悪いデータ信号から、同期外れせず、符号誤りを過剰に増加することのないデータ信号を再生できる。
上記の各実施例で説明したように、本発明によれば、振幅方向の雑音の影響が大きい場合にはその時の位相差信号を出力せず、振幅方向の雑音の影響が小さい場合の位相差信号のみを出力する位相比較回路を実現でき、このような位相比較回路を用いることにより振幅方向の雑音の影響を除去できるクロックリカバリ回路を実現できる。また、±πを超える大きな位相差が発生しても、その位相差を認識して位相差を修正するように動作するクロックリカバリ回路を実現できる。
また、上記のクロックリカバリ回路を用いることにより、入力データ信号のＳＮ比が悪いような条件下においても、安定してクロック信号を抽出できる光受信回路を実現することができる。更に、この光受信回路を用いることで、誤り訂正符号を用いた高性能な高速光通信システムが実現でき、伝送距離や伝送速度の向上を図ることができる。
なお、本発明は、上記の実施例に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。
まず、第１から第４の実施例の原理について説明する。図２はその原理を説明するための位相比較回路の構成図である。なお、この位相比較回路は、例えば図１で示したようなクロックリカバリ回路における位相比較回路３として用いられるものである。
図２に示す位相比較回路は、複数の増幅器１０１〜１０ｎと、各増幅器からの信号とクロック信号の位相を比較し、位相差を示す信号を出力する位相比較回路１１１〜１１ｎと、振幅方向の雑音の影響を判断するための制御回路１２と、位相比較回路１０１からの信号を保持、出力するサンプルアンドホールド回路１３を有している。この位相比較回路の動作を次に説明する。
入力されたデータ信号は分岐され、増幅器１０１〜１０ｎに入力される。増幅器１０１〜１０ｎはそれぞれ異なる識別レベル１〜ｎを持ち、増幅されそれぞれの識別レベルで識別されたデータ信号は、データ信号が識別レベルを横切った時点での位相情報を持つと考えることができる。各増幅器１０１〜１０ｎは、その位相に応じた信号を出力する。これらの出力信号から、各増幅器から出力される信号の位相差を位相比較回路１１１〜１１ｎで検出することにより、データ信号の立ち上がり及び立ち下がりエッジの形状（傾きが大きいか小さいか、すなわち、所定の識別レベルにはさまれる幅の分だけデータ信号の電圧が変化する時間が短いか長いか）を検出する。そして、制御回路１２で、そのエッジの形状から振幅方向の雑音の影響を判断し、それが大きい場合には、そのときにサンプルアンドホールド回路１３に入力した位相比較回路１１１からの位相差信号を出力しない。振幅方向の雑音の影響が小さい場合には、サンプルアンドホールド回路１３に入力した位相比較回路１からの位相差信号を出力する。
この動作原理を図３〜５を用いて説明する。これらの図では増幅器が３つの場合を例にとり説明する。
図３は、振幅方向の雑音が入力データ信号の検出位相にどのような影響を及ぼすかを説明するための図である。（ａ）はデータ信号のエッジの立ち上がりが急峻な場合を示し、（ｂ）はデータ信号のエッジの立ち上がりが緩やかな場合を示す。上記のように、データ信号の位相は、ある識別レベルを設けて、データ信号のレベルがその識別レベルを横切った時点での位相として検出されるものとする。
図３の（ａ）と（ｂ）の各々に示すように、データ信号の位相は実際には変化していないにもかかわらず、振幅方向の雑音がある場合には、雑音がない場合の位相に対して変化した位相が検出される。そして、立上りが緩やかであるほど、振幅方向の雑音により位相が大きく変化したように見える。
従って、立ち上がりが緩やかな場合には振幅方向の雑音の影響が大きく出ることから、データ信号のエッジの立ち上がりが緩やかか急かを検出し、エッジの立ち上がりが緩やかである場合に検出したクロック信号との位相差を示す信号をＶＣＯへの入力として使用せずに、エッジの立ち上がりが急である場合に検出したクロック信号との位相差を示す信号をＶＣＯへの入力として使用すれば、振幅方向の雑音の影響を小さくすることができる。このようなことを原理として図２に示す位相比較回路は構成されている。
次に、図２に示す位相比較回路が、どのようにしてデータ信号のエッジの立ち上がりが緩やかか急かを検出するかを説明する。
図４はデータ信号の立ち上がりが急峻な場合の例を示しており、図５はデータ信号の立ち上がりが緩やかな場合の例を示している。図４と図５において、データ信号が識別レベル１を横切ったときの位相がＡであり、データ信号が識別レベル２を横切ったときの位相がＢであり、データ信号が識別レベル３を横切ったときの位相がＣであることを示している。そして、識別レベル１のときのＡとクロック信号との位相差が位相差１であり、識別レベル２のときのＢとクロック信号との位相差が位相差２であり、識別レベル３のときのＣとクロック信号との位相差が位相差３である。
図４と図５を比較するとわかるように、位相差３と位相差２との差が図４の場合より図５の場合のほうが大きい。これは、図５の場合のほうがデータ信号のエッジの立ち上がりが緩やかであるためである。
このように、異なる識別レベルを用いて検出した位相のクロック信号との位相差を検出し、位相差間の差を求めることにより、エッジの立ち上がりが緩やかか急峻かを判断できる。図４、図５の例を図２の回路に適用する場合、位相差２と位相差３の信号が制御回路１２に入力され、位相差２と位相差３との差がある基準値より大きければサンプルアンドホールド回路１３から位相差１の信号を出力せず、ある基準値より小さければ出力する。
図４及び図５の例は、図２の位相比較回路において、増幅器と位相比較回路とをそれぞれ３つ用いる場合に相当するが、更に数を増やすことにより、より詳細に、またより精度良くエッジ形状を検出することが可能となる。
（第１の実施例）
上記の原理に基づく第１の実施例について説明する。図６に第１の実施例における位相比較回路の構成を示す。
第１の実施例における位相比較回路は、増幅器２０１〜２０３と、各増幅器からの信号とクロック信号の位相を比較する位相比較回路２１１〜２１３と、位相比較回路２１２からの位相差φ２と位相比較回路２１３からの位相差φ３との差を求める回路２２と、基準値Δφｍｉｎと回路２２からの出力値とを比較するコンパレータ２３と、位相比較回路２１１からの信号を保持、出力するサンプルアンドホールド回路２４とを有している。なお、回路２２とコンパレータ２３とが図２に示す制御回路１２に対応する。
同図に示すように、増幅器２０１には識別レベルＶｔｈが与えられ、増幅器２０２には識別レベルＶｔｈ＋ｄＶが与えられ、増幅器２０３には識別レベルＶｔｈ−ｄＶが与えられている。各位相比較回路が、各識別レベルを用いて検出されたデータ信号の位相と、クロック信号との位相を比較し、位相比較回路２１２の出力φ２と位相比較回路２１３の出力φ３との差と、Δφｍｉｎとをコンパレータ２３が比較し、差がΔφｍｉｎ以下の場合にサンプルアンドホールド回路２４に位相比較回路２１１の出力φ１を出力するように指示し、Δφｍｉｎ以上の場合にはφ１を保持するように指示する。これにより、振幅方向の雑音の影響を小さくできる。
（第２の実施例）
次に第２の実施例について説明する。図７に第２の実施例における位相比較回路の構成を示す。
第２の実施例における位相比較回路は、増幅器３０１〜３０２と、各増幅器からの信号とクロック信号の位相を比較する位相比較回路３１１〜３１２と、位相比較回路３１１からの位相差φ１と位相比較回路３１２からの位相差φ２との差を求める回路３２と、基準値Δφｍｉｎと回路３２からの出力値とを比較するコンパレータ３３と、位相比較回路３１１からの信号を保持、出力するサンプルアンドホールド回路３４とを有している。なお、回路３２とコンパレータ３３とが図２に示す制御回路１２に対応する。
同図に示すように、増幅器３０１には識別レベルＶｔｈが与えられ、増幅器３０２には識別レベルＶｔｈ＋ｄＶが与えられている。各位相比較回路が、各識別レベルを用いて検出されたデータ信号の位相と、クロック信号の位相を比較し、位相比較回路３１１の出力φ１と位相比較回路３１２の出力φ２との間の差とΔφｍｉｎとをコンパレータ３２が比較し、その差がΔφｍｉｎ以下の場合にサンプルアンドホールド回路３４に位相比較回路３１１の出力φ１を出力するように指示し、Δφｍｉｎ以上の場合にはφ１を保持するように指示する。
本実施例では、第１の実施例と異なり２組の増幅器と位相比較回路を用いているが、このような構成を用いても最初に説明した原理に基づき振幅方向の雑音の影響を小さくできる。
（第３の実施例）
次に第３の実施例について説明する。図８に第３の実施例における位相比較回路の構成を示す。
第３の実施例における位相比較回路は、増幅器４０１〜４０２と、増幅器４０２の識別レベルを周期的に変化させるための発振器４２と、発振器４２の信号と識別レベルを示す信号とを加算する加算器４３と、各増幅器からの信号とクロック信号の位相を比較する位相比較回路４４１〜４４２と、位相比較回路４４２からの出力φ２の最大値と最小値との差を求める回路４５と、基準値Δφｍｉｎと回路４５からの出力値とを比較するコンパレータ４６と、位相比較回路４４１からの信号を保持、出力するサンプルアンドホールド回路４７とを有している。なお、回路４５とコンパレータ４６とが図２に示す制御回路１２に対応する。
同図に示すように、増幅器４０１には識別レベルＶｔｈが与えられ、増幅器４０２にはＶｔｈを中心として周期的に変化する識別レベルが与えられる。従って、位相比較回路４４２から出力される位相差の値は識別レベルに応じて変化する。これにより、異なる識別レベルにおける複数の位相差を得ることが可能となるので、第１、第２の実施例と同様の効果をもたらすことができる。回路４５では、位相差の最大値と最小値との差を求め、その差とΔφｍｉｎとをコンパレータ４６が比較し、その差がΔφｍｉｎ以下の場合にサンプルアンドホールド回路４７に位相比較回路４４１の出力φ１を出力するように指示し、Δφｍｉｎ以上の場合にはφ１を保持するように指示する。なお、回路４５では、位相差の最大値と最小値との差を求める他、発振器における所定の２つのタイミングで得られた位相差の差を求めるようにしてもよい。
（第４の実施例）
次に第４の実施例について説明する。図９に第４の実施例における位相比較回路の構成を示す。
第４の実施例における位相比較回路は、増幅器５０１〜５０２と、各増幅器からの信号とクロック信号の位相を比較するＨｏｇｇｅ型位相比較回路５１１〜５１２と、Ｈｏｇｇｅ型位相比較回路５１１〜５１２からの出力φ１とφ２に対して排他的論理和（ＥＸＯＲ）演算を施すＥＸＯＲ回路５２と、ＥＸＯＲ回路５２の出力値の平均を求めるフィルタ５３と、フィルタ５３からの出力値と基準値Δφｍｉｎとを比較するコンパレータ５４と、位相比較回路５１１からの信号を保持、出力するサンプルアンドホールド回路５５とを有している。なお、ＥＸＯＲ回路５２とフィルタ５３とコンパレータ５４とが図２に示す制御回路１２に対応する。
同図に示すように、増幅器５０１には識別レベルＶｔｈが与えられ、増幅器５０２には識別レベルＶｔｈ＋ｄＶが与えられている。Ｈｏｇｇｅ型位相比較回路の出力パルスをＥＸＯＲ演算した後にフィルタ５３によって平均値を算出し、その平均値がΔＶ以下の場合に位相比較回路５１１の出力φ１を出力し、ΔＶ以上の場合にはφ１を保持するように動作する。
ここで、Ｈｏｇｇｅ型位相比較回路とは、２個のＤ−ＦＦ（Ｄ型フリップフロップ回路）と２個のＥＸＯＲを用いた位相比較回路であり（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＶＯＬ．ＥＤ−３２，Ｎｏ．１２ Ｄｅｃ．１９８５“Ａ Ｓｅｌｆ Ｃｏｒｒｅｃｔｉｎｇ Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ”，Ｈｏｇｇｅ，ｐｐ．２７０４−２７０６）、データ信号とクロック信号をＤ−ＦＦに入力し、Ｄ−ＦＦからの出力信号と該データ信号の排他的論理和をとった信号を出力する位相比較回路である。
このＨｏｇｇｅ型位相比較回路は、図１０に示すように、データ信号の立ち上がり又は立ち下がりエッジからその後のクロック信号の立ち上がりエッジまでの遅延時間に応じたパルスを位相差信号として出力する特性を持っている。
図１１を用いて第４の実施例の回路の動作について説明する。図１１（ａ）はデータ信号の立ち上がりが急峻な場合の例であり、図１１（ｂ）はデータ信号の立ち上がりが緩やかな場合の例である。なお、図９の（１）、（２）、（３）・・で示される点の信号のレベル変動が、図１１（ａ）、（ｂ）において同じ符号（１）、（２）、（３）・・を用いて示されている。
データ信号とクロック信号が図１１（ａ）、（ｂ）の（１）、（２）に示すように入力されている。増幅器５０１は、識別レベルＶｔｈでデータ信号のエッジを識別して得た信号（３）を出力し、増幅器５０２は、識別レベルＶｔｈ＋ｄｔｈでデータ信号のエッジを識別して得た信号（４）を出力する。Ｈｏｇｇｅ型位相比較回路５１１は信号（３）とクロック信号（２）とを比較し、（５）の信号を出力する。Ｈｏｇｇｅ型位相比較回路５１２は信号（４）とクロック信号（２）を比較し、（６）の信号を出力する。
そして、（５）の信号と（６）の信号に対してＥＸＯＲ演算を施すことにより、（５）の信号と（６）の信号との差分を表す信号（７）が得られる。この（７）の信号は、Ｈｉｇｈレベルの状態が長いほど、（５）と（６）の差が大きいことになる。ここではフィルタ５３により平均をとり、その平均が所定の基準値ΔＶ以上か以下かをコンパレータ５４が判断する。なお、平均をとるとは、例えばＨｉｇｈレベルの状態を１、Ｌｏｗレベルの状態を０として時間に対する値の平均を求めることである。
図１１（ａ）に示すように、（７）の平均値がΔＶ以下の場合はデータ信号の立ち上がりが急峻である。すなわち、振幅方向の雑音の影響が小さいので、この場合にはサンプルアンドホールド回路５５はＨｏｇｇｅ型位相比較回路５１１からの位相差信号を出力する。
なお、図９に示す位相比較回路は、増幅器とＨｏｇｇｅ型位相比較回路が２組の場合の例であるが、図６に示す位相比較回路２１１〜２１３の各々をＨｏｇｇｅ型位相比較回路に置き換え、回路２２をＥＸＯＲ回路とフィルタに置き換えた位相比較回路を構成することもできる。
（第５の実施例）
第５の実施例は、大きな位相差が発生した場合でもサイクルスリップを起こすことなく位相制御することが可能なクロックリカバリ回路の実施例である。まず、本実施例の原理について説明する。
従来の技術で説明した通り、データ信号のクロック信号との間で±πを越えるような大きな位相差が発生した場合、従来のＰＬＬ回路ではサイクルスリップが発生し、ＰＬＬ回路の同期外れが発生する。これは、データ信号をランダムな信号として扱っている限り、データ信号とクロック信号との位相差が１タイムスロット以内なのか以上なのかを判断することができないために発生する。
ところで、通常高速光通信システムで伝送されるデータ信号は、あるフレーム構造に従ってデータが並べられており、受信側でそのフレーム構造の同期をとるために、ある定まった同期用パターンを含んでいる。そこで、本実施例では、データ信号に含まれるそのパターンと、抽出したクロック信号に同期して発生させたパターンとの位相ずれを検出することにより、１タイムスロットを越えた位相差を検出し、その位相差に応じたクロック信号の位相制御を行うようにしている。
第５の実施例におけるクロックリカバリ回路を図１２に示す。図１２に示すように、このクロックリカバリ回路は、ＰＬＬ回路の部分とパターン比較を行いビットずれ電圧を出力する部分とに分けることができる。ＰＬＬ回路部分は、位相比較回路６０、ループフィルタ６１、ＶＣＯ６２、位相比較回路６０の出力信号に、後述のビットずれ電圧を加算する加算器６３を有している。
パターン比較を行いビットずれ電圧を出力する部分は、クロック信号に同期してパターンを発生するパターン発生回路６４、データ信号のパターンを出力するＤ型フリップフロップ回路（Ｄ−ＦＦ６５）、両パターンの位相を比較するパターン比較回路６６、及び位相の違いに応じてビットずれ電圧を発生するビットずれ電圧発生回路６７を有している。
このクロックリカバリ回路の動作を図１３のタイミングチャートと図１４を用いて説明する。図１３において、（ａ）はデータ信号とクロック信号との位相差φがπより小さい場合を示し、（ｂ）はデータ信号とクロック信号との位相差φがπより大きい場合を示す。なお、図１２の（１）、（２）、（３）、（４）で示される点の信号のレベル変動が、図１３（ａ）、（ｂ）において同じ符号（１）、（２）、（３）、（４）を用いて示されている。また、図１４は、（５）が位相比較回路６０の出力特性を示し、（６）が（５）の位相差に対応した、ビットずれ電圧発生回路６７が発生する電圧を示し、（７）が、位相比較回路６０の出力電圧とビットずれ電圧発生回路６７が発生する電圧を加算した電圧を示すものである。
位相比較回路６０にはデータ信号（１）とクロック信号（２）とが入力され、位相差φに応じた（５）に示す電圧の信号を出力する。一方、パターン発生回路６４はクロック信号（２）に同期したパターン（３）（図１３では例として、そのパターンを”１００１”で示している）を出力する。また、Ｄ−ＦＦ６５は、伝送される情報単位でいうビットのずれを許容してクロック信号と同期したデータ信号のパターン（４）を出力する。図１３（ａ）の場合は、データ信号のパターンのビットずれは発生していない。
図１３（ｂ）の場合は、ビットずれが発生している。すなわち、（３）が（４）に対して１ビット遅れている。以下で説明する動作は、図１３（ｂ）の場合についてのものである。
ビットずれ電圧発生回路６７は、この１ビット分のずれに対応した（６）で示す電圧２Ｖを発生し、これが加算器６３にて位相差信号（５）に加算され、実際の位相差に応じた信号（７）が生成される。例えば、位相差が１．５πであれば図１４に示すようにＸｖの電圧が位相差信号（７）としてループフィルタ６１に加えられる。そして、その位相差信号に応じてＶＣＯ６２の周波数が制御されてクロック信号の位相が制御される。
すなわち、位相差が１タイムスロットを越えた場合に、位相がずれた方向に応じたオフセットを位相差信号に加えることにより、最適位相へと制御する位相範囲を拡大することができる。図１４では、３タイムスロット以内であれば最適位相に制御できる例を示している。
このような構成により、同期外れしにくいクロックリカバリ回路を構成することができる。
なお、図１２に示す位相比較回路６０としては従来のものも使用することができるが、第１〜第４の実施例で説明した位相比較回路を用いることにより、振幅方向の雑音の影響を小さくした、同期外れしにくいクロックリカバリ回路を提供できる。
（第６の実施例）
第１〜４で説明した位相比較回路を図１５に示す通常の構成のＰＬＬ回路に用いることにより、振幅方向の雑音の影響を小さくしたクロックリカバリ回路を実現できる。
また、このクロックリカバリ回路又は第５の実施例のクロックリカバリ回路と、識別回路を用いた図１に示した構成は、光通信システムの光受信装置における光受信回路として用いることができる。
図１６に第６の実施例における光通信システムの構成例を示す。
この光通信システムは、光送信装置７０と、光受信装置８０とからなる。光受信装置８０は、上記の光受信回路８１、光信号におけるフレームの処理を行うフレーム処理回路８２、光の波長の分離などを行う分離回路８３、及び複数の光送信回路８４１〜８４ｎを有している。
光受信回路８１は、本発明のクロックリカバリ回路と識別回路を有することにより、ＳＮ比の悪いデータ信号から、同期外れせず、符号誤りを過剰に増加することのないデータ信号を再生できる。
上記の各実施例で説明したように、本発明によれば、振幅方向の雑音の影響が大きい場合にはその時の位相差信号を出力せず、振幅方向の雑音の影響が小さい場合の位相差信号のみを出力する位相比較回路を実現でき、このような位相比較回路を用いることにより振幅方向の雑音の影響を除去できるクロックリカバリ回路を実現できる。また、±πを超える大きな位相差が発生しても、その位相差を認識して位相差を修正するように動作するクロックリカバリ回路を実現できる。
また、上記のクロックリカバリ回路を用いることにより、入力データ信号のＳＮ比が悪いような条件下においても、安定してクロック信号を抽出できる光受信回路を実現することができる。更に、この光受信回路を用いることで、誤り訂正符号を用いた高性能な高速光通信システムが実現でき、伝送距離や伝送速度の向上を図ることができる。
なお、本発明は、上記の実施例に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。
Claims (13)
- データ信号とクロック信号との位相差を示す位相差信号を出力する位相比較回路であって、
異なる複数の識別レベルを用いて、該複数の識別レベルに応じた位相を示す複数の信号を出力する検出部と、
前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、
前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、該複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部と
を有する位相比較回路。 - 前記制御部は、前記位相比較部から出力される複数の位相差信号の全部又は一部から、データ信号の立ち上がり又は立ち下がり時間を判断し、立ち上がり又は立ち下がり時間が所定値より小さい場合に前記１つの位相差信号を出力するように制御を行う請求項１に記載の位相比較回路。
- 前記検出部は、各々の識別レベルに対してデータ信号の立ち上がり又は立ち下がりのレベルが識別レベルに達する時点の位相を検出する請求項１に記載の位相比較回路。
- 前記検出部は３つの検出回路を有し、前記位相比較部は３つの位相比較回路を有し、
前記制御部は、３つの位相比較回路のうちの２つの位相比較回路から出力される２つの位相差信号の差分が所定の値以下の場合に、３つの位相比較回路のうちの１つの位相比較回路から出力される位相差信号を出力するように制御を行う請求項１に記載の位相比較回路。 - 前記検出部は３つの検出回路を有し、前記位相比較部は、データ信号とクロック信号をＤ型フリップフロップ回路に入力し、Ｄ型フリップフロップ回路からの出力信号と該データ信号の排他的論理和をとった信号を出力する位相比較回路を３つ有し、
前記制御部は、３つの前記位相比較回路のうちの２つの位相比較回路から出力される２つの位相差信号をＥＸＯＲ演算した値の平均値が所定の値以下の場合に、前記３つの位相比較回路のうちの１つの位相比較回路から出力される位相差信号を出力するように制御を行う請求項１に記載の位相比較回路。 - 前記検出部は２つの検出回路を有し、前記位相比較部は２つの位相比較回路を有し、
前記制御部は、２つの位相比較回路から出力される２つの位相差信号の差分が所定の値以下の場合に、２つの位相比較回路のうちの１つの位相比較回路から出力される位相差信号を出力するように制御を行う請求項１に記載の位相比較回路。 - 前記検出部は２つの検出回路を有し、前記位相比較部は、データ信号とクロック信号をＤ型フリップフロップ回路に入力し、Ｄ型フリップフロップ回路からの出力信号と該データ信号の排他的論理和をとった信号を出力する位相比較回路を２つ有し、
前記制御部は、前記２つの位相比較回路から出力される２つの位相差信号をＥＸＯＲ演算した値の平均値が所定の値以下の場合に、前記２つの位相比較回路のうちの１つの位相比較回路から出力される位相差信号を出力するように制御を行う請求項１に記載の位相比較回路。 - 前記検出部は２つの検出回路を有し、前記位相比較部は２つの位相比較回路を有し、
前記位相比較回路は、２つの検出回路のうちの１つの検出回路の識別レベルを周期的に変化する信号を用いて変化させる回路を更に有し、
前記制御部は、識別レベルが変化するほうの検出回路から出力される信号を受信する位相比較回路から出力される位相差信号の変化の幅が、所定の値以下の場合に、２つの位相比較回路のうちの１つの位相比較回路から出力される位相差信号を出力するように制御を行う請求項１に記載の位相比較回路。 - 位相比較回路と、フィルタと、電圧制御型発振回路とを有するＰＬＬ回路を構成するクロックリカバリ回路であって、
前記位相比較回路は、
異なる複数の識別レベルを用いてデータ信号の位相を検出し、該複数の識別レベルに応じた位相を示す複数の信号を出力する検出部と、
前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、
前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、該複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するクロックリカバリ回路。 - 前記制御部は、前記位相比較部から出力される複数の位相差信号の全部又は一部から、データ信号の立ち上がり又は立ち下がり時間を判断し、立ち上がり又は立ち下がり時間が所定値以下の場合に前記１つの位相差信号を出力するように制御を行う請求項９に記載のクロックリカバリ回路。
- 位相比較回路と、フィルタと、電圧制御型発振回路とを有するＰＬＬ回路を有するクロックリカバリ回路であって、
入力されるデータ信号に含まれるパターンを用いて、データ信号と前記電圧制御型発振回路から出力されるクロック信号との±πを超える位相差を検出し、その位相差に応じた信号を発生させる信号発生回路と、その信号を前記位相比較回路からの出力信号に加算する回路とを有するクロックリカバリ回路。 - 前記信号発生回路は、
前記クロック信号に同期したパターンを発生させる回路と、
前記パターン発生回路から出力されるパターンと、入力されるデータ信号に含まれるパターンとを比較することにより、データ信号とクロック信号との位相差を検出するための回路と、
その位相差に応じた電圧の信号を発生する回路とを有する請求項１１に記載のクロックリカバリ回路。 - 前記位相比較回路は、
異なる複数の識別レベルを用いてデータ信号の位相を検出し、該複数の識別レベルに応じた位相を示す複数の信号を出力する検出部と、
前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、
前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、該複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するクロックリカバリ回路。
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