JP2000183731A - 位相比較回路 - Google Patents

Abstract

(57)【要約】 【課題】 データ信号のデューティが100%からずれてい
る場合でも、PLL回路が誤った位相にロック(誤同期)し
ないようにする。 【解決手段】 誤同期位相検出部１３は誤同期する可能
性のある位相範囲内に、データ信号DATAとクロック信号
CLKの位相差が存在するか検出し、出力固定部１４は該
位相差が誤同期位相範囲内に存在すれば位相検出信号PH
DTを一定値に固定する。このようにすれば、データ信号
のデューティが100%からずれていても、１周期内におい
て同じ方向の傾きを１つだけにできる。このため、位相
差信号の平均値が同一値となる位相を１周期内において
１つにでき、PLL回路は目標位相以外の位相にロックす
る誤同期をなくすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相比較回路に係わ
り、特に、データ信号のデューティが１００％からずれ
た場合であってもクロック信号とデータ信号の位相差が
所定値となるように位相制御ができる位相比較回路に関
する。光受信回路において、伝送されて波形が歪んだ
り、雑音がのったデータ波形をきれいなディジタル信号
に変換するために、データ信号の再生が行われる。この
際、データ信号からクロック信号を抽出し、このクロッ
ク信号を用いてデータ識別回路でデータ信号を再生す
る。クロック信号抽出方式の１つとしてＰＬＬ方式があ
る。ＰＬＬ方式はデータとクロックの位相差を検出する
位相比較回路とＶＣＯ(電圧制御発振器)を用いる方式で
あり、本発明はこのＰＬＬ方式における位相比較回路に
関するものである。受信したデータ波形は、歪みや雑音
により識別余裕が非常に小さい状態になっているため、
識別回路へ入力するデータ信号とクロック信号の位相関
係は、正確に最適識別点に合わせられ、変動のないもの
にする必要がある。

【０００２】

【従来の技術】図２９は光通信システムにおける光受信
機の構成例であり、１は光電気変換回路で、光信号を電
気信号に変換するもの、２は光電気変換回路から出力さ
れる例えば10Gbpsのデータ信号を増幅するアンプ、３は
所定の等化制御を行う等化回路、４はタイミング抽出回
路で、受信したデータ信号からそのビットレートと同じ
周波数のクロック信号を取り出すもの、５はタイミング
抽出回路から出力されるクロック信号を用いてデータ信
号を識別する識別回路である。かかる光受信機におい
て、識別回路５に入力するデータ信号とクロック信号と
の位相関係を最適点に保つ必要がある。周囲の温度変化
や電源電圧等の変動によりこの位相関係がずれると、正
常に識別できなくなるという問題が発生する。

【０００３】クロック信号を生成する光受信器のタイミ
ング抽出回路には、従来、(1) 狭帯域バンドパスフィル
タを用いた非線形抽出方式（図３０）と、（2) 位相比
較回路とＶＣＯ(電圧制御発振器)を用いるＰＬＬ方式
（図３２）がある。図３０は非線形抽出方式によるタイ
ミング抽出回路の構成図であり、入力したデータ信号の
立ち上がり、立ち下がりを検出する非線形抽出回路１１
０と、中心周波数がデータのビットレートと同一周波数
を有する狭強帯域のバンドパスフィルタ１１１と、狭帯
域増幅器であるリミッタアンプ１１２から構成されてい
る。非線形回路１１０は、データ信号を二分岐する二分
岐回路１１０ａと、分岐された一方のデータ信号を所定
時間（１ビットに相当する時間の１／２）遅延する遅延
回路１１０ｂと、データ信号と遅延回路の出力信号の排
他的論理和演算を行ってデータ信号の立ち上がり及び立
ち下がりでパルスを有するエッジ信号を発生するEXOR回
路（イクスクルーシブオア回路）１１０ｃを有してい
る。図３１は動作波形図であり、ＥＸＯＲ回路１１０ｃ
はデータ信号の立ち上がり、立ち下がりを検出してパル
スＰ１を発生し、バンドパスフィルタ１１１はEXOR回路
出力よりデータのビットレートと同一周波数を有するク
ロック成分を抽出し、リミッタアンプ１１２はクロック
成分を一定振幅に増幅する。

【０００４】非線形抽出方式では、狭帯域バンドパスフ
ィルタ１１１としてはSAWフィルタや誘電体フィルタが
用いられているが、IC等に対してサイズが大きいという
問題点があり、光送受信モジュールの小型化が困難であ
った。また、抽出したクロック成分が小さいこと、フィ
ルタの損失を補う必要があること、データの信号のパタ
ーン変化等に対するクロックの振幅変動を小さく抑える
必要があること、等の対策としてリミッタアンプ１１２
を用いているが、この回路の位相変動が大きいという問
題があった。

【０００５】非線形抽出方式に比べてＰＬＬ方式は、Ｖ
ＣＯも含め回路のほとんどをIC化することができ、非常
に小さくすることが可能である。また、位相変動が生じ
ても、位相比較回路でその変動を検出するため、ＰＬＬ
により位相変動が補正される。図３２は、ＰＬＬを用い
たタイミング抽出回路の基本的なブロック図である。図
中、４はタイミング抽出回路、５は識別回路である。タ
イミング抽出回路４において、１２１はデータ信号DATA
とクロック信号CLKの位相を比較する位相比較回路、１
２２は位相比較回路から出力する位相差に応じた電圧信
号を平滑化するループフィルタ、１２３はループフィル
タ出力に応じた周波数を有するクロック信号CLKを発生
する電圧制御発振器（ＶＣＯ回路）である。データ信号
とクロック信号との位相差を検出する位相比較回路は、
いくつか考案されている。図３３はＤ型フリップフロッ
プ（Ｄ−ＦＦ）１３１とEXOR回路１３２を用いた位相比
較回路(IEEE Transactions on Electron Devices VOL.E
D-32,No.12 Dec.1985"ASelf Correcting Clock Recover
y Circuit",Hogge,pp.2704-2706)の基本部分であり、図
３４はこの回路のタイムチャートである。

【０００６】Ｄ−ＦＦ１３１は、クロック信号CLKの立
上り時点におけるデータ信号DATAのレベルを示すデータ
識別信号DTRNを出力する。すなわち、Ｄ−ＦＦ１３１は
クロック入力端子（Ｃ端子）に入力されたクロック信号
CLKの立ち上がりで、データ入力端子（Ｄ端子）に入力
されたデータ信号DATAのレベル("1"または"0")を記憶し
て出力すると共に、該レベルを次のクロック信号の立ち
上がりまで保持する。EXOR回路１３２は、データ信号DA
TAとＤ−ＦＦから出力するデータ識別信号DTRNとの排他
的論理和（EXOR）を演算し、演算結果をデータ信号とク
ロック信号の位相差信号PHASEとして出力する

【０００７】図３４よりわかるように、EXOR回路１３２
の出力パルスPHASEの幅は、データDATAの立ち上がりま
たは立ち下がりエッジからその後のクロック信号CLKの
立ち上がりエッジまでの遅延時間で決まる。このため、
信号PHASEの平均値はデータ信号DATAとクロック信号CLK
の位相差に応じた値となる。EXOR回路１３２の出力信号
PHASEのLOWレベルを0、HIGHレベルを1とした場合、入力
データがランダムでマーク率が1/2ならば、位相比較回
路の位相比較特性は図３５に示すように、位相差信号PH
ASEの平均値は0〜0.5の間で位相θに対してのこぎり波
特性となる。

【０００８】ＰＬＬ方式のタイミング抽出回路４（図３
２）は、データ信号DATAとクロック信号CLKの位相を所
要値φにするため、位相比較回路１２１の出力が一定
（＝Ｓ）になるように制御する。位相φでＰＬＬが安定
するためには、クロック信号の位相がデータ信号に対し
てφ以上になれば（位相遅れ）クロック信号の位相を進
めるように、つまりVOC回路１２３の周波数を高くする
ように制御し、クロック信号の位相がデータ信号に対し
てφ以下になれば（位相進み）クロック信号の位相を遅
らせるように、つまりVOC回路１２３の周波数を低くす
るように制御する。すなわち、図３５に示す位相比較特
性を有する位相比較回路１２１を用いて、位相差信号の
平均値が設定レベルＳより大きい時（位相遅れ）にＶＣ
Ｏ回路１２３の周波数が高くなるように、位相差信号の
平均値が設定レベルより小さい時（位相進み）にＶＣＯ
回路１２３の周波数が低くなるようにＰＬＬを構成すれ
ば、0〜2πまでの任意の位相φにデータ信号とクロック
信号の位相差を設定することができる。

【０００９】

【発明が解決しようとする課題】従来の位相比較回路に
おいて、データ信号のデューティが100%からずれるとＰ
ＬＬが異なる位相にロックする場合がある。デューティ
とは、ビットレートをｆ（＝１／Ｔ）とすればデータ”
１”の期間Ｔ₁とＴの比である。１周期内の０〜２πの
位相に対して、位相比較回路の位相比較特性が位相変化
に対して同じ方向の傾きを複数持ち、平均値が同じ値と
なる位相が複数存在するとすれば、複数のどの位相に対
してもＰＬＬがロックする可能性があり、位相を確定す
ることができない。デューティが100%ならば図３５に示
すように、１周期内で同じ方向の傾きは１つしか存在し
ない。このため、平均値が同一値となる位相は１つしか
存在しないため、上記の問題は生じない。しかし、デュ
ーティが100%からずれると１周期内で同じ方向の傾きが
２つ存在するようになり、平均値が同一値となる位相が
２つ存在し上記の問題が生じる。

【００１０】図３６はデューティ75%の場合のタイミン
グチャートであり、データDATA (a)の立ち下がりの位相
を進めることでデューティの変化を表している。また比
較のためのデューティが100%の場合の波形を点線で示し
ている。データDATA (a)とクロック信号CLK (b)の位相
差が小さいうちはデューティ100%の時とでは位相差信号
PHASE (d)のパルス幅が異なるだけだが、データDATA
(a)とクロック信号CLK (b′)の位相差が1.5π(1周期の7
5%)を越えると、データの立ち下がりによって生じてい
たパルスが消失してしまう。そのため鋸歯状波の位相比
較特性は図３７の実線で示すように、1周期（＝２π）
内において２段になる。ここで、データとクロックの位
相差をφ1に設定するために、位相差信号の平均値がV1
になるように制御すると、ＰＬＬはφ１の位相に加えて
φ2の位相でも同期する可能性があり、位相を確定する
ことができなくなる。尚、一般に、位相比較特性が不連
続になる位相差はデューティをd(%)とすれば、2π・(d/1
00）である。

【００１１】以上ではデューティが100%以下になった場
合であるが、100%以上になった場合にも鋸歯状波の位相
比較特性は図３８の実線で示すように、1周期（＝２
π）内において２段になる。図３８はデューティが125%
の場合であり、位相比較特性が不連続になる位相差はデ
ューティを(100+d)(%)とすれば、2π・(d/100）であり、
125%の場合は不連続点はπ/2である。以上より本発明の
目的は、データ信号のデューティが100%からずれている
場合でも、ＰＬＬ回路が誤った位相にロック(誤同期)し
ないようにすることである。本発明の別の目的は、ＰＬ
Ｌ回路が誤った位相にロック(誤同期)しないようにした
位相比較回路を提供することである。本発明の別の目的
は、位相比較回路に位相比較機能に加えて周波数比較機
能を付加し、ＰＬＬ回路の同期引込みレンジを拡大し、
又、同期引込み期間を短縮することである。本発明の別
の目的は対応できるデューティ変動範囲を拡大すること
である。

【００１２】

【課題を解決するための手段】上記課題は、第１の発明
によれば、データ信号を入力されクロック信号により
該データ信号を識別するデータ識別部と、データ信号
とデータ識別部から出力するデータ識別信号との位相差
を示す信号を出力する位相検出部と、誤同期する可能
性のある位相範囲内に、データ信号とクロック信号の位
相差が存在するか検出する誤同期位相検出部と、前記
位相差が前記位相範囲外に存在する場合には前記位相差
信号を出力し、前記位相範囲内に存在する場合には一定
値を出力する出力固定部を備えた位相比較回路により達
成される。このようにすれば、デューティが100%からず
れていても、位相比較特性の１周期内において同じ方向
の傾きを１つだけにできる。このため、位相差信号(位
相比較信号)の平均値が同一値となる位相を１周期内に
おいてただ１つにでき、ＰＬＬ回路が目標位相以外の位
相にロックする誤同期をなくすことができる。

【００１３】又、上記課題は、第２の発明によれば、
データ信号を入力されクロック信号により該データ信号
を識別するデータ識別部と、データ信号とデータ識別
部から出力するデータ識別信号との位相差を示す信号を
出力する位相検出部と、クロック信号の位相を変調す
る位相変調回路を備え、前記データ識別部において、位
相変調回路により位相変調されたクロック信号を用いて
データ信号を識別する位相比較回路により達成される。
このようにすれば、デューティが100%からずれていて
も、位相比較特性の急しゅんな不連続部分をなだらかに
変化させて１周期内において同じ方向の傾きを１つだけ
にできる。このため、位相差信号の平均値が同一値とな
る位相を１周期内において１つにでき、ＰＬＬ回路が目
標位相以外の位相にロックする誤同期をなくすことがで
きる。

【００１４】又、上記課題は、第３の発明によれば、
データ信号を入力されクロック信号により該データ信号
を識別するデータ識別部と、データ信号とデータ識別
部から出力するデータ識別信号との位相差を示す信号を
出力する位相検出部と、誤同期する可能性のある位相
範囲内に、前記データ信号とクロック信号の位相差が存
在するか検出する誤同期位相検出部と、データ信号と
クロック信号の位相差が、(1) 前記位相範囲外に存在す
れば前記位相差信号を出力し、(2) 前記位相範囲内に存
在し、かつ、増加する方向に変化していれば、第１の設
定値を出力し、(3) 前記位相範囲内に存在し、かつ、減
小する方向に変化していれば第２の設定値を出力する出
力固定部、を備えた位相比較回路により達成される。

【００１５】このようにすれば、第１の発明と同様に、
デューティが100%からずれていても、位相比較特性の１
周期内において同じ方向の傾きを１つだけにできる。こ
のため、位相差信号の平均値が同一値となる位相を１周
期内において１つにでき、ＰＬＬ回路が目標位相以外の
位相にロックする誤同期をなくすことができる。また、
位相差が増加する方向に変化していれば、すなわち、ク
ロック周波数がデータ周波数より低速であれば、位相差
信号を第１の設定値（ハイレベル）に固定し、位相差が
減小する方向に変化していれば、すなわち、クロック周
波数がデータ周波数より高速であれば、位相差信号を第
２の設定値（ローレベル）に固定する。この結果、クロ
ック周波数が低速であれば位相差信号の平均値が大きく
なり、クロック周波数が高速であれば、位相差信号の平
均値が小さくなるから、ＰＬＬ回路は平均値の大小に応
じて同期引込み方向を認識してクロック周波数を所定周
波数に短時間で引き込むことが可能になる。すなわち、
ＰＬＬ回路の同期引込みレンジを拡大し、又、同期引込
み期間を短縮できる。

【００１６】又、デューティを補償するデューティ補償
回路を通過したデータ信号を第１から第３の発明の位相
比較回路のデータ信号とする。このようにすれば、位相
比較回路が対応できるデューティ変動範囲を拡大でき、
しかも、デューティ補償回路の残差分のみ位相比較回路
で対応すればよく、誤同期位相範囲を減小して位相制御
可能範囲を拡大することができる。

【００１７】

【発明の実施の形態】（Ａ）本発明の第１の位相比較回
路 （ａ）原理構成 図１は本発明の第１の位相比較回路の原理構成図であ
る。図中、１１はデータ信号DATAを入力されクロック信
号CLKの立上りに同期して該データ信号のレベルを識別
するデータ識別部（Ｄ型フリップフロップ（Ｄ−Ｆ
Ｆ））、１２はデータ信号DATAとデータ識別部から出力
するデータ識別信号DTRNとの排他的論理和（EXOR）を演
算し、演算結果を位相差信号PHASEとして出力するEXOR
回路であり、Ｄ−ＦＦ１１及びEXOR回路１２は図３３に
示した従来の位相比較回路を構成する。１３は誤同期す
る可能性のある位相範囲内に、データ信号DATAとクロッ
ク信号CLKの位相差が存在するか検出し、存在する場合
に誤同期位相信号ESPDを出力する誤同期位相検出部、１
４は位相検出信号PHDTを出力する出力固定回路であり、
(1) 位相差が前記位相範囲外に存在すれば位相差信号PH
ASEを出力し、(2) 前記位相範囲内に存在すれば一定値
を出力する。

【００１８】データ信号DATAのデューティをd(%)(d<10
0)とすれば、図３７より誤同期する可能性のある位相範
囲は2π・(d/100）〜2πである。又、デューティを(100+
d)(%)とすれば、誤同期する可能性のある位相範囲は図
３８より0〜2π・(d/100）である。誤同期位相検出回路
１３は位相差が上記範囲内に存在することを検出して誤
同期位相検出信号ESPDとしてローレベルを出力する。出
力固定回路１４は位相差が誤同期位相範囲外であり、誤
同期位相検出信号ESPDがハイレベルのとき、EXOR回路１
２から出力する位相差信号PHASEを出力し、位相差が誤
同期位相範囲内にあり、誤同期位相検出信号ESPDがロー
レベルのとき、位相差信号PHASEに変えて一定の信号を
出力する。図２はデューティ75%の場合において出力固
定回路１４から出力する位相検出信号PHDTの平均値の位
相特性であり、図２（ａ）は一定値をローレベルとした
場合、図２（ｂ）は一定値をハイレベルにした場合であ
る。尚、図２においてd=75%であるため、3π/2〜2πが
誤同期する可能性のある位相範囲である。以上のように
すれば、デューティが100%からずれていても、同じ方向
の傾きを２以上持たないため、同じ平均値を持つ位相が
１周期内に２か所以上存在せず、誤同期を防ぐことがで
きる。

【００１９】（ｂ）実施例 図３は第１の発明の実施例である位相比較回路のブロッ
ク図であり、図１と同一部分には同一符号を付してい
る。１１は第１のＤ−ＦＦ(Ｄ−ＦＦ1)、１２はEXOR回
路、１３はデータ信号DATAのデューティが100%以下にな
ったときの誤同期位相検出回路、１４はアンドゲートAN
Dで構成した出力固定回路である。誤同期位相検出回路
１３において、１３ａ，１３ｂは第２、第３のＤ−ＦＦ
(Ｄ−ＦＦ2, Ｄ−ＦＦ3)、１３ｃ，１３ｄは反転回路、
１３ｅはナンドゲートである。Ｄ−ＦＦ2はデータ信号D
ATAの立上り時におけるクロック信号CLKのレベルを識別
するもの、Ｄ−ＦＦ3はデータ信号DATAの立下がり時に
おけるクロック信号CLKのレベルを識別するものであ
る。

【００２０】データ信号DATAのデューティが100%以下の
場合に誤同期が生じるのは、図３６からわかるように、
データ信号のパルス幅が狭くなって欠落した"１"の部分
にクロックCLK の立ち上がりがある場合である。この
「パルス幅が狭くなって欠落した"1"の部分にクロック信
号の立ち上がりがある場合」というのは、データ信号D
ATAの立ち上がり時はクロック信号レベルがHIGHで、か
つ、データ信号の立ち下がり時はクロック信号レベル
がLOWの場合と言い換えることができる。そこで、上記
，の状態をＤ−ＦＦ2およびＤ−ＦＦ3で検出して位
相検出信号PHDTの出力レベルを一定値に固定すれば誤同
期を防ぐことができる。すなわち、Ｄ−ＦＦ2での状
態を検出し、Ｄ−ＦＦ3での状態を検出して両者のア
ンドをとれば、誤同期の可能性のある状態を検出でき
る。この時、ナンドゲート１３ｅの出力信号ESPDはLOW
になるから、出力固定回路１４のアンドゲートANDで位
相差信号PHASEの出力を阻止し、ローレベルに固定した
位相検出信号PHDTを出力して誤同期の可能性を無くすこ
とができる。

【００２１】図４は図３の位相比較回路のタイムチャー
トであり、図４（ａ）はデューティd(=75%)で位相差が0
〜2π(d/100)(=0〜3π/2)の場合のタイムチャートで、
出力固定回路１４において出力を一定値に固定しない状
態である。図４（ｂ）はデューティd(=75%)で位相差が2
π(d/100)〜2π(=3π/2〜2π)の場合のタイムチャート
で、出力固定回路１４において出力をLOWレベルに固定
した状態である。以上では、デューティ100%以下の場合
であるがデューティが100%以上になった場合も同様に誤
同期を防止できる。すなわち、デューティが100%以上に
なったとき誤同期が生じるのは、デューティ100%以下の
場合と逆になり、′データの立ち上がり時はクロック
信号レベルがLOWで、かつ、′データの立ち下がり時
はクロック信号レベルがHIGHの場合である。そこで、上
記′，′の両方の状態が検出された時、位相検出信
号PHDTを一定値に固定して誤同期を防ぐ。

【００２２】図５はデューティが100%以上の場合におけ
る位相比較回路の構成図であり、図３と同一部分には同
一符号を付しており、異なる点は反転回路13d′の位置
である。Ｄ−ＦＦ2及び反転回路１３ｄ′で′の状態
を検出し、Ｄ−ＦＦ3での状態を検出して両者のアン
ドをとることにより、誤同期の可能性のある状態を検出
する。この時、ナンドゲート１３ｅの出力信号ESPDはLO
Wになるから、出力固定回路１４のアンドゲートANDで位
相差信号PHASEの出力を阻止し、ローレベルに固定した
位相検出信号PHDTを出力して誤同期の可能性を無くす。
尚、デューティ100%以下、100%以上のそれぞれの実施例
を別個に示したが、両方を組み合わせて位相比較回路を
構成することもできる。以上、第１の発明の位相比較回
路によれば、デューティが変化してもＰＬＬが誤った位
相で同期することはない。

【００２３】（Ｂ）本発明の第２の位相比較回路 （ａ）原理構成 図６は第２の発明の位相比較回路の原理構成図である。
図中、１１はデータ信号DATAを入力されクロック信号CL
Kの立上りに同期して該データ信号のレベルを識別する
データ識別部（Ｄ型フリップフロップ（Ｄ−ＦＦ））、
１２はデータ信号DATAとデータ識別部から出力するデー
タ識別信号DTRNとの排他的論理和（EXOR）を演算し、演
算結果を位相差信号PHASEとして出力するEXOR回路であ
り、Ｄ−ＦＦ１１及びEXOR回路１２は図３３に示した従
来の位相比較回路を構成する。２１はクロック信号の位
相を変調する位相変調回路であり、Ｄ−ＦＦ１１は、位
相変調回路２１により位相変調されたクロック信号CL
K′を用いてデータ信号DATAを識別する。クロック信号
に位相変調をかけると、変調の幅に応じて位相比較特性
が位相方向に平均化され、図７に示すようになだらかに
変化する。すなわち、位相比較特性の急しゅんな不連続
部分をなだらかに変化させて１周期内において同じ方向
の傾きを１つだけにできる。この結果、位相変調しない
場合は位相φに同期しようとしてもφ′の位相に同期す
る可能性があるが、本発明のように位相変調した場合に
はφ′での位相方向に対する傾きがφとは逆になってい
るため、φ′での誤同期は起きなくなる。

【００２４】（ｂ）第１実施例の構成 図８は第２の発明の実施例である位相比較回路のブロッ
ク図であり、図６と同一部分には同一符号を付してい
る。１１はＤ−ＦＦ、１２はEXOR回路、２１は位相変調
回路である。位相変調回路２１において、２１ａはクロ
ック位相を可変する位相可変回路、２１ｂは位相可変回
路の位相制御端子に所定周波数の電圧信号を入力する発
振回路である。位相可変回路２１ａは抵抗21a-1及び可
変容量ダイオード21a-2で構成され、位相制御端子に入
力する制御電圧Ｖcを可変することにより可変容量ダイ
オード21a-2の容量Ｃを変え、これにより出力端子から
出力するクロック信号CLK′の位相を変化する。クロッ
ク位相の変調周期は発振回路２１ｂから出力する電圧信
号Vcの周波数に等しい。

【００２５】（ｃ）位相可変回路の別の構成 図９は位相可変回路の別の構成図であり、入力信号(ク
ロック信号CLK)を９０⁰位相がずれた２つの信号S1,S2に
分配し、この２つの信号のベクトル合成比を変えること
により出力信号(クロック信号CLK′)の位相を可変する
ものである。21a-3は45⁰進み位相のクロック信号Ｓ₁と4
5⁰遅れ位相のクロック信号Ｓ₂を発生する信号発生部、
21a-4〜21a-5はゲイン可変アンプ、21a-6〜21a-7はそれ
ぞれ制御電圧Ｖcの正弦値(sin(Vc))、余弦値(cos(Vc))
を出力するゲイン制御電圧発生部であり、21a-8は信号
合成部である。

【００２６】（ｄ）第２実施例の構成 図１０は第２の発明の位相比較回路の第２実施例の構成
図であり、図６と同一部分には同一符号を付している。
１１はＤ−ＦＦ、１２はEXOR回路、２２はＤ−ＦＦのク
ロックリファレンスレベルＣrefを可変する発振器であ
る。Ｄ−ＦＦ１１のCLKリファレンス端子に微小な低周
波信号を重畳して変調すると、クロック入力端子Ｃに入
力されるクロック信号CLKの位相に等価的に摂動を与え
ることができ、位相比較回路から出力する位相差信号PH
ASEを図７の実線で示すようになだらかに傾斜させるこ
とができる。すなわち、図１１に示すようにクロックリ
ファレンスレベルＣrefを可変するとＤ−ＦＦの出力で
あるデータ識別信号DTRNの位相が変調し(進み/遅れ)、
クロック位相を変調したのと等価になる。

【００２７】（Ｃ）第３の発明の位相比較回路 （ａ）概略説明 第１の発明では、位相差が誤同期する可能性のある位相
範囲内に存在すると、位相検出信号をローレベルあるい
はハイレベルの一定値に固定し、誤同期を防止するもの
である。第３の発明は位相比較に加えて周波数比較も行
えるようにしている。すなわち、第３の発明では、図１
２に示すように、データ信号とクロック信号の位相差
が誤同期する可能性のある位相範囲内（たとえば0〜π/
2, 3π/2〜2πとする)に存在し、かつ、クロック周波数
がデータ周波数より低速であれば、位相検出信号PHDTを
第１の設定値（例えばハイレベル）に固定し、データ
信号とクロック信号の位相差が前記位相範囲内に存在
し、かつ、クロック周波数がデータ周波数より高速であ
れば、位相検出信号PHDTを第２の設定値(例えばローレ
ベル)に固定し、位相制御範囲内（π/2〜3π/2)に存
在すれば位相差信号を出力して位相制御を行い、位相差
をたとえばφ(=π)に制御する。

【００２８】以上のようにすれば、第１の発明と同様
に、デューティが100%からずれていても、１周期(0〜2
π)内において同じ方向の傾きを１つだけにできる。こ
のため、位相差信号の平均値が同一値となる位相を１周
期内において１つにでき、ＰＬＬ回路は目標位相φ以外
の位相にロックする誤同期をなくすことができる。又、
クロック周波数が低速であれば位相検出信号PHDTの平均
値が大きくなり、クロック周波数が高速であれば、位相
検出信号の平均値が小さくなるから、平均値の大小に応
じて同期引込み方向を認識してクロック周波数を所定周
波数に短時間で引き込むことが可能になる。すなわち、
ＰＬＬ回路の同期引込みレンジを拡大し、かつ、同期引
込み期間を短縮できる。

【００２９】（ｂ）第１実施例 図１３は第３の発明の第１実施例である位相比較回路の
ブロック図であり、第１の発明の原理図である図１と同
一部分には同一符号を付している。１１は第１のＤ−Ｆ
Ｆ(Ｄ−ＦＦ1)、１２はデータ信号DATAとクロック信号C
LKの位相差に応じた信号を出力するEXOR回路、３１は誤
同期する可能性のある位相範囲内（0〜π/2, 3π/2〜2
π)に、データ信号DATAとクロック信号CLKの位相差が存
在するか検出する誤同期位相検出部、３２は位相検出信
号PHDTを出力するラッチ回路、３３はラッチタイミング
を決定するラッチタイミング回路である。データ信号の
デューティが(100-d)(%)〜(100+d)(%)であれば、誤同期
の可能性のある位相範囲は第１の発明より-2π・(d/10
0）〜2π・(d/100）である。d=25とすれば、誤動作位相
範囲は-π/2〜π/2(=0〜π/2, 3π/2〜2π)である。そ
こで、位相差が中心位相πとなるようにＰＬＬ制御する
場合において、d=25とすれば、π/2〜3π/2で位相差が
中心位相πとなるように位相制御を行い、0〜π/2, 3π
/2〜2πで位相検出信号を一定値に固定する。

【００３０】誤同期位相検出部３１は、クロック信号CL
Kの位相をπ／２シフトする遅延回路３１ａ、データ信
号DATAの立上り時における（π／２）位相遅延クロック
CLK′のレベルを記憶するＤ型フリップフロップ(Ｄ−Ｆ
Ｆ2)３１ｂで構成されている。位相差が誤同期位相範囲
内(0〜π/2, 3π/2〜2π)に存在すれば、データ信号DAT
Aの立上り時における（π／２）位相遅延クロックCLK′
のレベルは必ずローレベルになる、従って、このローレ
ベルをＤ−ＦＦ2に保持することにより位相差が誤同期
位相範囲内にあることを識別できる。ラッチタイミング
回路３３は、クロック信号CLKの極性を反転する反転回
路３３ａと、クロック信号CLKの立下がりのタイミング
でＤ−ＦＦ2の出力レベルを保持してラッチ回路３２に
入力するＤ型フリップフロップ（Ｄ−ＦＦ3）を備えて
いる。すなわち、ラッチタイミング回路３３は、クロッ
ク信号の立下がりでラッチ回路３２にラッチタイミング
を入力する。

【００３１】ラッチ回路３２は、図１２に示すように、
データ信号とクロック信号の位相差が位相制御範囲内
（π/2〜3π/2)に存在する場合には、位相差信号PHASE
(d)を位相検出信号PHDTとして出力し、データ信号と
クロック信号の位相差が誤同期位相範囲内（0〜π/2, 3
π/2〜2π)に存在し、かつ、位相差が増加する方向に変
化していれば(データ信号よりクロック信号の周波数の
方が低い時)、位相検出信号PHDTを第１の設定値(ハイレ
ベル)に固定し、データ信号とクロック信号の位相差
が前記誤同期位相範囲内に存在し、かつ、位相差が減小
する方向に変化していれば(データ信号よりクロック信
号の周波数の方が高い時)、位相検出信号PHDTを第２の
設定値(ローレベル)に固定する。尚、ラッチ回路３２
は、クロック信号CLKの立下がり時におけるＤ−ＦＦ2の
出力レベルがハイレベルであればラッチを解除し、EXOR
回路１２から出力する位相差信号PHASE (d)を出力す
る。

【００３２】図１４は第３の発明の位相比較回路のタイ
ムチャートであり、データ信号とクロック信号の周波数
が一致し、かつ、位相差が位相制御範囲内（π/2〜3π/
2)に存在する場合である。かかる場合には、Ｄ−ＦＦ
2、 Ｄ−ＦＦ3の出力はローレベルになることはなく、
ラッチ回路３２は位相差信号PHASE (d)を位相検出信号P
HDT (h)として出力する。図１５は第３の発明の位相比
較回路のタイムチャートであり、データ信号とクロック
信号の周波数が一致し、かつ、位相差が誤同期位相範囲
内（0〜π/2, 3π/2〜2π)に存在する場合であり、Ｄ−
ＦＦ2、 Ｄ−ＦＦ3の出力は常時ローレベルになる。従
って、ラッチ回路３２は、Ｄ−ＦＦ3出力がローレベル
になった時の位相差信号PHASEのレベルをラッチして出
力する。

【００３３】図１６、図１７は第３の発明の位相比較回
路のタイムチャートであり、図１６はクロック周波数が
データ周波数より高い場合、図１７はクロック周波数が
データ周波数より低い場合である。クロック信号CLKの
周波数がデータDATAの周波数より高い場合には（図１
６）、クロック信号CLKの位相はデータ信号DATA対して
進み続ける。この時、Ｄ−ＦＦ3の出力信号(g)は、HIG
H, LOWを繰り返す。このため、位相検出信号PHDT (h)は
一部の期間でラッチされることになる。このラッチされ
るタイミングは、位相差信号PHASE (d)のデューティが2
5%以下になった後のクロック信号CLKの立ち下がりで決
まる。位相差信号PHASE (d)の立ち下がりはクロック信
号CLKの立ち上がりで決まっており、次の位相差信号PHA
SE (d)の立ち上がりは早くても75%に相当する時間だけ
後になる。このため、クロック信号CLKの立ち下がり時
(50%後)に、位相差信号PHASE (d)は必ずLOWになってい
る。従って、クロック信号CLKの周波数のほうが高い場
合には位相検出信号PHDT (h)の平均値は、大きくLOW側
にずれることになる。これにより周波数ずれを検出する
ことができる。図１８（ａ）はデータ信号よりクロック
信号の周波数の方が高い時におけるラッチタイミング説
明図である。

【００３４】逆にクロック信号CLKの周波数がデータ信
号DATAの周波数より低い場合には(図１７）、クロック
信号CLKの位相はデータ信号DATAに対して遅れ続ける。
この時のラッチのタイミングは、位相差信号PHASE (d)
のデューティが75%以上になった後のクロック信号CLKの
立ち下がりで決まる。位相差信号PHASE (d)の立ち下が
りはクロック信号CLKの立ち上がりで決まっており、次
の位相差信号PHASE (d)の立ち上がりは遅くても25%に相
当する時間だけ後になる。このため、クロックの立ち下
がり時(50%後)に、位相差信号PHASE (d)は既に立ち上が
っており必ずHIGHになっている。このように、クロック
周波数が低速時にはラッチは必ずHIGHでかかるため、位
相検出信号PHDT (h)の平均値は大きくHIGH側にずれるこ
とになる。以上により周波数ずれを検出することができ
る。図１８（ｂ）はデータ信号よりクロック信号の周波
数の方が低い時におけるラッチタイミング説明図であ
る。以上のようにクロック周波数の高低によりラッチレ
ベルが異なるため、位相検出信号の平均値を参照するこ
とによりクロック信号とデータ信号の、どちらの周波数
が高いかも検出することができる。

【００３５】（ｃ）第２実施例 図１９は第３の発明の第２実施例である位相比較回路の
ブロック図であり、図１３の第１実施例と同一部分には
同一符号を付している。第１実施例と異なる点は、第１
実施例ではクロック信号CLKの立下がりがラッチタイミ
ングであるが、第２実施例ではデータ信号DATAの立上り
時刻から位相πに相当する時間経過した時刻がラッチタ
イミングである。第２実施例におけるその他の動作は第
１実施例と同一である。図１９において、１１は第１の
Ｄ−ＦＦ(Ｄ−ＦＦ1)、１２はデータ信号DATAとクロッ
ク信号CLKの位相差に応じた信号を出力するEXOR回路、
３１は誤同期する可能性のある位相範囲内（0〜π/2, 3
π/2〜2π)に、データ信号DATAとクロック信号CLKの位
相差が存在するか検出する誤同期位相検出部、３２は位
相検出信号PHDTを出力するラッチ回路、３３はラッチタ
イミングを決定するラッチタイミング回路である。ラッ
チタイミング回路３３は、Ｄ−ＦＦ2の出力レベルを位
相πに相当する時間遅延する遅延回路３３ｃで構成され
ている。

【００３６】図２０は第２実施例のラッチタイミング説
明図である。クロック信号CLKの周波数がデータDATAの
周波数より高い場合には（図１６））、クロック信号CL
Kの位相はデータ信号DATA対して進み続ける。この時ラ
ッチタイミング回路３３の出力信号(g)は、HIGH, LOWを
繰り返し、位相検出信号PHDT(h)は一部の期間で一定値
にラッチされる。このラッチタイミングは、図２０
（ａ）に示すように、位相差信号PHASE (d)のデューテ
ィが25%以下になって後、データ信号DATAの立ち上がり
後のπ(デューティに換算して50%)に相当する時間経過
した時刻である。位相差信号PHASE (d)の立ち上がりは
データ信号DATAの立ち上がりで決まっており、このた
め、データ信号DATAの立ち上がり後のπ(デューティ=50
%)に相当する時間経過した時刻において、位相差信号PH
ASE (d)は必ずLOWになっている。従って、クロック信号
CLKの周波数のほうが高い場合には位相検出信号PHDT
(h)の平均値は、大きくLOW側にずれることになる。これ
により周波数ずれを検出することができる。

【００３７】逆にクロック信号CLKの周波数がデータ信
号DATAの周波数より低い場合には(図１７）、クロック
信号CLKの位相はデータ信号DATAに対して遅れ続ける。
この時のラッチのタイミングは、図２０（ｂ）に示すよ
うに、位相差信号PHASE (d)のデューティが75%以上にな
って後、データ信号DATAの立ち上がり後のπ(デューテ
ィ=50%)に相当する時間経過した時刻である。位相差信
号PHASE (d)の立ち上がりはデータ信号DATAの立ち上が
りで決まっており、このため、データ信号DATAの立ち上
がり後のπ(デューティ=50%)に相当する時間経過した時
刻において、位相差信号PHASE (d)は必ずHIGHになって
いる。このように、クロック周波数が低速時にはラッチ
は必ずHIGHでかかるため、位相検出信号PHDT (h)の平均
値は大きくHIGH側にずれることになる。以上により周波
数ずれを検出することができる。又、クロック周波数の
ほうが高い場合とは逆にずれるため、どちらの周波数が
高いかも検出することができる。

【００３８】（ｄ）第３実施例 図２１は第３の発明における第３実施例の位相比較回路
のブロック図であり、図１３の第１実施例と同一部分に
は同一符号を付している。第３実施例において、第１実
施例と異なる点は誤同期位相検出部３１の構成であり、
その他の構成は第１実施例と同じである。誤同期位相検
出部３１において、４１は位相πに相当する時間分クロ
ック信号CLKを遅延する第１の遅延回路、４２は位相π
／２に相当する時間分データ信号DATAを遅延する第２の
遅延回路、４３は遅延クロック信号の極性を反転する反
転回路、４４はクロック信号CLK (b)と反転回路から出
力する遅延反転クロック信号(f)とのナンド演算を行う
ナンドゲート、４５は第２の遅延回路出力信号(h)の立
上りにおけるナンドゲート４４の出力信号(g)のレベル
を保持するＤ型フリップフロップ（Ｄ−ＦＦ2）であ
る。

【００３９】Ｄ−ＦＦ2のデータ端子に入力するナンド
ゲート４４の出力信号(g)は図２２のタイムチャートよ
り明らかなようにクロック信号CLKの位相をπ遅延した
信号に相当する。又、Ｄ−ＦＦ2のクロック端子に入力
する第２遅延回路４２の出力信号はデータ信号DATAをπ
/2遅延したものである。従って、Ｄ−ＦＦ2のデータ端
子、クロック端子に入力するクロック信号、データ信号
の位相関係は、第１実施例と同じである。このため、第
３実施例の誤同期位相検出部３１において、第１実施例
と同様に位相差が誤同期位相範囲内(0〜π/2, 3π/2〜2
π)に存在すれば、Ｄ−ＦＦ2はローレベルを保持する。
換言すれば、Ｄ−ＦＦ2の出力レベルがローレベルであ
るか否かにより位相差が誤同期範囲内に存在しているか
否かを識別できる。

【００４０】ラッチタイミング回路３３は、Ｄ−ＦＦ2
の出力がローレベルであればクロック信号CLKの立下が
りでラッチ回路３２にラッチタイミングを入力する。ラ
ッチ回路３２は、データ信号とクロック信号の位相差
が位相制御範囲内（π/2〜3π/2)に存在する場合には、
位相差信号PHASE (d)を位相検出信号PHDTとして出力
し、データ信号とクロック信号の位相差が誤同期位相
範囲内（0〜π/2, 3π/2〜2π)に存在し、かつ、位相差
が増加する方向に変化していれば(データ信号よりクロ
ック信号の周波数の方が低い時)、位相検出信号PHDTを
第１の設定値(ハイレベル)に固定し、データ信号とク
ロック信号の位相差が前記誤同期位相範囲内に存在し、
かつ、位相差が減小する方向に変化していれば(データ
信号よりクロック信号の周波数の方が高い時)、位相検
出信号PHDTを第２の設定値(ローレベル)に固定する。
又、、ラッチ回路３２は、クロック信号CLKの立下がり
時におけるＤ−ＦＦ2の出力レベルがハイレベルであれ
ばラッチを解除し、EXOR回路１２から出力する位相差信
号PHASE (d)を出力する。

【００４１】第３実施例の位相比較回路の特徴は、第１
遅延回路４１および第２遅延回路４２を位相ではなく絶
対遅延時間(例えば10Gb/sの遅延時間 DELAY(π)=50ps、
DELAY(π/2)=25ps)で実現することにより、10Gb/s以外
の信号（例えば5Gb/s)に対しても、適用できることであ
る。尚、この場合、ラッチをかけるタイミングはデータ
とクロックの立上り一致前後の位相にできる。図２３は
データ周波数5Gb/s場合のタイミングチャートである。

【００４２】（ｅ）第４実施例 図２４は第３の発明における第４実施例の位相比較回路
のブロック図であり、図２１の第３実施例と同一部分に
は同一符号を付している。第４実施例において、第３実
施例と異なる点はラッチタイミング回路３３の構成であ
り、その他の構成は第３実施例と同じである。第３実施
例ではクロック信号CLKの立下がりがラッチタイミング
であるが、第４実施例ではデータ信号DATAの立上り時刻
から位相（π)に相当する時間経過した時刻がラッチタ
イミングである。図２４において、１１は第１のＤ−Ｆ
Ｆ(Ｄ−ＦＦ1)、１２はデータ信号DATAとクロック信号C
LKの位相差に応じた信号を出力するEXOR回路、３１は誤
同期する可能性のある位相範囲内（0〜π/2, 3π/2〜2
π)に、データ信号DATAとクロック信号CLKの位相差が存
在するか検出する誤同期位相検出部、３２は位相検出信
号PHDTを出力するラッチ回路、３３はラッチタイミング
を決定するラッチタイミング回路で、Ｄ−ＦＦ2の出力
レベルを位相π/2に相当する時間遅延する遅延回路３３
ｃを有している。

【００４３】（Ｄ）デューティ補償回路を接続した位相
比較回路 図２５はデューティ補償回路を位相比較回路の前段に設
けた第４の発明の構成図である。図中、５１はデータ信
号DATAのデューティを補償するデューティ補償回路、５
２は第１〜第３の発明における任意の位相比較回路であ
り、デューティ補償回路を通過したデータ信号DATAを位
相比較回路５２に入力する。波形の立ち上がりおよび立
ち下がり時間を無視できないような高速信号において、
デューティずれは図２６(ａ)〜(ｂ)に示すようにクロス
ポイントずれとして表われる。このような信号に対して
は、図２７に示すようにクロスポイントの電圧を中心に
してスライス増幅することにより、デューティを100%に
戻すことが可能である。図２８は正転および反転出力を
備えたスライス増幅器ＳＡＭＰの例であり、スライスの
中心電圧(VO)がクロスポイントからずれている場合、正
転と反転出力でデューティが異なり、この時各出力の平
均電圧も異なる。

【００４４】そこで、図２５に示すように、平均値検出
回路ＡＶＤ１，ＡＶＤ２でスライス増幅器ＳＡＭＰの正
転出力および反転出力の平均値を求め、これら平均値が
一致するようにスライスの中心電圧をフィードバック制
御することにより、両者からデューティ100%の信号を出
力できる。すなわち、差動アンプＤＡＭＰで正転出力お
よび反転出力の平均値の差を求め、該差をスライスアン
プＳＡＭＰのスライス電圧として設定すれば、デューテ
ィ補償回路５１から出力するデータ信号のデューティを
100%に近づけることができる。。第４の発明によれば、
デューティ補償回路５１を用いることにより位相比較回
路５２が対応できるデューティ変動範囲を拡大できると
ともに、デューティ補償回路の残差分(100%からの偏差
分)のみ位相比較回路５２で対応することにより、誤同
期位相範囲を減小して位相制御可能範囲を拡大できる。
以上、本発明を実施例により説明したが、本発明は請求
の範囲に記載した本発明の主旨に従い種々の変形が可能
であり、本発明はこれらを排除するものではない。

【００４５】

【発明の効果】以上本発明によれば、誤同期する可能性
のある位相範囲内に、データ信号とクロック信号の位相
差が存在する場合、位相検出信号を一定値に固定するよ
うにしたから、デューティが100%からずれていても、位
相比較特性の１周期内において同じ方向の傾きを１つだ
けにできる。このため、位相検出信号の平均値が同一値
となる位相を１周期内において１つにでき、ＰＬＬ回路
が目標位相以外の位相にロックする誤同期をなくすこと
ができる。

【００４６】又、本発明によれば、クロック信号の位相
を変調する位相変調回路により位相変調されたクロック
信号を用いてデータ信号を識別するようにしたから、デ
ューティが100%からずれていても、位相比較特性の急峻
な不連続部分をなだらかに変化させて１周期内において
同じ方向の傾きを１つだけにできる。このため、位相検
出信号の平均値が同一値となる位相を１周期内において
１つにでき、ＰＬＬ回路が目標位相以外の位相にロック
する誤同期をなくすことができる。

【００４７】又、本発明によれば、誤同期する可能性の
ある位相範囲内に、データ信号とクロック信号の位相差
が存在し、かつ、位相差が増加する方向に変化していれ
ば（データ信号よりクロック信号の周波数の方が低い
時）、位相検出信号を第１の設定値（ハイレベル）に固
定し、データ信号とクロック信号の位相差が前記位相範
囲内に存在し、かつ、位相差が減小する方向に変化して
いれば（データ信号よりクロック信号の周波数の方が高
い時）、位相検出信号を第２の設定値（ローレベル）に
固定するようにしたから、デューティが100%からずれて
いても、位相比較特性の１周期内において同じ方向の傾
きを１つだけにできる。このため、位相検出信号の平均
値が同一値となる位相を１周期内において１つにでき、
ＰＬＬ回路が目標位相以外の位相にロックする誤同期を
なくすことができる。また、クロック周波数が低速であ
れば位相検出信号の平均値が大きくなり、クロック周波
数が高速であれば、位相検出信号の平均値が小さくなる
から、ＰＬＬ回路は平均値の大小に応じて同期引込み方
向を認識してクロック周波数を所定周波数に短時間で引
き込むことが可能になる。すなわち、ＰＬＬ回路の同期
引込みレンジを拡大し、又、同期引込み期間を短縮でき
る。

【００４８】又、光通信システムにおいて、光ファイバ
の非線形性等により、伝送速度が早くなるほど波形歪み
の影響が大きくなり、この波形歪みによりデータ信号の
デューティが変化する。かかる場合、従来回路では、誤
動作する可能性があるが、本発明の位相比較回路によれ
ば、データ信号のデューティが100%からずれた場合にも
誤同期するなくＰＬＬ制御を実現することができる。
又、本発明によれば、デューティ補償回路を用いて対応
できるデューティ変動範囲を拡大でき、しかも、デュー
ティ補償回路の残差分のみ位相比較回路で対応すること
により、誤同期位相範囲を減小して位相制御可能範囲を
拡大することができる。

【図面の簡単な説明】

【図１】第１の発明の位相比較回路の原理図である。

【図２】第１発明の位相比較回路の原理図における位相
比較特性である。

【図３】第１の発明の位相比較回路のブロック図（d＜1
00%)である。

【図４】第１の発明の位相比較回路のタイミングチャー
トである。

【図５】第１の発明の位相比較回路のブロック図（d＞1
00%)である。

【図６】第２の発明の位相比較回路の原理図である。

【図７】第２の発明の位相比較回路の原理図の位相比較
特性である。

【図８】第２の発明の位相比較回路のブロック図であ
る。

【図９】位相可変回路の別の構成例である。

【図１０】第２の発明の位相比較回路の別の構成例(第
２実施例）である。

【図１１】第２実施例の動作説明図である。

【図１２】第３の発明の位相周波数比較特性である。

【図１３】第３の発明の位相比較回路のブロック図であ
る。

【図１４】第３の発明の位相比較回路のタイミングチャ
ート（周波数一致、位相差π／２〜３π／２）である。

【図１５】第３の発明の位相比較回路のタイミングチャ
ート（周波数一致、位相差０〜π／２，３π／２〜２
π）である。

【図１６】第３の発明の位相比較回路のタイミングチャ
ート（クロック周波数のほうが高い場合）である。

【図１７】第３の発明の位相比較回路のタイミングチャ
ート（クロック周波数のほうが低い場合）である。

【図１８】ラッチタイミングの説明図である。

【図１９】第３の発明の位相比較回路の第２実施例の構
成図である。

【図２０】ラッチタイミングの説明図である。

【図２１】第３の発明の位相比較回路第３実施例の構成
図である。

【図２２】第３実施例のタイムチャートである。

【図２３】２π＝100ps(10Gb/s)とした時に5Gb/sデータ
信号を入力した場合のタイミングチャートである。

【図２４】第３の発明の位相比較回路の第４実施例の構
成図である。

【図２５】第４の発明の構成図である。

【図２６】高速信号のデューティずれである。

【図２７】スライス増幅によるデューティ補償である。

【図２８】反転出力を備えたスライス増幅器である。

【図２９】光受信器のブロック図である。

【図３０】非線形抽出方式によるタイミング抽出回路の
構成図である。

【図３１】動作波形図である。

【図３２】ＰＬＬを用いた従来のタイミング抽出回路の
構成図である。

【図３３】従来の位相比較回路のブロック図である。

【図３４】従来の位相比較回路のタイミングチャートで
ある。

【図３５】従来の位相比較回路の位相比較特性である。

【図３６】従来の位相比較回路のタイミングチャート
（デューティが75％の場合）である。

【図３７】従来の位相比較回路の位相比較特性（デュー
ティが75％の場合）である。

【図３８】従来の位相比較回路の位相比較特性（デュー
ティが125％の場合）である。

【符号の説明】

１１・・データ識別部（Ｄ−ＦＦ） １２・・EXOR回路 １３・・誤同期位相検出部 １４・・出力固定部 DATA・・データ信号 CLK・・クロック信号 PHASE・・位相差信号 PHDT・・位相検出信号

Claims (11)

【特許請求の範囲】
1. 【請求項１】 データ信号を入力されクロック信号によ
   り該データ信号を識別するデータ識別部と、 データ信号とデータ識別部から出力するデータ識別信号
   との位相差を示す信号を出力する位相差検出部と、 誤同期する可能性のある位相範囲内に、前記データ信号
   とクロック信号の位相差が存在するか検出する誤同期位
   相検出部と、 位相差が前記位相範囲外に存在する場合には前記位相差
   信号を出力し、前記位相範囲内に存在する場合には一定
   値を出力する出力固定部、 を備えたことを特徴とする位相比較回路。
2. 【請求項２】 前記誤同期位相検出部は、 データ信号の立上り時におけるクロック信号レベル及び
   データ信号の立下がり時におけるクロック信号レベルを
   検出するクロック信号レベル検出回路、 これら２つのクロック信号レベルに基づいて、前記位相
   差が前記誤同期する可能性のある位相範囲内に存在する
   か否かを検出する検出部、を備えたことを特徴とする請
   求項１記載の位相比較回路。
3. 【請求項３】 データ信号を入力されクロック信号によ
   り該データ信号を識別するデータ識別部と、 データ信号とデータ識別部から出力するデータ識別信号
   との位相差を示す信号を出力する位相差検出部と、 クロック信号の位相を変調する位相変調回路を備え、 前記データ識別部は、位相変調回路により位相変調され
   たクロック信号を用いてデータ信号を識別することを特
   徴とする位相比較回路。
4. 【請求項４】 位相変調回路は、クロック信号が入力さ
   れる位相可変回路を備え、該位相可変回路の制御電圧信
   号を可変することによりクロック信号の位相を変調して
   出力することを特徴とする請求項３記載の位相比較回
   路。
5. 【請求項５】 データ信号を入力されクロック信号によ
   り該データ信号を識別するデータ識別部と、 データ信号とデータ識別部から出力するデータ識別信号
   との位相差を示す信号を出力する位相差検出部と、 前記データ識別部におけるクロックリファレンス電圧を
   振動する手段を備え、該クロックリファレンス電圧を振
   動することにより、前記データ識別部より出力するデー
   タ識別信号の位相を変調することを特徴とする位相比較
   回路。
6. 【請求項６】 データ信号を入力されクロック信号によ
   り該データ信号を識別するデータ識別部と、 データ信号とデータ識別部から出力するデータ識別信号
   との位相差を示す信号を出力する位相差検出部と、 誤同期する可能性のある位相範囲内に、前記データ信号
   とクロック信号の位相差が存在するか検出する誤同期位
   相検出部と、 データ信号とクロック信号の位相差が、(1) 前記位相範
   囲外に存在すれば、前記位相差信号を出力し、(2) 前記
   位相範囲内に存在し、かつ、増加する方向に変化してい
   れば、第１の設定値を出力し、(3) データ信号とクロッ
   ク信号の位相差が前記位相範囲内に存在し、かつ、減小
   する方向に変化していれば第２の設定値を出力する出力
   固定部、 を備えたことを特徴とする位相比較回路。
7. 【請求項７】 前記出力固定部は、 誤同期する可能性のある位相範囲を０〜π／２及び（３
   π／２）〜２πとするときクロック信号の位相をπ／２
   遅延する遅延回路、 データ信号の立上り時における（π／２）位相遅延クロ
   ックのレベルを記憶するＤ型フリップフロップ（Ｄ−Ｆ
   Ｆ）、 クロック信号の立下がり時におけるＤ−ＦＦの出力レベ
   ルがローレベルであれば、その時の位相差信号のレベル
   をラッチして前記第１または第２のレベルとして出力す
   るラッチ部、を備えたことを特徴とする請求項６記載の
   位相比較回路。
8. 【請求項８】 前記出力固定部は、 誤同期する可能性のある位相範囲を０〜π／２及び（３
   π／２）〜２πとするときクロック信号の位相をπ／２
   遅延する第１の遅延回路、 データ信号の立上り時における（π／２）位相遅延クロ
   ックのレベルを記憶するＤ型フリップフロップ（Ｄ−Ｆ
   Ｆ）、 Ｄ−ＦＦの出力信号を所定時間遅延する第２の遅延回
   路、 第２の遅延回路の出力レベルがローレベルであれば、そ
   の時の位相差信号レベルをラッチして前記第１または第
   ２のレベルとして出力するラッチ部、を備えたことを特
   徴とする請求項６記載の位相比較回路。
9. 【請求項９】 前記出力固定部は、 クロック信号の位相をπ遅延する第１の遅延回路、 第１の遅延回路の出力レベルを反転する反転回路、 クロック信号と反転回路出力とのナンド演算を行うナン
   ド回路、 データ信号の位相をπ／２遅延する第２の遅延回路、 第２の遅延回路から出力するデータ信号の立上り時にお
   けるナンド回路の出力レベルを記憶するＤ型フリップフ
   ロップ（Ｄ−ＦＦ）、 クロック信号の立下がり時におけるＤ−ＦＦの出力レベ
   ルがローレベルであれば、その時の位相差信号のレベル
   をラッチして前記第１または第２のレベルとして出力す
   るラッチ部、を備えたことを特徴とする請求項６記載の
   位相比較回路。
10. 【請求項１０】 前記出力固定部は、 クロック信号の位相をπ遅延する第１の遅延回路、 第１の遅延回路の出力レベルを反転する反転回路、 クロック信号と反転回路出力とのナンド演算を行うナン
    ド回路、 データ信号の位相をπ／２遅延する第２の遅延回路、 第２の遅延回路から出力するデータ信号の立上り時にお
    けるナンド回路の出力レベルを記憶するＤ型フリップフ
    ロップ（Ｄ−ＦＦ）、 Ｄ−ＦＦの出力信号を所定時間遅延する第３の遅延回
    路、 第３の遅延回路の出力レベルがローレベルであれば、そ
    の時の位相差信号レベルをラッチして前記第１または第
    ２のレベルとして出力するラッチ部、を備えたことを特
    徴とする請求項６記載の位相比較回路。
11. 【請求項１１】 デューティを補償するデューティ補償
    回路を通過したデータ信号を前記データ信号とする請求
    項１、３、５、６記載の位相比較回路。