KR101120711B1

KR101120711B1 - 클럭 데이터 리커버리 회로, 방법 및 이를 이용한 시험장치

Info

Publication number: KR101120711B1
Application number: KR1020097021398A
Authority: KR
Inventors: 다이스케 와타나베; 토시유키 오카야스
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2007-03-20
Filing date: 2008-03-18
Publication date: 2012-03-26
Also published as: JPWO2008114509A1; US8537935B2; US20100090737A1; JP5235190B2; CN101657966B; KR20090127927A; TWI387768B; CN101657966A; WO2008114509A1; EP2133995A1; TW200848762A

Abstract

변화점 검출 회로(16)는, 입력 데이터인 시리얼 데이터(S1)로부터 클럭 신호(S3)를 추출한다. 가변 지연 회로(40)는, 소정의 주파수를 가지는 기준 신호(S4)에 지연 제어 신호(S8a)에 따른 지연을 부여하고, 기준 신호(S4)의 위상을, 초기 지연을 기준으로 하여 시프트시킨다. 입력 래치 회로(14)는, 가변 지연 회로(40)의 출력 신호를 스트로브 신호(S5)로 하여 내부 시리얼 데이터(S2)를 래치한다. 위상 비교기(22)는, 클럭 신호(S3)와 스트로브 신호(S5)의 주파수를 일치시켜, 두 신호의 위상차에 상응한 위상차 데이터(S9)를 생성한다. 루프 필터(30)는, 위상 비교기(22)에 의하여 생성된 위상차 데이터(S9)를 적분하여, 지연 제어 신호(S8a)로서 출력한다. 위상 시프트량 취득부(50)는, 가변 지연 회로(40)가 기준 신호에 부여한 초기 지연을 기준으로 하는 위상의 시프트량을, 지연 제어 신호(S8a)에 근거하여 취득한다.

클럭 데이터 리커버리 회로

Description

클럭 데이터 리커버리 회로, 방법 및 이를 이용한 시험장치{CLOCK DATA RECOVERY CIRCUIT, METHOD AND TEST DEVICE UTILIZING THEM}

본 발명은 비트 스트림으로 입력되는 데이터를 스트로브 신호를 이용하여 재생하는 클럭 데이터 리커버리 기술에 관한 것이다.

적은 데이터 전송 선로를 통하여 반도체 회로 사이에서 데이터를 송수신하기 위하여 시리얼 데이터 전송이 이용된다. 시리얼 데이터 전송으로는 CDR(Clock and Data Recovery) 방식이나 소스 싱크로너스 방식이 이용된다. CDR 방식에서는 8B10B 부호화나 4B5B 부호화 등을 이용하여 시리얼 데이터가 소정 기간 이상 연속하여 동일 값을 취하지 않도록 부호화되고, 동기용 클럭 신호는 시리얼 데이터에 끼워 넣어진다.

시리얼 데이터를 출력하는 반도체 회로를 피시험 디바이스(Device Under Test: DUT)로 시험하는 경우, 반도체 시험장치(단순히 "시험장치"라고도 한다)의 입력단에는 CDR 회로가 마련된다. CDR 회로는 시리얼 데이터로부터 기준이 되는 클럭 신호를 추출하고, 이를 바탕으로 스트로브 신호를 생성하여 시리얼 데이터의 각 비트 데이터를 래치한다. 시험장치는 재생된 데이터를 그 데이터가 취해야 할 기대치와 비교하여, DUT의 양부를 판정한다. 특허문헌 1, 2에는 관련 기술이 개시된다.

예를 들면, 특허문헌 2에는 PLL(Phase Locked Loop) 회로를 이용한 CDR 회로가 개시된다. 이 회로에서는 시리얼 데이터에 부수하는 클럭 신호의 위상과, 그에 기초하여 생성한 스트로브 신호의 위상이 일치하도록, 피드백에 의하여 전압 제어 발진기의 발진 주파수가 제어된다. 그 결과, 스트로브 신호의 위상을 시리얼 데이터의 지터에 추종하여 조절하는 것이 가능하다.

[특허문헌 1]: 일본특허공개 평2-62983호 공보

[특허문헌 2]: 일본특허공개 2007-17257호 공보

[발명이 해결하고자 하는 과제]

본 출원인은 시리얼 데이터의 지터량을 측정, 트래킹하는 기능을 실현하는 것을 목적으로 하여, CDR 회로에 대한 검토를 수행하였다. 그런데, PLL 회로를 이용한 CDR 회로를 이용하면 스트로브 신호의 주파수가 조절되기 때문에, 그 위상정보를 정확히 취득할 수 없고, 시리얼 데이터가 가지는 지터량을 견적하지 못한다는 문제를 인식하기에 도달하였다.

본 발명은 이러한 과제를 극복하기 위한 것으로, 그 포괄적인 목적은 입력된 비트 스트림 데이터의 지터량을 측정 가능한 클럭 데이터 리커버리 기술을 제공하는 것에 있다.

[과제 해결 수단]

본 발명의 일 태양은, 입력 데이터에 부수하는 클럭 신호에 기초하고, 스트로브 신호를 생성하여, 입력 데이터를 수신하는 클럭 데이터 리커버리 회로에 관한 것이다. 이 클럭 데이터 리커버리 회로는, 소정의 주파수를 갖는 기준 신호에 초기 지연 및 지연 제어 신호에 상응한 시프트 지연을 부여하고, 상기 기준 신호의 위상을, 초기 지연을 기준으로 시프트시키는 가변 지연 회로와, 상기 클럭 신호와 상기 가변 지연 회로의 출력 신호의 주파수를 일치시키고, 주파수가 일치된 두 신호의 위상차에 상응한 위상차 데이터를 생성하는 위상 비교기와, 상기 위상 비교기에 의하여 생성된 상기 위상차 데이터를 필터링하고, 상기 가변 지연 회로에 상기 지연 제어 신호로서 출력하는 루프 필터와, 상기 가변 지연 회로가 상기 기준 신호에 부여한 상기 시프트 지연을, 상기 지연 제어 신호를 누적적으로 감시하는 것에 의하여 취득하는 위상 시프트량 취득부를 구비하고, 상기 가변 지연 회로의 출력 신호를, 상기 입력 데이터에 포함되는 각 비트 데이터를 래치하는 래치 회로에 대하여, 스트로브 신호로서 공급하는 것을 특징으로 한다.

기준 신호에 부여되는 시프트 지연량은 지연 제어 신호에 의존하기 때문에, 지연 제어 신호를 누적적으로 감시하면, 초기 상태부터의 위상 시프트량을 취득할 수 있다. 여기서, 시프트 지연은, 피드백에 의하여 입력 데이터에 추종하여 조절된다. 따라서, 이 태양에 의하면, 시프트 지연을 취득하는 것에 의하여, 입력 데이터의 지터량(이하, 드리프트량이라고도 한다)을 견적할 수 있다.

가변 지연 회로는, 시프트 지연의 절대값이 시리얼 데이터의 유닛 인터벌의 정수배에 도달한 것을 계기로 하여, 시프트 지연의 절대값을 유닛 인터벌의 정수배분, 감소시켜도 좋다.

입력되는 데이터의 지터가 커지면, 기준 신호에 부여되는 위상의 시프트량이 커지고, 가변 지연 회로에 의하여 부가할 수 있는 지연량의 상한을 넘는 상황이 발생할 수 있다. 시프트 지연의 절대값을 감소시키는 것은, 기준 신호에 부여하는 위상의 시프트량을 초기 지연에 근접하도록 변화시키는 것과 등가이기 때문에, 이 태양에 의하면, 가변 지연 회로의 지연량의 상한값에 의하여 제한되지 않고, 큰 지터에 추종할 수 있다.

지연 제어 신호는, 위상비교 결과, 클럭 신호의 위상이 앞서고 있는 것을 나타내는 제 1 상태와, 클럭 신호의 위상이 지연되고 있는 것을 나타내는 제 2 상태를 취하여도 좋다. 가변 지연 회로는, 지연 제어 신호가 제 1 상태일 때, 시프트 지연을 유닛 인터벌의 정수분의 1로 규정되는 단위 시간분만큼 감소시키고, 지연 제어 신호가 제 2 상태일 때, 시프트 지연을 단위 시간분만큼 증가시켜도 좋다. 이 때, 위상 시프트량 취득부는, 지연 제어 신호의 상태에 따라 카운트 업 또는 카운트 다운 하는 업/다운 카운터와, 업/다운 카운터의 카운트 값을 소정값과 비교하는 것에 의하여, 시프트 지연의 누적량이 유닛 인터벌에 도달한 것을 검출하는 유닛 인터벌 시프트 감시부를 포함하여도 좋다. 더욱이, 지연 제어 신호는, 클럭 신호와의 위상차가 없는 것을 나타내는 제 3 상태를 취하여도 좋다. 제 3 상태에 있어서, 가변 지연 회로는 현재의 지연량을 유지하여도 좋다.

유닛 인터벌 시프트 감시부는, 업/다운 카운터의 자릿수 올림 또는 자릿수 빌림을 감시하는 것에 의하여, 카운트 값과 소정값과의 비교를 하여도 좋다.

가변 지연 회로는 버퍼 체인 회로를 포함하여도 좋다. 이 경우, 직렬 접속하는 인버터의 개수를 제어하는 것에 의하여, 지연을 이산적으로 전환할 수 있다.

가변 지연 회로는, 기준 신호 및 기준 신호를 90도 위상 시프트한 신호를 각각 동상성분(I성분) 및 직교성분(Q성분)으로 하고, 지연 제어 신호를 변조 신호로 하여 직교 변조하는 4상한 믹서 회로를 포함하여도 좋다.

이 경우, 지연 제어 신호에 따라 동상성분과 직접성분의 진폭을 변화시키는 것에 의하여, 기준 신호를 IQ 평면상에서 회전시켜, 임의의 편각을 부여할 수 있고, 지연을 변화시킬 수 있다.

본 발명의 다른 태양은 시험장치이다. 이 장치는, 피시험 디바이스로부터 출력된 시리얼 데이터를 수신하는 상술의 클럭 데이터 리커버리 회로 중의 하나를 구비한다.

이 태양에 의하면, 피시험 디바이스로부터 출력되는 데이터의 지터량을 측정할 수 있다.

시험장치는 래치 회로의 출력 데이터가 취해야할 기대치를 생성하는 기대치 생성부와, 기대치를 래치 회로의 출력 데이터와 비교하는 판정부를 더 구비하여도 좋다. 기대치 생성부는, 위상 시프트량이 유닛 인터벌에 도달한 것이 검출되면, 기대치를 시간적으로 1비트 시프트시켜도 좋다.

이 경우, 시험장치로 입력되는 데이터가 유닛 인터벌을 넘어 시프트한 경우이어도, 기대치를 그에 맞춰 시프트시키는 것에 의해, 판정부는 대응하는 데이터끼리를 비교할 수 있다.

본 발명의 또 다른 태양은, 입력 데이터에 부수되는 클럭 신호에 기초하고, 스트로브 신호를 생성하여, 상기 입력 데이터를 수신하는 클럭 데이터 리커버리 방법에 관한 것이다. 이 방법은, 소정의 주파수를 가지는 기준 신호에, 그 위상이 클럭 신호의 위상과 일치하도록 피드백에 의하여 위상 시프트를 부여하는 스텝과, 위상 시프트된 기준 신호를 스트로브 신호로 하여 입력 데이터에 포함되는 각 비트 데이터를 래치하는 스텝과, 기준 신호에 부여한 위상 시프트를 누적적으로 취득하는 스텝을 구비한다.

이 태양에 의하면, 입력 데이터의 드리프트량을 위상 시프트의 누적값으로서 취득할 수 있다.

또, 이상의 구성 요소의 임의의 조합, 본 발명의 표현을, 방법, 장치 등의 사이에서 변환한 것도 또한, 본 발명의 태양으로서 유효하다.

[발명의 효과]

본 발명에 의하면, 입력 데이터의 지터량을 측정하는 것이 가능하다.

도 1은 본 발명의 실시형태에 따른 클럭 데이터 리커버리 회로를 이용한 시험장치의 구성을 나타내는 블록도.

도 2의 (a), (b)는 시리얼 데이터, 기준 신호 및 스트로브 신호를 나타내는 타임챠트.

도 3의 (a), (b)는 변형예에 따른 클럭 데이터 리커버리 회로의 가변 지연 소자의 회로도 및 그 동작을 설명하는 IQ 평면도.

[부호의 설명]

10 : 클럭 데이터 리커버리 회로

12 : 컴페어레이터

14 : 입력 래치 회로

16 : 변화점 검출 회로

20 : 위상 비교부

22 : 위상 비교기

24 : 제 1 분주기

26 : 제 2 분주기

30 : 루프 필터

40 : 가변 지연 회로

42 : 지연 제어부

44 : 가변 지연 소자

50 : 위상 시프트량 취득부

52 : 업/다운 카운터

54 : UI 시프트 감시부

56 : 기준 신호 생성부

60 : 기대치 생성부

62 : 판정부

64 : 기대치 사이클 시프트부

100 : 시험장치

102 : 입력 단자

110 : DUT

112 : 전송로

S1 : 시리얼 데이터

S2 : 내부 시리얼 데이터

S3 : 클럭 신호

S4 : 기준 신호

S5 : 스트로브 신호

S6 : 분주 클럭 신호

S7 : 분주 스트로브 신호

S8a : 지연 제어 신호

S8b : 초기 지연 설정 신호

S9 : 위상차 데이터

이하, 본 발명을 바람직한 실시형태를 바탕으로 도면을 참조하면서 설명한다. 각 도면에 나타내는 동일 또는 동등의 구성 요소, 부재, 처리에는 동일한 부호를 부여하고, 중복되는 설명은 적절히 생략한다. 또한, 실시형태는 발명을 한정하는 것이 아닌 예시이고, 실시형태에 기술되는 모든 특징이나 그 조합은 반드시 발명의 본질적인 것으로 한정되지 않는다.

도 1은 본 발명의 실시형태에 따른 클럭 데이터 리커버리 회로(10)를 이용한 시험장치(100)의 구성을 나타내는 블록도이다. 시험장치(100)는 전송로(112)를 통하여 접속된 DUT(110)로부터 출력되는 시리얼 데이터(S1)를 받아, 기대치 데이 터(S13)와 비교하는 것에 의해 DUT(110)를 검사한다.

우선, 시험장치(100)의 전체구성을 개략적으로 설명한다. 시험장치(100)는 클럭 데이터 리커버리 회로(10), 컴페어레이터(12), 입력 래치 회로(14), 기준 신호 생성부(56), 기대치 생성부(60), 판정부(62), 기대치 사이클 시프트부(64)를 구비한다.

시험장치(100)의 입력 회로로서 마련된 클럭 데이터 리커버리 회로(10)는, 입력 단자(102)로 입력되는 시리얼 데이터(S1)에 기초하여 스트로브 신호(S5)를 재생한다. 기준 신호 생성부(56)는 클럭 데이터 리커버리 회로(10)가 스트로브 신호(S5)를 생성할 때에 필요하게 되는 기준 신호(S4)를 생성한다.

컴페어레이터(12)는 시리얼 데이터(S1)의 전압 레벨을 소정의 슬라이스 레벨과 비교하고, 하이 레벨 또는 로우 레벨을 취하는 데이터(이하, "내부 시리얼 데이터(S2)"라고 한다)를 생성한다. 입력 래치 회로(14)는, 예를 들면, 플립플롭이나 래치 회로로 구성된다. 입력 래치 회로(14)는 클럭 데이터 리커버리 회로(10)에 의하여 생성된 스트로브 신호(S5)를 이용하여 내부 시리얼 데이터(S2)를 래치하고, 시험장치(100)의 내부 클럭과 동기시킨다.

기대치 생성부(60)는 입력 래치 회로(14)로부터 순차 출력되는 출력 데이터(S12)가 취해야 할 기대치 데이터(S13)를 생성한다. 판정부(62)는 입력 래치 회로(14)에 의하여 래치된 데이터(S12)와, 기대치 데이터(S13)를 비교하여, 에러 레이트 등을 측정하거나, 또는 DUT(110)의 양부 판정을 실시한다. 또, 기대치 생성부(60)와 판정부(62) 사이에 마련된 기대치 사이클 시프트부(64)에 대하여서는 후 술한다. 도 1에서는, 판정부(62)를 XOR(Exclusive-OR) 게이트로서 나타냈지만, 비트 비교가 가능한 그 외의 회로 소자로 구성하는 것도 가능하다.

이상이 시험장치(100) 전체의 개략적인 구성이다. 시험장치(100)는 하기와 같이 사용된다. 우선, DUT(110)는 소켓 등에 마운트되고, 시험장치(100)와 접속된다. DUT(110)는 시리얼 형식의 테스트 패턴을 생성시킨다. 이 테스트 패턴은 기대치 데이터(S13)와 일치해야 하는 데이터이다. 시험장치(100)의 클럭 데이터 리커버리 회로(10)는 DUT(110)로부터 출력되는 시리얼 데이터를 받고, 스트로브 신호에 의해 래치하고, 각 비트 데이터를 기대치 데이터와 비교하여 DUT(110)의 양부 판정을 실시한다.

이하, 입력 회로로서 마련된 클럭 데이터 리커버리 회로(10)의 구성에 대하여 상세하게 설명한다.

시험장치(100)로 입력되는 시리얼 데이터(S1)는 DUT(110)의 내부 또는 전송로(112)의 영향을 받아 지터를 가지고 있다. 클럭 데이터 리커버리 회로(10)는 시리얼 데이터(S1)의 지터에 추종한 스트로브 신호(S5)를 생성하는 기능을 갖는다.

클럭 데이터 리커버리 회로(10)는 변화점 검출 회로(16), 위상 비교부(20), 루프 필터(30), 가변 지연 회로(40), 위상 시프트량 취득부(50)를 구비한다. 위상 비교부(20), 루프 필터(30) 및 가변 지연 회로(40)는 이른바 DLL(Delay Locked Loop) 회로를 구성한다.

변화점 검출 회로(16)는 내부 시리얼 데이터(S2)로부터 클럭 신호(S3)를 추출한다. 예를 들면, 시리얼 데이터(S1)가 8B10B 형식으로 부호화되어 있는 경우, 변화점 검출 회로(16)는 시리얼 데이터(S1)에 나타나는 에지에 기초하여, 시리얼 데이터(S1)에 끼워 넣어져 있는 클럭 신호(S3)를 추출한다. 변화점 검출 회로(16)는 공지 기술을 이용하면 되기 때문에, 상세한 설명은 생략한다.

기준 신호 생성부(56)는 소정의 주파수를 갖는 기준 신호(S4)를 생성한다. 기준 신호(S4)의 주파수는, 최종적으로 클럭 데이터 리커버리 회로(10)에 의하여 생성되는 스트로브 신호(S5)의 주파수가 시리얼 데이터(S1)의 비트 레이트와 일치하도록 설정된다. 본 실시의 형태에서는 기준 신호(S4)와 스트로브 신호(S5)의 주파수가 동일한 경우를 설명한다.

가변 지연 회로(40)로는, 후술의 루프 필터(30)에 의해 생성되는 지연 제어 신호(S8a)와, 초기 지연을 설정하기 위한 초기 지연 설정 신호(S8b)가 입력된다. 가변 지연 회로(40)는 기준 신호(S4)에 대하여 초기 지연 및 지연 제어 신호에 따른 시프트 지연을 부여하고, 기준 신호(S4)의 위상을 초기 지연을 기준으로 하여 시프트시킨다. 즉, 기준 신호(S4)에 부여되는 지연량은 초기 지연 설정 신호(S8b)에 따른 초기 지연과, 지연 제어 신호(S8a)에 따른 시프트 지연의 합성으로 부여된다. 또, 지연 제어 신호(S8a)에 따른 시프트 지연이 마이너스인 경우, 기준 신호(S4)의 위상이 초기 지연보다도 앞서는 것을 의미한다.

이 기능을 실현하기 위하여, 도 1의 가변 지연 회로(40)는 지연 제어부(42), 가변 지연 소자(44)를 포함한다. 가변 지연 소자(44)는 기준 신호(S4)를 받고, 지연 제어부(42)에 의하여 지시된 지연량을 부여하여 출력한다. 가변 지연 소자(44)의 출력은 스트로브 신호(S5)로서 입력 래치 회로(14)에 공급된다.

예를 들면, 가변 지연 소자(44)는 다단 접속된 복수의 단위 지연 소자, 예를 들면, 복수의 인버터와 각 지연 소자를 바이패스하는 스위치를 포함하는 버퍼 체인 회로로 구성하여도 좋다. 이 경우, 바이패스 스위치의 온/오프에 따라 기준 신호(S4)가 경유하는 인버터의 개수가 제어되고, 지연량이 조절된다. 지연 제어부(42)는 지연 제어 신호(S8a) 및 초기 지연 설정 신호(S8b)에 기초하여, 기준 신호(S4)에 부여하여야 할 지연량에 따른 스위치의 온/오프를 제어한다. 이하, 가변 지연 소자(44)의 지연 조절폭의 단위를 Δt로 한다.

가변 지연 회로(40)로부터 출력되는 스트로브 신호(S5)는 입력 래치 회로(14)로 출력되는 것과 함께 위상 비교부(20)로 출력된다. 위상 비교부(20)는 변화점 검출 회로(16)에 의하여 추출된 클럭 신호(S3)와, 가변 지연 회로(40)로부터 출력되는 스트로브 신호(S5)의 주파수를 일치시킨다. 위상 비교부(20)는 주파수가 일치된 두 신호의 위상차에 상응한 위상차 데이터(S9)를 생성한다.

이 기능을 실현하기 위하여, 위상 비교부(20)는 위상 비교기(22), 제 1 분주기(24), 제 2 분주기(26)를 포함한다. 제 1 분주기(24), 제 2 분주기(26) 각각은 클럭 신호(S3), 스트로브 신호(S5)를 제 1, 제 2 분주비로 분주하고, 분주 클럭 신호(S6), 분주 스트로브 신호(S7)를 생성한다. 위상 비교기(22)는 주파수가 동일한 분주 클럭 신호(S6), 분주 스트로브 신호(S7)의 위상을 비교하고, 위상차에 상응한 위상차 데이터(S9)를 출력한다.

제 1 분주기(24), 제 2 분주기(26)의 분주비는 위상 비교기(22)에 의한 위상비교의 분해능에 상응하여 설정하면 되고, 제 1 분주기(24) 또는 제 2 분주기(26) 가 불필요한 경우도 있다.

루프 필터(30)는, 예를 들면, 로우 패스 필터이고, 위상 비교부(20)에 의하여 생성된 위상차 데이터(S9)를 적분하고, 가변 지연 회로(40)로 지연 제어 신호(S8a)로서 출력한다.

DLL 회로에 의하여, 스트로브 신호(S5)의 위상이 클럭 신호(S3)의 위상에 추종하도록 조절되고, 시리얼 데이터(S1)의 각 비트를 래치하는 것이 가능하다. 본 실시 형태에 따른 클럭 데이터 리커버리 회로(10)는, DLL 회로에 더하여, 위상 시프트량 취득부(50)를 구비하고 있다. 위상 시프트량 취득부(50)는, 가변 지연 회로(40)가 기준 신호(S4)에 부여한 지연 시프트를, 지연 제어 신호(S8a)를 누적적으로 감시하는 것에 의하여 취득한다.

이상과 같이 구성된 클럭 데이터 리커버리 회로(10)의 동작을 설명한다.

도 2의 (a), (b)는 시리얼 데이터(S1), 기준 신호(S4) 및 스트로브 신호(S5)를 나타내는 타임챠트이다. 도 2의 (a)는 초기 상태를, 도 2의 (b)는 초기 상태로부터 일정 시간 경과한 상태를 나타낸다. 이하의 도면에 있어서, 종축 및 횡축은 보기 및 이해의 편의를 위하여 적절히 확대 또는 축소되어 있고, 실제의 스케일과는 상이하게 도시되어 있다.

초기 상태에 있어서, 기준 신호(S4)에는 지연 제어부(42)에 의하여 초기 지연(τ1)이 부여되어 있다. 따라서, 스트로브 신호(S5)는 기준 신호(S4)보다 초기 지연(τ1)만큼 지연되어 있다. 초기 지연(τ1)은 입력 래치 회로(14)의 셋업 시간, 홀드 시간을 고려하여 설정된다.

도 2의 (b)는, 시리얼 데이터(S1)가 지터의 영향에 의하여 초기 상태로부터 시간 τ2만큼 지연되는 방향으로 드리프트한 상태를 나타내고 있다. 또, 기준 신호(S4)는 시리얼 데이터(S1)의 지터 영향을 받지 않고, 위상 시프트는 발생하지 않기 때문에, 도 2의 (b)에는 나타내지 않고 있다.

시리얼 데이터(S1)가 드리프트하면, 변화점 검출 회로(16)에 의하여 추출되는 클럭 신호(S3)도 동일 시간 τ2만큼 드리프트한다. 상술한 바와 같이, 가변 지연 회로(40)는 기준 신호(S4)에 대하여, 초기 지연(τ1)에 더하여, 지연 제어 신호(S8a)에 따른 시프트 지연(τ3)을 부여하고, 기준 신호(S4)의 위상을, 초기 지연(τ1)을 기준으로 하여 시프트시킨다.

클럭 데이터 리커버리 회로(10)에 있어서, 클럭 신호(S3) 및 스트로브 신호(S5)에 대응하는 분주 클럭 신호(S6) 및 분주 스트로브 신호(S7)의 위상차가 최소가 되도록 피드백이 걸리기 때문에, 시프트 지연(τ3)은 드리프트 시간(τ2)과 추종한다. 즉, 시리얼 데이터(S1)가 지터를 가지는 경우이어도, 시리얼 데이터(S1)에 추종한 스트로브 신호(S5)를 생성하는 것이 가능하고, 시리얼 데이터(S1)의 각 비트 데이터를 래치하는 것이 가능하다.

이상의 설명으로부터, 도 1의 클럭 데이터 리커버리 회로(10)의 제 1의 이점이 명백해진다. 변화점 검출 회로(16)에 의하여 추출되는 클럭 신호(S3)의 위상은 시리얼 데이터(S1)의 지터에 상응하여 변동한다. 또한, 기준 신호(S4)의 위상은 클럭 신호(S3)의 위상 변동에 추종하도록 조절된다. 즉, 기준 신호(S4)에 부여한 시프트 지연(τ3)은 시리얼 데이터(S1)가 가지는 지터량(드리프트 시간)(τ2)을 나타 내는 데이터가 된다. 여기서, 시프트 지연(τ3)은, 지연 제어 신호(S8a)의 누적값에 따른 데이터가 되기 때문에, 본 실시형태에 따른 클럭 데이터 리커버리 회로(10)에 의하면, 시리얼 데이터(S1)의 지터량을 측정하는 것이 가능하다.

다음으로, 위상 시프트량 취득부(50) 및 가변 지연 회로(40)에 의하여 실행되는 지연의 리셋 동작에 대하여 설명한다.

상술한 바와 같이, 위상 시프트량 취득부(50)는 초기 지연(τ1)을 기준으로 하여 기준 신호(S4)에 부여한 시프트 지연(τ3)을 감시한다. 위상 시프트량 취득부(50)는 시프트 지연(τ3)이 시리얼 데이터(S1)의 비트 레이트 역수로 부여되는 유닛 인터벌(UI)의 정수(n)배에 도달하는 것을 검출한다.

가변 지연 회로(40)는, 초기 지연(τ1)을 기준으로 하는 시프트 지연(τ3)의 절대값이 유닛 인터벌(UI)의 정수(n)배에 도달한 것을 계기로 하여, 기준 신호(S4)에 부여하는 위상의 시프트량을 유닛 인터벌(UI)의 정수(m)배분 만큼, 초기 지연(τ1)에 근접하도록 변화시킨다. 즉, 시프트 지연(τ3)의 절대값을 유닛 인터벌(UI)의 정수배분 감소시킨다. 이 동작을 리셋 동작이라고 한다. 또, m=n이어도 좋고, m≠n이어도 좋다.

예를 들면, n=m=1의 경우, 시프트 지연(τ3)이 유닛 인터벌(UI)로 되면, 시프트 지연(τ3)을 0으로 하여 기준 신호(S4)에 부여하는 지연을 초기 지연(τ1)으로 리셋한다.

m=2, n=1의 경우, 시프트 지연(τ3)이 -2×UI가 되면, 리셋 동작에 의하여 시프트 지연(τ3)을 -UI로 설정한다. 또, m=n은 리셋 동작에 의하여 시프트 지연 (τ3)이 0이 되는 것을 의미하기 때문에, 리셋 후의 위상은 초기 지연(τ1)으로 설정된다.

이 리셋 동작에 의하여 제 2의 이점이 실현된다.

예를 들면, 가변 지연 소자(44)를 버퍼 체인 회로로 구성한 경우, 접속하는 인버터의 개수에 의하여, 기준 신호(S4)에 부가할 수 있는 지연량이 제한된다. 예를 들면, 가변 지연 소자(44)에 의한 부가할 수 있는 지연량이, 초기 지연(τ1)을 기준으로 하여 ±UI인 경우, 클럭 데이터 리커버리 회로(10)가 추종할 수 있는 시리얼 데이터(S1)의 지터량(지터 허용범위(jitter tolerance)라고도 한다)은, ±UI로 되어버린다.

본 실시형태에 따른 클럭 데이터 리커버리 회로(10)에서는, 초기 지연(τ1)을 기준으로 하는 시프트 지연(τ3)의 절대값이 유닛 인터벌(UI)에 도달하면, 초기 지연(τ1)으로 리셋한다. 따라서, 가변 지연 소자(44)에 의한 지연량의 범위에 제한되는 것 없이 시리얼 데이터(S1)의 지터 허용범위를 실질적으로 무한대로 하는 것이 가능하다.

시험장치(100)에 요구되는 지터 허용범위는, 지터 주파수에 의존하여 규정되고, 지터 주파수가 낮을수록 큰 지터 허용범위가 요구된다. 예를 들면 100Hz 이하의 지터 주파수에 대하여서는, 10UI를 넘는 허용범위가 요구되는 경우가 있다. 종래의 PLL 회로를 이용한 클럭 데이터 리커버리 회로에 의하여 실현되는 지터 허용범위는 기껏해야 몇UI이기 때문에, 이러한 용도에는 이용할 수 없는 것에 대하여, 본 실시형태에 따른 클럭 데이터 리커버리 회로(10)는 큰 지터 허용범위가 요구되 는 애플리케이션에도 알맞게 사용하는 것이 가능하다.

더욱이, DUT(110)가 대륙 사이의 통신 등의 초 장거리전송에 이용되는 디바이스인 경우, 수십～수백UI의 지터 허용범위가 요구되는 애플리케이션에 대해서도 본 실시형태에 따른 클럭 데이터 리커버리 회로(10)는 충분히 대응하는 것이 가능하다.

다음으로, 위상 시프트량 취득부(50)의 구성예 및 동작에 대하여 설명한다.

본 실시형태에 있어서, 지연 제어 신호(S8a)는, 분주 스트로브 신호(S7)에 대하여, 분주 클럭 신호(S6)의 위상이 앞서고 있는 것을 나타내는 제 1 상태와, 분주 클럭 신호(S6)의 위상이 지연되고 있는 것을 나타내는 제 2 상태를 취한다.

가변 지연 회로(40)는, 지연 제어 신호(S8a)가 제 1 상태일 때, 기준 신호(S4)에 부여하는 지연량을 유닛 인터벌(UI)의 정수분의 1의 단위시간 Δt만큼 감소시킨다. Δt는 가변 지연 소자(44)에 있어서, 지연의 단위 조절량에 상당한다. 반대로, 가변 지연 회로(40)는, 지연 제어 신호(S8a)가 제 2 상태일 때, 기준 신호(S4)에 부여하는 지연을 단위시간 Δt만큼 증가시킨다.

또, 지연 제어 신호(S8a)는, 분주 클럭 신호(S6)와 분주 스트로브 신호(S7)의 위상이 일치한 것을 나타내는 제 3 상태를 취하여도 좋다. 지연 제어 신호(S8a)가 제 3 상태를 취하는 경우, 기준 신호(S4)에 부여하는 지연을 변화시키지 않고, 현재의 지연량을 유지한다. 지연 제어 신호(S8a)에 제 3 상태를 마련한 경우, 위상차가 0의 상태에 있어서, 지연량이 고주파로 변동하는 것을 억제할 수 있기 때문에, 노이즈를 저감하는 점에서 유리하다.

위상 시프트량 취득부(50)는 업/다운 카운터(52), UI 시프트 감시부(54)를 포함한다. 지연 제어부(42)로부터 출력되는 데이터(S10)는 지연 제어 신호(S8a)의 상태를 나타낸다. 업/다운 카운터(52)는 데이터(S10)에 따라 카운트 업 또는 카운트 다운한다. 즉, 업/다운 카운터(52)의 카운트 값은, 초기 지연(τ1)에 대한 시프트 지연(τ3)을 나타내는 데이터가 된다.

UI 시프트 감시부(54)는, 업/다운 카운터(52)의 카운트 값을 소정값과 비교하는 것에 의하여, 시프트 지연(τ3)이 유닛 인터벌(UI)에 도달한 것을 검출한다. 예를 들면, UI 시프트 감시부(54)는, 업/다운 카운터(52)의 자릿수 올림(캐리) 또는 자릿수 빌림(보로우)를 감시하는 것에 의하여, 카운트 값과 소정값의 비교를 수행하여도 좋다. 즉, 카운트 업 또는 카운트 다운 중의 어느 하나가 많이 발생하면, 업/다운 카운터(52)에는 자릿수 올림 또는 자릿수 빌림이 발생한다. 따라서, 카운터의 비트수를 적절하게 설정하는 것에 의하여, 시프트 지연(τ3)이 유닛 인터벌(UI)에 도달한 것을 자릿수 올림 또는 자릿수 빌림의 발생으로서 검출하는 것이 가능하다.

UI 시프트 감시부(54)는 자릿수 올림, 자릿수 빌림에 따라, 카운트 업, 또는 카운트 다운 하는 카운터로 구성하여도 좋다. 이 경우, UI 시프트 감시부(54)의 카운트 값은, 초기 상태로부터 누적적으로 얼마의 UI분의 지터가 발생하였는지를 나타내는 데이터가 되고, 시험장치(100)의 내부에 있어서 효율적으로 이용하는 것이 가능하다. 예를 들면, 시험장치(100)는 이 데이터에 기초하여, DUT(110)의 검사를 종료하여도 좋다.

기대치 생성부(60)와 판정부(62) 사이에는, 기대치 사이클 시프트부(64)가 마련된다. 기대치 사이클 시프트부(64)는 입력된 기대치 데이터(S13)를 필요한 비트수만 시간적으로 시프트한다. 예를 들면, 기대치 사이클 시프트부(64)는 시프트 레지스터(shift register)나 배럴 시프터(barrel shifter)로 구성하여도 좋다.

위상 시프트량 취득부(50)는, 시프트 지연(τ3)의 절대값이 유닛 인터벌(UI)에 도달하면, 제어 데이터(S15)에 의하여 기대치 사이클 시프트부(64)에 대하여 통지한다. 제어 신호(S15)를 받아서, 기대치 사이클 시프트부(64)는, 기대치 데이터(S13)를 시간적으로 1비트 시프트시킨다. 이에 의하여, 판정부(62)에 대하여 시리얼 데이터(S1)의 지터에 추종한 기대치(S14)를 공급할 수 있다. 또, UI 시프트 감시부(54)를 카운터로 구성하는 경우, 기대치 사이클 시프트부(64)에 의한 기대치 데이터(S13)의 시프트량을, UI 시프트 감시부(54)의 카운트 값과 연동시켜도 좋다.

이상이 실시형태에 따른 클럭 데이터 리커버리 회로(10)의 구성 및 동작이다.

도 1의 클럭 데이터 리커버리 회로(10)에 의하면, PLL 회로 대신 DLL 회로를 이용하고, 더욱이 지연량을 모니터하는 위상 시프트량 취득부(50)를 마련한 것에 의하여 시리얼 데이터(S1)의 지터량을 측정하는 것이 가능해진다.

또한, 클럭 데이터 리커버리 회로(10)는, 위상 시프트량 취득부(50)에 의하여 측정된 지터량, 즉 기준 신호(S4)에 부여한 시프트 지연(τ3)이, 초기 지연(τ1)을 기준으로 하여 유닛 인터벌의 정수배의 소정량만큼 시프트하면, 가변 지연 소자(44)의 지연량을 리셋한다. 이에 의하여, 가변 지연 소자(44)에 의한 지터 허용 범위의 제한을 제거할 수 있다.

상기 실시형태는 예시일 뿐이고, 그들의 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형이 가능한 것은 물론, 이러한 변형예 또한, 본 발명의 범위에 포함되는 것은, 당업자에게 있어서 명백하다. 이하, 이러한 변형예에 대하여 설명한다.

도 3의 (a), (b)는, 변형예에 따른 클럭 데이터 리커버리 회로의 가변 지연 소자(44a)의 회로도, 및 그 동작을 설명하는 IQ 평면도이다. 가변 지연 소자(44a)는 90도 이상기(70), 제 1 믹서 회로(72), 제 2 믹서 회로(74), 가산기(76)를 포함하는 4상한(象限) 믹서 회로이다.

90도 이상기(70)는 기준 신호(S4)의 위상을 90도 지연시킨다. 도 3(b)의 φ1은 초기 지연(τ1)에 대응하고, φ3은 초기 지연(τ1)을 기준으로 하는 시프트 지연(τ3)에 대응한다. 지연 제어부(42a)는, cos(φ1+φ3)를 I 데이터(S22)로 하여, sin(φ1+φ3)을 Q 데이터(S23)로 하여 출력한다. 제 1 믹서 회로(72)는 I 데이터(S22)와 동상신호인 기준 신호(S4)를 곱셈하고, 제 2 믹서 회로(74)는 Q 데이터(S23)와 직교신호(S21)를 곱셈한다. 가산기(76)는 제 1 믹서 회로(72)와 제 2 믹서 회로(74)의 출력 신호를 가산한다.

도 3(a)의 가변 지연 회로(40a)에 의하면, 편각이 어느 방향으로 360도 회전하면, 초기 위상(φ1)으로 복귀하기 위하여 상술의 리셋 동작을 진행하지 않고, 실질적으로 무한한 지터 허용범위를 실현할 수 있다. 또한, 위상 시프트량 취득부(50)를 마련하는 것에 의하여, 지연 제어 신호(S8a)에 기초하여 시리얼 데이 터(S1)의 드리프트량을 측정하는 것이 가능해진다.

도 1의 클럭 데이터 리커버리 회로(10), 또는 도 3(a)의 가변 지연 회로(40a)를 이용한 변형예는, 시리얼 데이터(S1)에 끼워 넣어진 클럭 신호(S3)를 추출하고, 스트로브 신호(S5)를 생성하는 회로였다. 이에 대하여, DUT가 시리얼 데이터(S1)와 동시에, 이와 동기한 클럭 신호를 송신하는 소스 싱크로너스(Source Synchronous)방식에도 본 발명은 적용 가능하다.

이 경우, 변화점 검출 회로(16)가 불필요하게 되고, 위상 비교부(20)에 대한 클럭 신호(S3)로서, DUT(110)로부터 시리얼 데이터(S1)와 동기하여 출력되는 클럭 신호를 이용하면 된다.

소스 싱크로너스 방식의 경우, 시리얼 데이터와 클럭 신호 사이의 상대적인 위상차에 변동이 없다면, 이론상, 전송 에러는 발생하지 않는다. 즉, 시리얼 데이터와 클럭 신호의 드리프트량이 동일하면, 방대한 드리프트가 발생하여도 데이터 수신이 가능해진다. 따라서, 소스 싱크로너스 디바이스를 DUT로 하는 시험장치의 경우, 매우 큰 지터 허용범위가 요구된다. 지터 허용범위에 실질적인 제한이 존재하지 않고, 또한 지터량을 측정할 수 있는 본 실시형태에 따른 클럭 데이터 리커버리 회로는, 소스 싱크로너스 디바이스를 검사하는 시험장치(100)에도 바람직하게 이용할 수 있다.

실시형태에서는, 클럭 데이터 리커버리 회로(10)에 대한 입력이 시리얼 데이터인 경우에 대하여 설명하였지만, 본 발명은 이에 한정되지 않고, 비트 스트림으로서 입력되는 다양한 데이터에 적용 가능하다.

실시형태에 근거하여, 본 발명을 설명하였지만, 실시형태는, 본 발명의 원리, 응용을 나타내고 있는 것에 지나지 않고, 실시형태에는, 청구 범위에 규정된 본 발명의 사상을 이탈하지 않는 범위에 있어서, 다양한 변형예나 배치 변경이 가능하다.

본 발명은, 반도체시험에 이용할 수 있다.

Claims

입력 데이터에 부수하는 클럭 신호에 기초하고, 스트로브 신호를 생성하여, 상기 입력 데이터를 수신하는 클럭 데이터 리커버리 회로이고,

소정의 주파수를 갖는 기준 신호에 초기 지연 및 지연 제어 신호에 상응한 시프트 지연을 부여하고, 상기 기준 신호의 위상을, 초기 지연을 기준으로 시프트시키는 가변 지연 회로와,

상기 클럭 신호와 상기 가변 지연 회로의 출력 신호의 주파수를 일치시키고, 주파수가 일치된 두 신호의 위상차에 상응한 위상차 데이터를 생성하는 위상 비교기와,

상기 위상 비교기에 의하여 생성된 상기 위상차 데이터를 필터링하고, 상기 가변 지연 회로에 상기 지연 제어 신호로서 출력하는 루프 필터와,

상기 가변 지연 회로가 상기 기준 신호에 부여한 상기 시프트 지연을, 상기 지연 제어 신호를 누적적으로 감시하는 것에 의하여 취득하는 위상 시프트량 취득부를 구비하고,

상기 가변 지연 회로의 출력 신호를, 상기 입력 데이터에 포함되는 각 비트 데이터를 래치하는 래치 회로에 대하여, 스트로브 신호로서 공급하는 것을 특징으로 하는 클럭 데이터 리커버리 회로.
제 1항에 있어서,

상기 가변 지연 회로는 상기 시프트 지연의 절대값이 상기 입력 데이터의 유 닛 인터벌의 정수배에 도달한 것을 계기로 하여, 상기 시프트 지연의 절대값을 유닛 인터벌의 정수배분 감소시키는 것을 특징으로 하는 클럭 데이터 리커버리 회로.
제 2항에 있어서,

상기 지연 제어 신호는, 위상비교 결과, 상기 클럭 신호의 위상이 앞서고 있는 것을 나타내는 제 1 상태와, 상기 클럭 신호의 위상이 지연되고 있는 것을 나타내는 제 2 상태를 취하고,

상기 가변 지연 회로는, 상기 지연 제어 신호가 제 1 상태일 때, 상기 시프트 지연을 상기 유닛 인터벌의 정수분의 1로 규정되는 단위 시간분만큼 감소시키고, 상기 지연 제어 신호가 제 2 상태일 때, 상기 시프트 지연을 상기 단위 시간분만큼 증가시키고,

상기 위상 시프트량 취득부는,

상기 지연 제어 신호의 상태에 따라서 카운트 업 또는 카운트 다운하는 업/다운 카운터와,

상기 업/다운 카운터의 카운트 값을 소정값과 비교하는 것에 의하여, 상기 시프트 지연의 누적량이 유닛 인터벌에 도달한 것을 검출하는 유닛 인터벌 시프트 감시부를 포함하는 것을 특징으로 하는 클럭 데이터 리커버리 회로.
제 3항에 있어서,

상기 유닛 인터벌 시프트 감시부는 상기 업/다운 카운터의 자릿수 올림 또는 자릿수 빌림을 감시하는 것에 의하여, 상기 카운트 값과 상기 소정값과의 비교를 수행하는 것을 특징으로 하는 클럭 데이터 리커버리 회로.
제 1항 내지 제 4항 중의 어느 한 항에 있어서,

상기 가변 지연 회로는 버퍼 체인 회로를 포함하는 것을 특징으로 하는 클럭 데이터 리커버리 회로.
제 1항 내지 제 4항 중의 어느 한 항에 있어서,

상기 가변 지연 회로는, 상기 기준 신호 및 상기 기준 신호를 90도 위상 시프트한 신호를 각각 동상성분 및 직교성분으로 하고, 상기 지연 제어 신호를 변조 신호로 하여 직교 변조하는 4상한(象限) 믹서 회로를 포함하는 것을 특징으로 하는 클럭 데이터 리커버리 회로.
청구항 1 내지 청구항 4 중 어느 한 항에 기재된 클럭 데이터 리커버리 회로와,

상기 클럭 데이터 리커버리 회로의 상기 가변 지연 회로의 출력 신호를 스트로브 신호로서 상기 입력 데이터에 포함되는 각 비트 데이터를 래치하는 래치 회로를 포함하는 것을 특징으로 하는 시험장치.
제 7항에 있어서,

상기 래치 회로의 출력 데이터가 취해야 할 기대치를 생성하는 기대치 생성부와,

상기 기대치를 상기 래치 회로의 출력 데이터와 비교하는 판정부를 더 구비하고,

상기 기대치 생성부는, 상기 시프트 지연의 누적값이 유닛 인터벌에 도달하는 것이 검출되면, 상기 기대치를 시간적으로 1비트 시프트시키는 것을 특징으로 하는 시험장치.
입력 데이터에 부수하는 클럭 신호에 기초하고, 스트로브 신호를 생성하여, 상기 입력 데이터를 수신하는 클럭 데이터 리커버리 방법이고,

소정의 주파수를 갖는 기준 신호에, 그 위상이 상기 클럭 신호의 위상과 합치하도록 피드백에 의하여 위상 시프트를 부여하는 스텝과,

위상 시프트된 상기 기준 신호를 스트로브 신호로 하여 상기 입력 데이터에 포함되는 각 비트 데이터를 래치하는 스텝과,

상기 기준 신호에 부여한 위상 시프트를 누적적으로 취득하는 스텝을 구비하는 것을 특징으로 하는 클럭 데이터 리커버리 방법.