JPH1050001A - 再生装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 補間による誤差に起因するデータ誤り率を低
減する。 【解決手段】 加算器２５は、遅延素子２１で遅延させ
たサンプル値を加算器２２およびビットシフタ２３で９
倍にした値（９Ｓ_i+1）と、その値を遅延素子２６によ
り遅延させた値（９Ｓ_i）の和（９Ｓ_i+1＋９Ｓ_i）を加
算器２７に出力する。加算器２９は、遅延素子２１，２
４，２５により遅延させたサンプル値Ｓ_i-1と、Ａ／Ｄ
コンバータより供給されたサンプル値Ｓ_i+2の和（Ｓ_i+2
＋Ｓ_i-1）を加算器２７に出力する。加算器２７は、そ
れらの値の差をビットシフタ３０に出力する。ビットシ
フタ３０は、その値を４ビットだけＬＳＢ側にビットシ
フトした値を、第１の補間値として、サンプル値
Ｓ_i+1，Ｓ_iとともに第２補間回路に出力する。このよう
にしてサンプル値の数を擬似的に増加させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、再生装置および方
法に関し、特に、所定の信号を第１のクロック信号に同
期してサンプリングして生成された第１のデジタル値か
ら、第１のクロック信号におけるサンプリングのタイミ
ングと異なる所定の時刻における第２のデジタル値を、
少なくとも２次以上の関数を利用して補間し、第１のデ
ジタル値および第２のデジタル値から、第２のクロック
信号の所定の位相における、所定の信号の補間値を、再
生信号として算出する再生装置および方法に関する。

【０００２】

【従来の技術】コンパクトディスクなどに代表されるデ
ジタルデータを保持する記録媒体が広く普及している。

【０００３】このような記録媒体である光ディスク、光
磁気ディスクなどに記録されているデジタルデータを再
生する場合、ディスクから検出した信号よりクロック信
号を抽出し、そのクロック信号に同期して、検出した信
号からデジタルデータを再生する自己同期を利用するこ
とが多い。

【０００４】このような自己同期においては、検出した
信号からＰＬＬ（Phase Locked Loop）回路でクロック
信号を抽出する。

【０００５】図１７は、アナログ方式のＰＬＬ回路を有
する従来の再生装置の一構成例を示している。

【０００６】読み取り装置１２１は、コンパクトディス
クなどの光ディスク２０１にレーザ光を照射し、光ディ
スク２０１で反射したレーザ光（戻り光）を受光し、受
光した戻り光の光量に対応する電気信号（再生信号）を
波形整形器１２２に出力するようになされている。

【０００７】波形整形器１２２は、読み取り装置１２１
より供給された再生信号を２値化し、２値化した信号
を、再生信号としてラッチ回路１２３およびアナログＰ
ＬＬ回路１２４に出力するようになされている。

【０００８】アナログＰＬＬ回路１２４は、波形整形器
１２２より供給された再生信号からクロック信号を抽出
し、その信号をラッチ回路１２３に出力するようになさ
れている。この再生信号においては、所定のビット間隔
Ｔの整数倍の間隔（光ディスク２０１に記録されている
データに対応する）で、その値（０または１）が変化す
る。従って、アナログＰＬＬ回路１２４は、この間隔か
ら、ビット間隔Ｔを抽出し、このビット間隔Ｔに対応し
た周期のクロック信号を発生する。

【０００９】このアナログＰＬＬ回路１２４において
は、位相比較器１４１は、波形整形器１２２より供給さ
れた再生信号と、電圧制御発振器（ＶＣＯ）１４３によ
り発振されたクロック信号（ＰＬＬクロック信号）との
位相誤差を算出し、その位相誤差をループフィルタ１４
２に出力し、ループフィルタ１４２は、位相比較器１４
１より供給された位相誤差の不要な周波数帯域の成分
（高周波成分）を除去した後、処理された位相誤差をＶ
ＣＯ１４３に出力する。

【００１０】ＶＣＯ１４３は、ループフィルタ１４２よ
り供給された信号の電圧値に応じて、波形整形器１２２
より供給された再生信号に対する位相誤差がなくなるよ
うに、発振周波数を調整しながらクロック信号を発振
し、そのクロック信号を位相比較器１４１およびラッチ
回路１２３に出力する。

【００１１】このようにして、アナログＰＬＬ回路１２
４は、再生信号に同期したクロック信号を生成する。

【００１２】ラッチ回路１２３は、アナログＰＬＬ回路
１２４より供給されたクロック信号に同期して、波形整
形器１２２より供給された再生信号を、後段の再生回路
（図示せず）に出力するようになされている。

【００１３】アナログ回路である上述のＰＬＬ回路１２
４は、環境変化、経時変化、部品のばらつきなどの影響
を受けやすいという問題を有している。また、アナログ
回路であるため、高集積化が困難であるという問題を有
している。

【００１４】そこで、そのような問題を解決する、デジ
タル化されたＰＬＬ回路が開発されている。

【００１５】図１８は、デジタルＰＬＬ回路の一構成例
を示している。

【００１６】デジタルＰＬＬ回路では、デジタル化され
た位相比較器１６１およびループフィルタ１６２が利用
されるとともに、ＶＣＯの代わりに、可変周波数発振器
（ＶＦＯ）１６３が利用される。このＶＦＯ１６３は、
ループフィルタ１６２を介して供給された位相誤差（デ
ジタル値）に応じて、所定の周波数の発振信号に対し
て、パルスの付加または除去を行うことにより周波数を
調整する。あるいは、ＶＦＯ１６３は、ループフィルタ
１６２を介して供給された位相誤差に応じて、発振周波
数の異なる２つの内蔵する発振器を切り換えて使用し、
発振周波数を調整する。

【００１７】位相誤差に応じて滑らかに発振周波数を調
整する場合、ＶＦＯ１６３は、出力する信号の周波数に
対して数倍の周波数の信号を、位相誤差に応じて発振周
波数の調整を行いながら出力し、分周器１６４が、その
信号を分周した後、出力信号（クロック信号）を位相比
較器１６１に供給するとともに、後段の回路（図示せ
ず）に出力している。

【００１８】しかしながら、データの処理速度が速い装
置や高転送速度を有する装置においては、クロック信号
の周波数が高く、そのクロック信号の周波数のさらに数
倍の周波数の信号を発振するＶＦＯを実現することは困
難であり、実現した場合においても、コストが高いとい
う問題を有している。

【００１９】そこで、本出願人は、先に、図１９に示す
ように、第１のクロック信号に同期して、再生信号の位
相誤差に応じてクロック周波数を調整しながら第２のク
ロック信号を生成し、再生信号を第１のクロック信号に
同期してサンプリングして生成されたサンプル値（第１
のデジタル値）から、第２のクロック信号の所定の位相
における補間値を算出するようにして、比較的低いクロ
ック周波数で動作する装置を、例えば特願平８−１８４
４２８号に開示した。

【００２０】この装置においては、ＰＬＬの構成要素と
して補間回路（第２のクロック信号の所定の位相におけ
る補間値を算出する回路）が組み込まれているので、Ｐ
ＬＬの処理を高速に行うために（即ち、広域において良
好なループ特性を確保するために）、線形補間のように
簡単な計算方式を利用して再生信号の補間値を算出して
いる。

【００２１】

【発明が解決しようとする課題】しかしながら、線形補
間のように簡単な補間方法では、補間における誤差に起
因してデータの誤りが発生するので、データ誤り率を低
減させることが困難であるという問題を有している。

【００２２】本発明は、このような状況に鑑みてなされ
たもので、再生信号のサンプル値より、少なくとも２次
以上の関数を利用して、サンプリングが行われる第１の
クロックに同期したタイミングとは異なるタイミングに
おける再生信号の補間値を算出し、その補間値と、サン
プル値より、第２のクロック信号の所定の位相における
補間値を算出するようにして、第２のクロック信号の所
定の位相における補間値の誤差を低減し、データ誤り率
を低減させるようにするものである。

【００２３】

【課題を解決するための手段】請求項１に記載の再生装
置は、所定の信号を第１のクロック信号に同期してサン
プリングして生成された第１のデジタル値から、第１の
クロック信号のサンプリングのタイミングと異なる所定
の時刻における第２のデジタル値を、少なくとも２次以
上の関数を利用して補間する第１の補間手段と、第１の
デジタル値および第２のデジタル値から、第２のクロッ
ク信号の所定の位相における、所定の信号の補間値を算
出する第２の補間手段と、補間値の位相誤差を算出する
位相誤差算出手段と、位相誤差に応じてクロック周波数
を調整しながら第２のクロック信号を生成するクロック
信号生成手段とを備えることを特徴とする。

【００２４】請求項５に記載の再生方法は、所定の信号
を第１のクロック信号に同期してサンプリングして生成
された第１のデジタル値から、第１のクロック信号のサ
ンプリングのタイミングと異なる所定の時刻における第
２のデジタル値を、少なくとも２次以上の関数を利用し
て補間するステップと、第１のデジタル値および第２の
デジタル値から、第２のクロック信号の所定の位相にお
ける、所定の信号の補間値を算出するステップと、補間
値の位相誤差を算出するステップと、位相誤差に応じて
クロック周波数を調整しながら第２のクロック信号を生
成するステップとを備えることを特徴とする。

【００２５】請求項１に記載の再生装置においては、第
１の補間手段は、所定の信号を第１のクロック信号に同
期してサンプリングして生成された第１のデジタル値か
ら、第１のクロック信号のサンプリングのタイミングと
異なる所定の時刻における第２のデジタル値を、少なく
とも２次以上の関数を利用して補間し、第２の補間手段
は、第１のデジタル値および第２のデジタル値から、第
２のクロック信号の所定の位相における、所定の信号の
補間値を算出し、位相誤差算出手段は、補間値の位相誤
差を算出し、クロック信号生成手段は、位相誤差に応じ
てクロック周波数を調整しながら第２のクロック信号を
生成する。

【００２６】請求項５に記載の再生方法においては、所
定の信号を第１のクロック信号に同期してサンプリング
して生成された第１のデジタル値から、第１のクロック
信号のサンプリングのタイミングと異なる所定の時刻に
おける第２のデジタル値を、少なくとも２次以上の関数
を利用して補間し、第１のデジタル値および第２のデジ
タル値から、第２のクロック信号の所定の位相におけ
る、所定の信号の補間値を算出し、補間値の位相誤差を
算出し、位相誤差に応じてクロック周波数を調整しなが
ら第２のクロック信号を生成する。

【００２７】

【発明の実施の形態】図１は、本発明の再生装置の一実
施例の構成例を示している。

【００２８】読み取り装置１は、コンパクトディスクな
どの光ディスク２０１にレーザ光を照射し、光ディスク
２０１で反射したレーザ光（戻り光）を受光し、受光し
た戻り光の光量に対応する電気信号（再生信号）をＡ／
Ｄコンバータ２に出力するようになされている。

【００２９】Ａ／Ｄコンバータ２は、読み取り装置１よ
り供給された再生信号から、システムクロック（第１の
クロック信号）に同期してサンプリングした値（サンプ
ル値）（所定のビット数のデジタル値）を第１補間回路
３（第１の補間手段）に出力するようになされている。

【００３０】第１補間回路３は、Ａ／Ｄコンバータ２よ
りシステムクロックに同期して供給された複数のサンプ
ル値を基点データとして、少なくとも２次以上の関数
（例えば３次関数）を利用して補間を行い、それらのサ
ンプル値が生成されたクロックの中間の時刻における再
生信号の値（第１の補間値）を算出するようになされて
いる。

【００３１】第１補間回路３は、２つのサンプル値と、
それらのサンプル値が生成された時刻の中間の時刻にお
ける再生信号の値として算出された第１の補間値（第２
のデジタル値）を、システムクロックに同期して第２補
間回路４（第２の補間手段）に出力するようになされて
いる。

【００３２】第２補間回路４は、システムクロックで動
作し、ＰＬＬクロック位相信号発生器８（クロック信号
生成手段）よりシステムクロックに同期して供給された
ＰＬＬクロック位相信号（第２のクロック信号）の値に
応じて、ＰＬＬクロック位相信号の位相がゼロであると
きの再生信号の値（第２の補間値）を、第１補間回路３
より供給された、２つのサンプル値のうちのいずれか一
方と、第１の補間値の２点を基点として線形補間で算出
し、その第２の補間値（所定のビット数のデジタル値）
を２値化回路５および位相誤差検出回路６（位相誤差算
出手段）に出力するようになされている。

【００３３】２値化回路５は、システムクロックで動作
し、ＰＬＬクロック位相信号発生器８より第２補間回路
４を介してイネーブル信号が供給されると、第２補間回
路４より供給された再生信号の補間値を２値化し
（「０」または「１」に変換し）、その２値化後のデー
タを後段の再生回路（図示せず）に出力するようになさ
れている。

【００３４】位相誤差検出回路６は、システムクロック
で動作し、第２補間回路４より供給された補間値の、正
から負、あるいは、負から正への変化（ゼロクロス）を
検出し、そのゼロクロスの時刻に応じて位相誤差信号を
ループフィルタ７に出力するようになされている。

【００３５】ループフィルタ７は、システムクロックで
動作し、位相誤差検出回路６より供給された位相誤差信
号の高周波成分を抑制した後、ＰＬＬクロック位相信号
発生器８に出力するようになされている。

【００３６】ＰＬＬクロック位相信号発生器８は、シス
テムクロックで動作し、ループフィルタ７より供給され
た位相誤差信号（高周波成分を抑制したもの）に対応し
て、鋸波であるＰＬＬクロック位相信号を生成し、その
ＰＬＬクロック位相信号を第２補間回路４に供給するよ
うになされている。

【００３７】図２は、第１補間回路３の一構成例を示し
ている。この第１補間回路３は、時刻ｔ_i-1，ｔ_i，ｔ
_i+1，ｔ_i+2における４つのサンプル値Ｓ_i-1，Ｓ_i，Ｓ
_i+1，Ｓ_{i +2}を基点として、３次関数を利用して補間を行
い、時刻ｔ_iと時刻ｔ_i+1の中間の時刻（（ｔ_i＋ｔ_i+1）
／２）における再生信号の値（第１の補間値）Ｓ_i’を
算出するようになされている。

【００３８】なお、第１の補間値Ｓ_i’は、３次のフィ
ッティング関数 ｙ＝ａ・ｔ³＋ｂ・ｔ²＋ｃ・ｔ＋ｄ に、各サンプル値に対応して生成される４つの関係 Ｓ_i+2＝ａ・ｔ_i+2 ³＋ｂ・ｔ_i+2 ²＋ｃ・ｔ_i+2＋ｄ Ｓ_i+1＝ａ・ｔ_i+1 ³＋ｂ・ｔ_i+1 ²＋ｃ・ｔ_i+1＋ｄ Ｓ_i ＝ａ・ｔ_i ³ ＋ｂ・ｔ_i ² ＋ｃ・ｔ_i ＋ｄ Ｓ_i-1＝ａ・ｔ_i-1 ³＋ｂ・ｔ_i-1 ²＋ｃ・ｔ_i-1＋ｄ より算出される係数ａ，ｂ，ｃ，ｄを代入して、時刻
（（ｔ_i＋ｔ_i+1）／２）におけるフィッティング関数の
値（即ち、（Ｓ_i-1−９Ｓ_i+1−９Ｓ_i＋Ｓ_i+2）／１６）
として算出される。

【００３９】遅延素子２１は、Ａ／Ｄコンバータ２より
供給されたサンプル値Ｓ_i+2を、１システムクロックの
間だけ保持し、次のクロックで、その値を第２補間回路
４、加算器２２、ビットシフタ２３、および、遅延素子
２４に出力するようになされている。即ち、Ａ／Ｄコン
バータ２よりサンプル値Ｓ_i+2が供給されるクロックに
おいて、遅延素子２１は、１クロック前のサンプル値Ｓ
_i+1を、第２補間回路４、加算器２２、ビットシフタ２
３、および、遅延素子２４に出力する。

【００４０】ビットシフタ２３は、遅延素子２１より供
給されたサンプル値Ｓ_i+1を、３ビットだけＭＳＢ（Mos
t Significant Bit）側にビットシフトした値（即ち、
８・Ｓ_i+1）を加算器２２に出力するようになされてい
る。

【００４１】加算器２２は、遅延素子２１より供給され
たサンプル値Ｓ_i+1と、ビットシフタ２３より供給され
た値（８・Ｓ_i+1）の和を計算し、その計算結果（９・
Ｓ_i+1）を加算器２５および遅延素子２６に出力するよ
うになされている。

【００４２】遅延素子２６は、加算器２２より供給され
た値（９・Ｓ_i+1）を、１システムクロックの間だけ保
持し、次のクロックで、その値を加算器２５に出力する
ようになされている。即ち、加算器２２より値（９・Ｓ
_i+1）が供給されるクロックにおいて、遅延素子２６
は、１クロックの間だけ保持されていた値（９・Ｓ_i）
を、加算器２５に出力する。

【００４３】加算器２５は、遅延素子２６より供給され
た値（９・Ｓ_i）と、加算器２２より供給された値（９
・Ｓ_i+1）の和を計算し、その計算結果（９・Ｓ_i＋９・
Ｓ_{i+ 1}）を加算器２７に出力するようになされている。

【００４４】遅延素子２４は、遅延素子２１より供給さ
れたサンプル値Ｓ_i+1を、１システムクロックの間だけ
保持し、次のクロックで、その値を遅延素子２８および
第２補間回路４に出力するようになされている。即ち、
遅延素子２１よりサンプル値Ｓ_i+1が供給されるクロッ
クにおいて、遅延素子２４は、１クロックの間だけ保持
していたサンプル値Ｓ_iを、遅延素子２８および第２補
間回路４に出力する。

【００４５】遅延素子２８は、遅延素子２４より供給さ
れたサンプル値Ｓ_iを、１システムクロックの間だけ保
持し、次のクロックで、その値を加算器２９に出力する
ようになされている。即ち、遅延素子２４よりサンプル
値Ｓ_iが供給されるクロックにおいて、遅延素子２８
は、１クロックの間だけ保持していたサンプル値Ｓ
_ｉ−１を加算器２９に出力する。

【００４６】加算器２９は、遅延素子２８より供給され
たサンプル値Ｓ_ｉ−１と、Ａ／Ｄコンバータ２より供給
されたサンプル値Ｓ_i+2の和を計算し、その計算結果
（Ｓ_i-1＋Ｓ_i+2）を加算器２７に出力するようになされ
ている。

【００４７】加算器（減算器）２７は、加算器２５より
供給された値（９Ｓ_i＋９Ｓ_i+1）と、加算器２９より供
給された値（Ｓ_i-1＋Ｓ_i+2）の差を計算し、その計算結
果（Ｓ_i-1−９Ｓ_i+1−９Ｓ_i＋Ｓ_i+2）をビットシフタ３
０に出力するようになされている。

【００４８】ビットシフタ３０は、供給された値を、Ｌ
ＳＢ（Least Significant Bit）側に４ビットだけビッ
トシフトした後、その値を第１の補間値Ｓ_i’として第
２補間回路４に出力するようになされている。

【００４９】図３は、第２補間回路４の一構成例を示し
ている。

【００５０】ビットシフタ４１は、ＰＬＬクロック位相
信号発生器８より供給された定数Ａ（デジタル値）を、
ＬＳＢ側に１ビットだけビットシフトした値（即ち、Ａ
／２）を、比較器４２、加算器４７、および、加算器４
９に出力するようになされている。

【００５１】比較器４２は、ビットシフタ４１より供給
された値（Ａ／２）と、ＰＬＬクロック位相信号発生器
８より供給されたＰＬＬクロック位相信号の値Ｐ_i+1の
差（Ｐ_i+1−Ａ／２）を計算し、その値が正である場
合、所定の正の制御信号を、セレクタ４３乃至４６に出
力し、その値がゼロまたは負である場合、所定の負の制
御信号を、セレクタ４３乃至４６に出力するようになさ
れている。

【００５２】セレクタ４３は、第１補間回路３から、端
子ａを介してサンプル値Ｓ_i+1を受け取るとともに、端
子ｂを介して第１の補間値Ｓ_i’を受け取り、比較器４
２より正の制御信号が供給された場合、端子ｂを介して
供給された第１の補間値Ｓ_i’を乗算器５０に出力し、
比較器４２より負の制御信号が供給された場合、端子ａ
を介して供給されたサンプル値Ｓ_i+1を乗算器５０に出
力するようになされている。

【００５３】セレクタ４４は、第１補間回路３から、端
子ａを介して第１の補間値Ｓ_i’を受け取るとともに、
端子ｂを介してサンプル値Ｓ_iを受け取り、比較器４２
より正の制御信号が供給された場合、端子ｂを介して供
給されたサンプル値Ｓ_iを乗算器５１に出力し、比較器
４２より負の制御信号が供給された場合、端子ａを介し
て供給された第１の補間値Ｓ_i’を乗算器５１に出力す
るようになされている。

【００５４】加算器（減算器）４７は、ビットシフタ４
１より供給された値（Ａ／２）と、ＰＬＬクロック位相
信号発生器８より供給されたＰＬＬクロック位相信号の
値Ｐ_i+1の差を計算し、その計算結果（Ａ／２−Ｐ_i+1）
をセレクタ４５に端子ａを介して供給するようになされ
ている。

【００５５】加算器（減算器）４８は、ＰＬＬクロック
位相信号発生器８より供給された定数Ａと、ＰＬＬクロ
ック位相信号発生器８より供給されたＰＬＬクロック位
相信号の値Ｐ_i+1の差を計算し、その計算結果（Ａ−Ｐ
_i+1）をセレクタ４５に端子ｂを介して供給するように
なされている。

【００５６】加算器（減算器）４９は、ＰＬＬクロック
位相信号発生器８より供給されたＰＬＬクロック位相信
号の値Ｐ_i+1と、ビットシフタ４１より供給された値
（Ａ／２）の差を計算し、その計算結果（Ｐ_i+1−Ａ／
２）をセレクタ４６に端子ｂを介して供給するようにな
されている。

【００５７】セレクタ４５は、加算器４７から端子ａを
介して、値（Ａ／２−Ｐ_i+1）を受け取るとともに、加
算器４８から端子ｂを介して、値（Ａ−Ｐ_i+1）を受け
取り、比較器４２より正の制御信号が供給された場合、
端子ｂを介して供給された値（Ａ−Ｐ_i+1）を乗算器５
０に出力し、比較器４２より負の制御信号が供給された
場合、端子ａを介して供給された値（Ａ／２−Ｐ_i+1）
を乗算器５０に出力するようになされている。

【００５８】セレクタ４６は、ＰＬＬクロック位相信号
発生器８から端子ａを介して、値Ｐ_i+1を受け取るとと
もに、加算器４９から端子ｂを介して、値（Ｐ_i+1−Ａ
／２）を受け取り、比較器４２より正の制御信号が供給
された場合、端子ｂを介して供給された値（Ｐ_i+1−Ａ
／２）を乗算器５１に出力し、比較器４２より負の制御
信号が供給された場合、端子ａを介して供給された値Ｐ
_i+1を乗算器５１に出力するようになされている。

【００５９】乗算器５０は、ＰＬＬクロック位相信号発
生器８よりイネーブル信号が供給されると、セレクタ４
３より供給された値（Ｓ_i+1またはＳ_i’）と、セレクタ
４５より供給された値（（Ａ／２−Ｐ_i+1）または（Ａ
−Ｐ_i+1））の積を計算し、その計算結果（Ｓ_i+1・（Ａ
／２−Ｐ_i+1）またはＳ_i’・（Ａ−Ｐ_i+1））を加算器
５２に出力するようになされている。

【００６０】乗算器５１は、ＰＬＬクロック位相信号発
生器８よりイネーブル信号が供給されると、セレクタ４
４より供給された値（Ｓ_i’またはＳ_i）と、セレクタ４
６より供給された値（Ｐ_i+1または（Ｐ_i+1−Ａ／２））
の積を計算し、その計算結果（Ｓ_i’・Ｐ_i+1またはＳ_i
・（Ｐ_i+1−Ａ／２））を加算器５２に出力するように
なされている。

【００６１】加算器５２は、乗算器５０より供給された
値（Ｓ_i+1・（Ａ／２−Ｐ_i+1）またはＳ_i’・（Ａ−Ｐ
_i+1））と、乗算器５１より供給された値（Ｓ_i’・Ｐ
_i+1またはＳ_i・（Ｐ_i+1−Ａ／２））の和を計算し、そ
の計算結果（（Ｓ_i+1・（Ａ／２−Ｐ_i+1）＋Ｓ_i’・Ｐ
_i+1）または（Ｓ_i’・（Ａ−Ｐ_i+1）＋Ｓ_i・（Ｐ_i+1−
Ａ／２）））をラッチ回路５３に出力するようになされ
ている。

【００６２】ラッチ回路５３は、内蔵するメモリの値を
第２の補間値Ｌ_iとして２値化回路５および位相誤差検
出回路６に出力するとともに、ＰＬＬクロック位相信号
発生器８よりイネーブル信号が供給されると、加算器５
２より供給された値で、そのメモリの値を更新するよう
になされている。

【００６３】図４は、位相誤差検出回路６の一構成例を
示している。遅延素子６１は、第２補間回路４より供給
された第２の補間値Ｌ_iを、１システムクロックの期間
だけ保持し、次のシステムクロックで位相誤差算出回路
６２およびゼロクロス検出回路６３に出力するようにな
されている。即ち、第２の補間値Ｌ_iが供給されたクロ
ックにおいて、遅延素子６１は、１クロック前に供給さ
れた第２の補間値Ｌ_{i- 1}を位相誤差算出回路６２および
ゼロクロス検出回路６３に出力する。

【００６４】ゼロクロス検出回路６３は、遅延素子６１
より供給された１システムクロック前の第２の補間値Ｌ
_i-1と、第２補間回路４より供給された第２の補間値Ｌ_i
から、再生信号の補間値にゼロクロスが発生したか否か
を判断するようになされている。

【００６５】ゼロクロス検出回路６３は、Ｌ_i-1が正で
あり、かつ、Ｌ_iが負であるか否かを判断し、Ｌ_i-1が正
であり、かつ、Ｌ_iが負であると判断した場合、補間値
に立ち下がりのゼロクロスが発生したと判断し、それに
対応する信号を位相誤差算出回路６２に供給するととも
に、Ｌ_i-1が負であり、かつ、Ｌ_iが正であるか否かを判
断し、Ｌ_i-1が負であり、かつ、Ｌ_iが正である場合、補
間値に立ち上がりのゼロクロスが発生したと判断し、そ
れに対応する信号を位相誤差算出回路６２に供給するよ
うになされている。

【００６６】位相誤差算出回路６２は、ゼロクロス検出
回路６３より供給される信号に応じて、遅延素子６１よ
り供給された１システムクロック前の補間値Ｌ_i-1と、
第２補間回路４より供給された補間値Ｌ_iから、位相誤
差信号を算出し、ループフィルタ７に出力するようにな
されている。

【００６７】位相誤差算出回路６２は、立ち上がりのゼ
ロクロスに対応する信号が供給された場合、補間値Ｌ
_i-1と補間値Ｌ_iの和（Ｌ_i-1＋Ｌ_i）を計算し、その和を
位相誤差信号として、ループフィルタ７に出力するよう
になされている。

【００６８】位相誤差算出回路６２は、立ち下がりのゼ
ロクロスに対応する信号が供給された場合、補間値Ｌ
_i-1と補間値Ｌ_iの和に−１を乗じた値（−（Ｌ_i-1＋
Ｌ_i））を計算し、その値を位相誤差信号として、ルー
プフィルタ７に出力するようになされている。

【００６９】図５は、ＰＬＬクロック位相信号発生器８
の一構成例を示している。位相レジスタ上限値算出回路
８１は、システムクロックに従って動作し、ループフィ
ルタ７を介して供給された位相誤差信号の値に応じて、
ＰＬＬクロック位相レジスタ８７に保持される値の上限
値Ｘを算出し、その上限値Ｘを加算器（減算器）８２お
よび比較器８３に出力するようになされている。

【００７０】定数発生回路８４は、所定の定数Ａ（デジ
タル値）を発生し、その信号を加算器８５および第２補
間回路４に出力するようになされている。

【００７１】加算器８５は、定数発生回路８４より供給
された定数Ａと、ＰＬＬクロック位相レジスタ８７より
供給されたＰＬＬクロック位相信号Ｐ_iの和（Ｐ_i＋Ａ）
を計算し、その計算結果を加算器８２、比較器８３、お
よび、切替回路８６に出力するようになされている。

【００７２】加算器（減算器）８２は、加算器８５より
供給された値（Ｐ_i＋Ａ）と、位相レジスタ上限値算出
回路８１より供給された上限値Ｘの差を計算し、その計
算結果（Ｐ_i＋Ａ−Ｘ）を切替回路８６に出力するよう
になされている。

【００７３】比較器８３は、加算器８５より供給された
値（Ｐ_i＋Ａ）と、位相レジスタ上限値算出回路８１よ
り供給された上限値Ｘの差を計算し、その計算結果（Ｐ
_i＋Ａ−Ｘ）が正であるか否かを判断するようになされ
ている。

【００７４】比較器８３は、計算された値（Ｐ_i＋Ａ−
Ｘ）が正であると判断した場合（即ち、（Ｐ_i＋Ａ）＞
Ｘである場合）、第１の制御信号を切替回路８６および
遅延素子８８に供給し、計算結果（Ｐ_i＋Ａ−Ｘ）がゼ
ロ以下であると判断した場合（即ち、（Ｐ_i＋Ａ）≦Ｘ
である場合）、第２の制御信号を切替回路８６および遅
延素子８８に供給するようになされている。

【００７５】切替回路８６は、第１の制御信号が供給さ
れた場合（即ち、（Ｐ_i＋Ａ）＞Ｘである場合）、加算
器８２より供給された値（Ｐ_i＋Ａ−Ｘ）をＰＬＬクロ
ック位相レジスタ８７に出力し、第２の制御信号が供給
された場合（即ち、（Ｐ_i＋Ａ）≦Ｘである場合）、加
算器８５より供給された値（Ｐ_i＋Ａ）をＰＬＬクロッ
ク位相レジスタ８７に出力するようになされている。

【００７６】ＰＬＬクロック位相レジスタ８７は、シス
テムクロックに従って動作し、切替回路８６より供給さ
れた値（（Ｐ_i＋Ａ）または（Ｐ_i＋Ａ−Ｘ））を、内蔵
する記憶素子で記憶し、その値をＰＬＬクロック位相信
号の値Ｐ_iとして、加算器８５および第２補間回路４に
出力するようになされている。

【００７７】遅延素子８８は、比較器８３からの出力を
１システムクロックの期間だけ保持した後、その値をイ
ネーブル信号として第２補間回路４および２値化回路５
に出力するようになされている。

【００７８】このように、比較器８３の出力を、イネー
ブル信号として第２補間回路４および２値化回路５に出
力し、時刻ｔ_i-1乃至時刻ｔ_iにおいてＰＬＬクロック位
相信号Ｐにゼロクロスが発生した場合（即ち、比較器８
３により時刻ｔ_iにおいて演算されたＰ_i＋Ａの値が上限
値Ｘを超える場合）だけ、ＰＬＬクロック位相信号Ｐの
ゼロクロスに対応して、第２の補間値の更新および処理
（２値化処理など）が行われるようにしている。

【００７９】以上のように、このＰＬＬクロック位相信
号発生器８は、システムクロックに従って動作し、ＰＬ
Ｌクロック位相信号の値Ｐ_iを、１システムクロック毎
に定数Ａだけ増加していき、増加した値（Ｐ_i＋Ａ）が
上限値Ｘを超える場合、その増加した値（Ｐ_i＋Ａ）か
ら上限値Ｘを減算する（Ｐ_i＋Ａ−Ｘ）。即ち、ＰＬＬ
クロック位相信号発生器８は、図６に示すように、最大
振幅がＸであり、傾きがＡ／Δｔ（Δｔはシステムクロ
ックの周期）である鋸波のＰＬＬクロック位相信号Ｐ
の、各システムクロックにおける値Ｐ_iを算出する。

【００８０】次に、本実施例におけるサンプル値から、
第１の補間値を算出する動作について説明する。

【００８１】図２の第１補間回路３において、遅延素子
２１，２４，２５により３クロック分遅延させた、サン
プル値Ｓ_i-1が、加算器２９に出力される。

【００８２】遅延素子２１で１クロック分遅延させたサ
ンプル値を加算器２２およびビットシフタ２３によって
９倍にした値（９・Ｓ_i+1）が、加算器２５に出力され
るとともに、その値を遅延素子２６により１クロック分
だけ遅延させた値（９・Ｓ_i）が、加算器２５に出力さ
れる。

【００８３】加算器２５は、値（９・Ｓ_i+1）と値（９
・Ｓ_i）の和を計算し、その計算結果（９Ｓ_i+1＋９
Ｓ_i）を加算器２７に出力する。

【００８４】一方、加算器２９は、３クロック前のサン
プル値Ｓ_i-1とＡ／Ｄコンバータ２より供給されたサン
プル値Ｓ_i+2の和を計算し、その計算結果（Ｓ_i+2＋Ｓ
_i-1）を加算器２７に出力する。

【００８５】そして、加算器２７は、値（９Ｓ_i+1＋９
Ｓ_i）と、値（Ｓ_i+2＋Ｓ_i-1）の差を計算し、その計算
結果（Ｓ_i+2−９Ｓ_i+1−９Ｓ_i＋Ｓ_i-1）をビットシフタ
３０に出力する。

【００８６】ビットシフタ３０は、その値を、４ビット
だけＬＳＢ側にビットシフトした後、第１の補間値
Ｓ_i’（＝（Ｓ_i+2−９Ｓ_i+1−９Ｓ_i＋Ｓ_i-1）／１６）
として第２補間回路４に出力する。なお、ビットシフタ
３０は、ビットシフトを行うだけであるので、端数は切
り捨てられる。

【００８７】さらに、第１の補間値Ｓ_i’が第２補間回
路４に出力されるとき、遅延素子２１は、１クロック前
のサンプル値Ｓ_i+1を第２補間回路４に出力し、遅延素
子２４は、２クロック前のサンプル値Ｓ_iを第２補間回
路４に出力する。

【００８８】以上のようにして、第１補間回路３は、図
７に示すように、４つのサンプル値Ｓ_i-1乃至Ｓ_i+2を基
点として、３次関数による補間で、第１の補間値Ｓ_i’
を算出し、その第１の補間値Ｓ_i’、および、２つのサ
ンプル値Ｓ_i，Ｓ_i+1を、第２補間回路４に出力する。

【００８９】なお、ビットシフタ２３，３０は、入力さ
れたデータの各ビットが、そのビットに対応する、ビッ
トシフト後のビットとして出力されるように配線されて
いるだけであるので、データが入力されたクロックと同
一のクロックで、ビットシフト後のデータを出力する。

【００９０】また、第１補間回路３の加算器２２，２
５，２７，２９においては、ゲートの伝播遅延が生じる
が、回路を非常に高速（ゲートの伝播遅延と同程度の速
さ）で動作させない限り、特に問題にはならない。な
お、回路をゲートの伝播遅延と同程度の速さで動作させ
る場合においては、そのゲートの伝播遅延に対応して、
各部のタイミングを調整するために、遅延素子を設ける
ようにする。

【００９１】なお、本実施例においては、第１補間回路
３はＰＬＬの構成要素ではないので、第１の補間値の算
出に要する時間が、ＰＬＬの処理速度に影響を与えるこ
とはない。

【００９２】次に、本実施例におけるＰＬＬ動作につい
て説明する。

【００９３】最初に、位相誤差検出回路６において、ゼ
ロクロス検出回路６３は、１システムクロック前の再生
信号の補間値Ｌ_i-1と、補間値Ｌ_iを受け取り、Ｌ_i-1が
負であり、かつ、Ｌ_iが正であるか否かを判断し、Ｌ_i-1
が負であり、かつ、Ｌ_iが正である場合、補間値に立ち
上がりのゼロクロスが発生したと判断し、それに対応す
る信号を位相誤差算出回路６２に供給する。

【００９４】立ち上がりのゼロクロスに対応する信号が
供給されると、位相誤差算出回路６２は、１システムク
ロック前の補間値Ｌ_i-1と補間値Ｌ_iの和（Ｌ_i-1＋Ｌ_i）
を計算し、その和を位相誤差信号として、ループフィル
タ７に出力する。

【００９５】図８（ａ）は、立ち上がりのゼロクロスが
検出されたときの補間値Ｌ_i-1，Ｌ_iの値と位相誤差信号
Δθの値の関係を示している。補間値Ｌ_iの絶対値が、
補間値Ｌ_i-1の絶対値より大きい場合、Δθの値は、正
となる。これに対して、補間値Ｌ_iの絶対値が、補間値
Ｌ_i-1の絶対値より小さい場合、Δθの値は、負とな
る。

【００９６】一方、ゼロクロス検出回路６３は、Ｌ_i-1
が正であり、かつ、Ｌ_iが負であるか否かを判断し、Ｌ
_i-1が正であり、かつ、Ｌ_iが負であると判断した場合、
補間値に立ち下がりのゼロクロスが発生したと判断し、
それに対応する信号を位相誤差算出回路６２に供給す
る。

【００９７】立ち下がりのゼロクロスに対応する信号が
供給されると、位相誤差算出回路６２は、１システムク
ロック前の補間値Ｌ_i-1と補間値Ｌ_iの和に−１を乗じた
値（−（Ｌ_i-1＋Ｌ_i））を計算し、その値を位相誤差信
号として、ループフィルタ７に出力する。

【００９８】図８（ｂ）は、立ち下がりのゼロクロスが
検出されたときの補間値Ｌ_i-1，Ｌ_iの値と位相誤差信号
Δθの値の関係を示している。補間値Ｌ_iの絶対値が、
補間値Ｌ_i-1の絶対値より大きい場合、Δθの値は、正
となる。一方、補間値Ｌ_iの絶対値が、補間値Ｌ_i-1の絶
対値より小さい場合、Δθの値は、負となる。

【００９９】なお、補間値Ｌ_i-1および補間値Ｌ_iが同符
号である場合、ゼロクロスは発生していないので、ゼロ
クロス検出回路６３は、位相誤差算出回路６２に、特に
何も出力しない。そして、位相誤差算出回路６２は、ゼ
ロクロス検出回路６３によりゼロクロスに対応する信号
が供給されなかった場合、位相誤差信号として、ゼロを
ループフィルタ７に出力する。

【０１００】図８に示すように、立ち上がりのゼロクロ
スおよび立ち下がりのゼロクロスのいずれの場合におい
ても、時刻ｔ_i-1の補間値Ｌ_i-1と時刻ｔ_iの補間値Ｌ_iで
線形補間した値Ｌが０になる時刻が、時刻ｔ_i-1と時刻
ｔ_iの中点より小さい場合、ループフィルタ７に正の位
相誤差信号が供給され、値Ｌが０になる時刻が、時刻ｔ
_i-1と時刻ｔ_iの中点より大きい場合、ループフィルタ７
に負の位相誤差信号が供給される。

【０１０１】なお、位相誤差検出回路６には、ＰＬＬク
ロック位相信号発生器８により生成されたＰＬＬクロッ
ク位相信号は直接供給されないが、ＰＬＬクロック位相
信号にゼロクロスが発生しないときは、位相誤差検出回
路６に供給される再生信号の補間値が更新されないの
で、位相誤差検出回路６は、位相誤差信号としてゼロを
ループフィルタに出力することになり、間接的に、ＰＬ
Ｌクロック位相信号を反映するように動作している。

【０１０２】次に、ループフィルタ７は、位相誤差信号
の高周波成分を抑制し、ＰＬＬクロック位相信号発生器
８に出力する。このようにして、ループフィルタ７は、
ＰＬＬにおいて高域で位相が大きく遅れて正帰還がかか
らないようにするとともに、再生信号に含まれている符
号間干渉の成分や雑音を低減させている。

【０１０３】そして、ＰＬＬクロック位相信号発生器８
において、位相レジスタ上限値算出回路８１は、ループ
フィルタ７を介して供給された位相誤差信号の値に応じ
て、ＰＬＬクロック位相レジスタ８７に保持される値の
上限値Ｘを算出し、その上限値Ｘを加算器（減算器）６
２および比較器８３に出力する。

【０１０４】比較器８３は、加算器８５より供給された
値（Ｐ_i＋Ａ）と、位相レジスタ上限値算出回路８１よ
り供給された上限値Ｘとの差（Ｐ_i＋Ａ−Ｘ）を計算
し、値（Ｐ_i＋Ａ−Ｘ）が正であるか否かを判断し、値
（Ｐ_i＋Ａ−Ｘ）が正であると判断した場合（即ち、
（Ｐ_i＋Ａ）＞Ｘである場合）、切替回路８６を制御
し、加算器８２により算出された値（Ｐ_i＋Ａ−Ｘ）を
ＰＬＬクロック位相レジスタ８７に記憶させる。

【０１０５】一方、計算された値（Ｐ_i＋Ａ−Ｘ）がゼ
ロ以下であると判断した場合（即ち、（Ｐ_i＋Ａ）≦Ｘ
である場合）、比較器８３は、切替回路８６を制御し、
加算器８５により算出された値（Ｐ_i＋Ａ）をＰＬＬク
ロック位相レジスタ８７に記憶させる。

【０１０６】ＰＬＬクロック位相レジスタ８７は、切替
回路８６からの値を、内蔵する記憶素子において保持す
るとともに、その値をＰＬＬクロック位相信号の値Ｐ_i
として第２補間回路４に出力する。

【０１０７】このようにして、ＰＬＬクロック位相信号
発生器８は、図６に示すような鋸波であるＰＬＬクロッ
ク位相信号Ｐの、各システムクロックにおける値Ｐ_iを
算出し、第２補間回路４に出力する。そして、ＰＬＬク
ロック位相信号発生器８は、上限値Ｘを位相誤差信号に
応じて調整することにより、仮想的な鋸波であるＰＬＬ
クロック位相信号Ｐの周波数を調整している。

【０１０８】次に、第２補間回路４は、時刻ｔ_iおよび
時刻ｔ_i+1における、２つの連続するＰＬＬクロック位
相信号の値Ｐ_i，Ｐ_i+1から、仮想的なＰＬＬクロック位
相信号Ｐの位相がゼロである（即ち、ＰＬＬクロック位
相信号の値が０である、ゼロクロスが発生した）時刻を
算出し、ゼロクロスが発生した時刻における再生信号の
値（第２の補間値）を、第１補間回路３からのサンプル
値Ｓ_i+1，Ｓ_iおよび第１の補間値Ｓ_i’のうちの２つの
値（Ｓ_i+1とＳ_i’、または、Ｓ_i’とＳ_i）から線形補間
で算出する。

【０１０９】なお、ＰＬＬクロック位相信号Ｐのゼロク
ロスが区間（（ｔ_i＋ｔ_i+1）／２，ｔ_i+1］で発生した
場合においては、第２の補間値を、第１の補間値Ｓ_i’
およびサンプル値Ｓ_i+1から線形補間で算出し、ゼロク
ロスが区間［ｔ_i，（ｔ_i＋ｔ_i+1）／２］で発生した場
合においては、第２の補間値を、サンプル値Ｓ_iおよび
第１の補間値Ｓ_i’から線形補間で算出する。

【０１１０】ゼロクロスが区間（（ｔ_i＋ｔ_i+1）／２，
ｔ_i+1］で発生した場合においては、仮想的なＰＬＬク
ロック位相信号Ｐにゼロクロスが発生した時刻をｔ_zと
すると、図９に示すように、ＰＬＬクロック位相信号Ｐ
（鋸波）の傾きが一定であるので、（ｔ_z−（ｔ_i＋ｔ
_i+1）／２）と（ｔ_i+1−ｔ_z）の比（（ｔ_z−（ｔ_i＋ｔ_i
+1）／２）：（ｔ_i+1−ｔ_z））と、（Ａ／２−Ｐ_i+1）
とＰ_i+1の比（（Ａ／２−Ｐ_i+1）：Ｐ_i+1）は同一であ
る。

【０１１１】また、サンプル値Ｓ_i+1と第１の補間値
Ｓ_i’から補間値Ｌ_i+1’を線形補間で算出するので、
（ｔ_z−（ｔ_i＋ｔ_i+1）／２）と（ｔ_i+1−ｔ_z）の比
（（ｔ_z−（ｔ_i＋ｔ_i+1）／２）：（ｔ_i+1−ｔ_z））
と、（Ｌ_i+1’−Ｓ_i’）と（Ｓ_i+1−Ｌ_{i +1}’）の比
（（Ｌ_i+1’−Ｓ_i’）：（Ｓ_i+1−Ｌ_i+1’））は同一で
ある。

【０１１２】従って、（Ａ／２−Ｐ_i+1）とＰ_i+1の比
（（Ａ／２−Ｐ_i+1）：Ｐ_i+1）と、（Ｌ_i+1’−Ｓ_i’）
と（Ｓ_i+1−Ｓ_i’）の比（（Ｌ_i+1’−Ｓ_i’）：（Ｓ
_i+1−Ｌ_{i +1}’））は、同一であり、次式で表すことがで
きる。 （Ａ／２−Ｐ_i+1）：Ｐ_i+1＝（Ｌ_i+1’−Ｓ_i’）：（Ｓ
_i+1−Ｌ_i+1’）

【０１１３】この式を書き直すと、再生信号の補間値Ｌ
_i+1’は、次のようになる。 Ｌ_i+1’＝（Ｓ_i+1・（Ａ／２−Ｐ_i+1）＋Ｓ_i’・
Ｐ_i+1）／（Ａ／２）

【０１１４】一方、ゼロクロスが区間［ｔ_i，（ｔ_i＋ｔ
_i+1）／２］で発生した場合においては、図１０に示す
ように、ＰＬＬクロック位相信号Ｐ（鋸波）の傾きが一
定であるので、（ｔ_z−ｔ_i）と（（ｔ_i＋ｔ_i+1）／２−
ｔ_z）との比（（ｔ_z−ｔ_i）：（（ｔ_i＋ｔ_i+1）／２−
ｔ_z））と、（Ａ−Ｐ_i+1）と（Ｐ_i+1−Ａ／２）の比
（（Ａ−Ｐ_i+1）：（Ｐ_i+1−Ａ／２））は同一である。

【０１１５】また、サンプル値Ｓ_iと第１の補間値Ｓ_i’
から補間値Ｌ_i+1’を線形補間で算出するので、（ｔ_z−
ｔ_i）と（（ｔ_i＋ｔ_i+1）／２−ｔ_z）との比（（ｔ_z−
ｔ_i）：（（ｔ_i＋ｔ_i+1）／２−ｔ_z））と、（Ｓ_i−Ｌ
_i+1’）と（Ｌ_i+1’−Ｓ_i’）の比（（Ｓ_i−
Ｌ_i+1’）：（Ｌ_i+1’−Ｓ_i’））は同一である。

【０１１６】従って、（Ａ−Ｐ_i+1）と（Ｐ_i+1−Ａ／
２）の比（（Ａ−Ｐ_i+1）：（Ｐ_i+1−Ａ／２））と、
（Ｓ_i−Ｌ_i+1’）と（Ｌ_i+1’−Ｓ_i’）の比（（Ｓ_i−
Ｌ_i+1’）：（Ｌ_i+1’−Ｓ_i’））は、同一であり、次
式で表すことができる。 （Ａ−Ｐ_i+1）：（Ｐ_i+1−Ａ／２）＝（Ｓ_i−
Ｌ_i+1’）：（Ｌ_i+1’−Ｓ_i’）

【０１１７】この式を書き直すと、再生信号の補間値Ｌ
_i+1’は、次のようになる。 Ｌ_i+1’＝（Ｓ_i’・（Ａ−Ｐ_i+1）＋Ｓ_i・（Ｐ_i+1−Ａ
／２））／（Ａ／２）

【０１１８】以上のように、ゼロクロスが区間（（ｔ_i
＋ｔ_i+1）／２，ｔ_i+1］で発生した場合においては、補
間値は、 Ｌ_i+1’＝（Ｓ_i+1・（Ａ／２−Ｐ_i+1）＋Ｓ_i’・
Ｐ_i+1）／（Ａ／２） となり、ゼロクロスが区間［ｔ_i，（ｔ_i＋ｔ_i+1）／
２］で発生した場合においては、補間値は、 Ｌ_i+1’＝（Ｓ_i’・（Ａ−Ｐ_i+1）＋Ｓ_i・（Ｐ_i+1−Ａ
／２））／（Ａ／２） となるが、この第２補間回路４は、それぞれの場合にお
いて、各式の分子（（Ｓ_i+1・（Ａ／２−Ｐ_i+1）＋
Ｓ_i’・Ｐ_i+1）または（Ｓ_i’・（Ａ−Ｐ_i+1）＋Ｓ_i・
（Ｐ_i+1−Ａ／２）））を、第２の補間値Ｌ_i+1として算
出する。

【０１１９】まず、ビットシフタ４１は、ＰＬＬクロッ
ク位相信号発生器８より供給された定数Ａを１／２に
し、比較器４２に出力する。

【０１２０】比較器４２は、ビットシフタ４１より供給
された値（Ａ／２）と、ＰＬＬクロック位相信号の値Ｐ
_i+1の比較を行い、Ｐ_i+1がＡ／２より大きいと判断した
場合（即ち、ＰＬＬクロック位相信号Ｐのゼロクロスが
区間［ｔ_i，（ｔ_i＋ｔ_i+1）／２］で発生した場合）、
正の制御信号をセレクタ４３乃至４６に出力し、Ｐ_{i+ 1}
がＡ／２以下であると判断した場合（即ち、ＰＬＬクロ
ック位相信号Ｐのゼロクロスが区間（（ｔ_i＋ｔ_i+1）／
２，ｔ_i+1］で発生した場合）、負の制御信号をセレク
タ４３乃至４６に出力する。

【０１２１】ＰＬＬクロック位相信号Ｐのゼロクロスが
区間（（ｔ_i＋ｔ_i+1）／２，ｔ_i+1］で発生した場合、
セレクタ４３は、値Ｓ_i+1を乗算器５０に出力し、セレ
クタ４５は、加算器４７により算出された値（Ａ／２−
Ｐ_i+1）を乗算器５０に出力する。そして、乗算器５０
は、ＰＬＬクロック位相信号発生器８よりイネーブル信
号が供給されたときだけ、それらの値の積を算出し、そ
の計算結果（Ｓ_i+1・（Ａ／２−Ｐ_i+1））を加算器５２
に出力する。

【０１２２】このとき、セレクタ４４は、値Ｓ_i’を乗
算器５１に出力し、セレクタ４６は、値Ｐ_i+1を乗算器
５１に出力する。そして、乗算器５１は、ＰＬＬクロッ
ク位相信号発生器８よりイネーブル信号が供給されたと
きだけ、それらの値の積を算出し、その計算結果
（Ｓ_i’・Ｐ_i+1）を加算器５２に出力する。

【０１２３】そして、加算器５２は、乗算器５０，５１
より供給された値の和を計算し、その計算結果（Ｓ_i+1
・（Ａ／２−Ｐ_i+1）＋Ｓ_i’・Ｐ_i+1）をラッチ回路５
３に出力する。

【０１２４】ラッチ回路５３は、内蔵するメモリの値を
補間値Ｌ_iとして２値化回路５および位相誤差検出回路
６に出力するとともに、ＰＬＬクロック位相信号発生器
８よりイネーブル信号が供給されると、加算器５２より
供給された値（Ｓ_i+1・（Ａ／２−Ｐ_i+1）＋Ｓ_i’・Ｐ
_i+1）で、内蔵するメモリの値を更新する。

【０１２５】一方、ＰＬＬクロック位相信号Ｐのゼロク
ロスが区間［ｔ_i，（ｔ_i＋ｔ_i+1）／２］で発生した場
合、セレクタ４３は、値Ｓ_i’を乗算器５０に出力し、
セレクタ４５は、加算器４８により算出された値（Ａ−
Ｐ_i+1）を乗算器５０に出力する。そして、乗算器５０
は、ＰＬＬクロック位相信号発生器８よりイネーブル信
号が供給されたときだけ、それらの値の積を算出し、そ
の計算結果（Ｓ_i’・（Ａ−Ｐ_i+1））を加算器５２に出
力する。

【０１２６】このとき、セレクタ４４は、値Ｓ_iを乗算
器５１に出力し、セレクタ４６は、加算器４９により算
出された値（Ｐ_i+1−Ａ／２）を乗算器５１に出力す
る。そして、乗算器５１は、ＰＬＬクロック位相信号発
生器８よりイネーブル信号が供給されたときだけ、それ
らの値の積を算出し、その計算結果（Ｓ_i・（Ｐ_i+1−Ａ
／２））を加算器５２に出力する。

【０１２７】加算器５２は、乗算器５０，５１より供給
された値の和を計算し、その計算結果（Ｓ_i’・（Ａ−
Ｐ_i+1）＋Ｓ_i・（Ｐ_i+1−Ａ／２））をラッチ回路５３
に出力する。

【０１２８】ラッチ回路５３は、内蔵するメモリの値を
補間値Ｌ_iとして２値化回路５および位相誤差検出回路
６に出力するとともに、ＰＬＬクロック位相信号発生器
８よりイネーブル信号が供給されると、加算器５２より
供給された値（Ｓ_i’・（Ａ−Ｐ_i+1）＋Ｓ_i・（Ｐ_i+1−
Ａ／２））で、内蔵するメモリの値を更新する。

【０１２９】図１１は、ラッチ回路５３より出力される
補間値Ｌ_iの一例を示している。時刻ｔ_i乃至時刻ｔ_i+1
においてＰＬＬクロック位相信号Ｐにゼロクロスが発生
した場合、第２補間回路４は、時刻ｔ_i+1においてＰＬ
Ｌクロック位相信号発生器８から供給されたＰＬＬクロ
ック位相信号Ｐの値Ｐ_i+1（図中の×印）と時刻ｔ_iに供
給された値Ｐ_iに応じて、ラッチ回路５３に記憶されて
いる補間値を更新する。なお、時刻ｔ_i乃至時刻ｔ_i+1に
おいてＰＬＬクロック位相信号Ｐにゼロクロスが発生し
なかった場合（例えば、図１１の時刻ｔ_i）は、補間値
を更新しない。

【０１３０】このように、第２補間回路４は、値（（Ｓ
_i+1・（Ａ／２−Ｐ_i+1）＋Ｓ_i’・Ｐ_i+1）または
（Ｓ_i’・（Ａ−Ｐ_i+1）＋Ｓ_i・（Ｐ_i+1−Ａ／２）））
を補間値Ｌ_{i +1}として算出し、後段の２値化回路５およ
び位相誤差検出回路６に出力する。そして、２値化回路
５は、（Ａ／２）に対応するビット数だけ補間値Ｌ_iを
ビットシフトさせることにより、本来の補間値Ｌ_i’
（＝Ｌ_i／（Ａ／２））を算出し、その値に対して２値
化処理を行うようにしている。

【０１３１】このようにすることにより、（Ａ／２）の
割算を行う演算回路を設ける必要がなくなり、コストを
低減することができる。

【０１３２】なお、ＰＬＬクロック位相信号にゼロクロ
スが発生しなかったと判断した場合、ＰＬＬクロック位
相信号発生器８は、第２補間回路４にイネーブル信号を
出力しないので、ラッチ回路５３は、１クロック前の補
間値をそのまま出力する。２値化回路５は、ＰＬＬクロ
ック位相信号発生器８からのイネーブル信号に同期して
処理を行うので、ラッチ回路５３が１クロック前の補間
値をそのまま出力しても（即ち、２クロックの間、同じ
値を出力しても）、同じ補間値を２度処理することはな
い。

【０１３３】以上のようにして、本実施例においては、
位相誤差検出回路６は、再生信号の補間値のゼロクロス
の、システムクロックの中点からのずれ（位相誤差）を
検出し、ＰＬＬクロック位相信号発生器８は、そのずれ
に対応して、仮想的なＰＬＬクロック位相信号Ｐの周波
数を調整することで、補間値を算出するタイミング（Ｐ
の位相がゼロであるとき）を調整して、再生信号の補間
値のゼロクロスを、システムクロックの中点に近づけ
る。

【０１３４】このように再生信号の補間値のゼロクロス
をシステムクロックの中点に近づけることにより、符号
間干渉や雑音などに起因して再生信号の補間値のゼロク
ロスが多少ずれていても、２値化回路５により正確に２
値化処理を行うことができる。

【０１３５】なお、上記実施例においては、第２補間回
路４などのＰＬＬを構成する各回路は、すべて、システ
ムクロックに同期して動作するので、高速な処理を行う
場合においても、システムクロックより高いクロック周
波数で動作する回路を必要とせず、安価で装置を実現す
ることができる。

【０１３６】図１２は、第１補間回路３の他の構成例を
示している。この第１補間回路３は、２次関数を利用し
て補間を行い、第１の補間値Ｓ_i’を算出するようにな
されている。

【０１３７】この第１補間回路３は、時刻ｔ_i-1，ｔ_i，
ｔ_i+1における３つのサンプル値Ｓ_{i -1}，Ｓ_i，Ｓ_i+1を基
点とし、２次関数を利用して、時刻ｔ_iと時刻ｔ_i+1の中
間の時刻（（ｔ_i＋ｔ_i+1）／２）における再生信号の値
（第１の補間値Ｓ_i’）を補間するようになされてい
る。

【０１３８】なお、第１の補間値Ｓ_i’は、２次のフィ
ッティング関数 ｙ＝ａ・ｔ²＋ｂ・ｔ＋ｃ に、各サンプル値に対応して生成される３つの関係 Ｓ_i+1＝ａ・ｔ_i+1 ²＋ｂ・ｔ_i+1＋ｃ Ｓ_i ＝ａ・ｔ_i ² ＋ｂ・ｔ_i ＋ｃ Ｓ_i-1＝ａ・ｔ_i-1 ²＋ｂ・ｔ_i-1＋ｃ より算出される係数ａ，ｂ，ｃを代入して、時刻（（ｔ
_i＋ｔ_i+1）／２）におけるフィッティング関数の値（即
ち、（３Ｓ_i+1＋６Ｓ_i−Ｓ_i-1）／８）として算出され
る。

【０１３９】ビットシフタ９１は、Ａ／Ｄコンバータ２
より供給されたサンプル値Ｓ_i+1を、１ビットだけＭＳ
Ｂ側にビットシフトした値（２・Ｓ_i+1）を加算器９２
に出力するようになされている。

【０１４０】加算器９２は、Ａ／Ｄコンバータ２より供
給されたサンプル値Ｓ_i+1と、ビットシフタ９１より供
給された値（２・Ｓ_i+1）の和を計算し、その計算結果
（３・Ｓ_i+1）を遅延素子９３および加算器９４に出力
するようになされている。

【０１４１】遅延素子９３は、加算器９２より供給され
た値（３・Ｓ_i）を、１システムクロックの間だけ保持
し、次のクロックで、その値をビットシフタ９５に出力
するようになされている。即ち、加算器９２より値（３
・Ｓ_i+1）が供給されるクロックにおいて、遅延素子９
３は、１クロックの間だけ保持していた値（３・Ｓ_i）
を、ビットシフタ９５に出力する。

【０１４２】ビットシフタ９５は、遅延素子９３より供
給された値（３Ｓ_i）を、１ビットだけＭＳＢ側にビッ
トシフトした値（６・Ｓ_i）を加算器９４に出力するよ
うになされている。

【０１４３】加算器９４は、加算器９２より供給された
値（３・Ｓ_i+1）と、ビットシフタ９５より供給された
値（６・Ｓ_i）の和を計算し、その和（３・Ｓ_i+1＋６・
Ｓ_i）を加算器９６に出力するようになされている。

【０１４４】遅延素子９７は、Ａ／Ｄコンバータ２より
供給されたサンプル値Ｓ_i+1を、１システムクロックの
間だけ保持し、次のクロックで、その値を遅延素子９８
および第２補間回路４に出力するようになされている。
即ち、サンプル値Ｓ_i+1が供給されるクロックにおい
て、遅延素子９７は、１クロックの間保持していたサン
プル値Ｓ_iを、遅延素子９８および第２補間回路４に出
力する。

【０１４５】遅延素子９８は、遅延素子９７より供給さ
れたサンプル値Ｓ_iを、１システムクロックの間だけ保
持し、次のクロックで、その値を加算器９６に出力する
ようになされている。即ち、遅延素子９７よりサンプル
値Ｓ_iが供給されるクロックにおいて、遅延素子９８
は、１クロックの間保持していたサンプル値Ｓ_i-1を、
加算器９６に出力する。

【０１４６】加算器（減算器）９６は、遅延素子９８よ
り供給されたサンプル値Ｓ_i-1と、加算器９４より供給
された値（３Ｓ_i+1＋６Ｓ_i）の差を計算し、その計算結
果（３Ｓ_i+1＋６Ｓ_i−Ｓ_i-1）をビットシフタ９９に出
力するようになされている。

【０１４７】ビットシフタ９９は、供給された値を、Ｌ
ＳＢ側に３ビットだけビットシフトした後、第１の補間
値Ｓ_i’として第２補間回路４に出力するようになされ
ている。

【０１４８】このように、この第１補間回路３は、図１
３に示すように、３つのサンプル値Ｓ_i-1乃至Ｓ_i+1を基
点として、２次関数による補間で、第１の補間値Ｓ_i’
（＝（３Ｓ_i+1＋６Ｓ_i−Ｓ_i-1）／８）を算出し、その
第１の補間値Ｓ_i’、および、２つのサンプル値Ｓ_i，Ｓ
_i+1を、第２補間回路４に出力する。

【０１４９】なお、この第１補間回路３においては、ビ
ットシフタ９１，９５，９９は、入力されたデータの各
ビットが、そのビットに対応する、ビットシフト後のビ
ットとして出力されるように配線されているだけである
ので、データが入力されたクロックと同一のクロック
で、ビットシフト後のデータを出力する。

【０１５０】また、この第１補間回路３の加算器９２，
９４，９６においては、ゲートの伝播遅延が生じるが、
回路を非常に高速（ゲートの伝播遅延と同程度の速さ）
で動作させない限り、特に問題にはならない。なお、回
路をゲートの伝播遅延と同程度の速さで動作させる場合
においては、そのゲートの伝播遅延に対応して、各部に
遅延素子を設けることにより、各部のタイミングを調整
する。

【０１５１】図１４は、第２補間回路４の他の構成例を
示している。この第２補間回路４は、定数Ａが２ⁿ−２
である場合（今の場合、Ａ＝２⁸−２（＝２５４））の
ものである。

【０１５２】比較器１０１は、ＰＬＬクロック位相信号
発生器８より供給されたＰＬＬクロック位相信号の値Ｐ
_i+1と、値１２７（＝Ａ／２）の差（Ｐ_i+1−１２７）を
計算し、その値が正である場合、所定の正の制御信号
を、セレクタ１０２，１０３に出力し、その値がゼロま
たは負である場合、所定の負の制御信号を、セレクタ１
０２，１０３に出力するようになされている。

【０１５３】セレクタ１０２は、第１補間回路３から、
端子ａを介してサンプル値Ｓ_i+1を受け取るとともに、
端子ｂを介して第１の補間値Ｓ_i’を受け取り、比較器
１０１より正の制御信号が供給された場合、端子ｂを介
して供給された第１の補間値Ｓ_i’を乗算器１０４に出
力し、比較器１０１より負の制御信号が供給された場
合、端子ａを介して供給されたサンプル値Ｓ_i+1を乗算
器１０４に出力するようになされている。

【０１５４】セレクタ１０３は、第１補間回路３から、
端子ａを介して第１の補間値Ｓ_i’を受け取るととも
に、端子ｂを介してサンプル値Ｓ_iを受け取り、比較器
１０１より正の制御信号が供給された場合、端子ｂを介
して供給されたサンプル値Ｓ_iを乗算器１０５に出力
し、比較器１０１より負の制御信号が供給された場合、
端子ａを介して供給された第１の補間値Ｓ_i’を乗算器
１０５に出力するようになされている。

【０１５５】加算器（減算器）１０７は、定数発生回路
１０６より発生された定数（デジタル値）１２７（＝Ａ
／２）と、ＰＬＬクロック位相信号発生器８より供給さ
れた、８ビットのＰＬＬクロック位相信号の値Ｐ_i+1の
下位７ビットの値Ｐ_i+1’との差を計算し、その計算結
果を乗算器１０４に出力するようになされている。な
お、８ビットのＰＬＬクロック位相信号の値Ｐ_i+1の下
位７ビットの値Ｐ_i+1’は、Ｐ_i+1が１２８より小さい場
合、Ｐ_i+1の値と同一であり、Ｐ_i+1が１２８以上である
場合、（Ｐ_i+1−１２８）と同一である。

【０１５６】乗算器１０４は、ＰＬＬクロック位相信号
発生器８よりイネーブル信号が供給されると、セレクタ
１０２より供給された値（Ｓ_i+1またはＳ_i’）と、加算
器１０７より供給された値（１２７−Ｐ_i+1’）の積を
計算し、その計算結果（Ｓ_i+1・（１２７−Ｐ_i+1）また
はＳ_i’・（２５５−Ｐ_i+1））を加算器１０８に出力す
るようになされている。

【０１５７】乗算器１０５は、ＰＬＬクロック位相信号
発生器８よりイネーブル信号が供給されると、セレクタ
１０３より供給された値（Ｓ_i’またはＳ_i）と、ＰＬＬ
クロック位相信号発生器８より供給された８ビットのＰ
ＬＬクロック位相信号Ｐ_i+1のうちの下位７ビットの値
Ｐ_i+1’の積を計算し、その計算結果（Ｓ_i’・Ｐ_i+1ま
たはＳ_i・（Ｐ_i+1−１２８））を加算器１０８に出力す
るようになされている。

【０１５８】加算器１０８は、乗算器１０４より供給さ
れた値（Ｓ_i+1・（１２７−Ｐ_i+1）またはＳ_i’・（２
５５−Ｐ_i+1））と、乗算器１０５より供給された値
（Ｓ_i’・Ｐ_i+1またはＳ_i・（Ｐ_i+1−１２８））の和を
計算し、その計算結果（（Ｓ_i+1・（１２７−Ｐ_i+1）＋
Ｓ_i’・Ｐ_i+1）または（Ｓ_i’・（２５５−Ｐ_i+1）＋Ｓ
_i・（Ｐ_i+1−１２８）））をラッチ回路１０９に出力す
るようになされている。

【０１５９】ラッチ回路１０９は、ＰＬＬクロック位相
信号発生器８よりイネーブル信号が供給されると、加算
器１０８より供給された値で、内蔵するメモリの値を更
新するとともに、メモリの値を第２の補間値Ｌ_iとして
２値化回路５および位相誤差検出回路６に出力するよう
になされている。

【０１６０】次に、この第２補間回路４の動作について
説明する。

【０１６１】この第２補間回路４においては、ＰＬＬク
ロック位相信号発生器８より供給されたＰ_i+1の値が１
２８より小さい場合、セレクタ１０２によりサンプル値
Ｓ_i+1が乗算器１０４に供給されるとともに、加算器１
０７より値（１２７−Ｐ_i+1）が乗算器１０４に供給さ
れ、乗算器１０４は、それらの値の積を計算し、その計
算結果（Ｓ_i+1・（１２７−Ｐ_i+1））を加算器１０８に
出力する。

【０１６２】また、Ｐ_i+1が１２８より小さい場合、セ
レクタ１０３によりサンプル値Ｓ_i’が乗算器１０５に
供給されるとともに、ＰＬＬ位相信号発生信号の８ビッ
トの値Ｐ_i+1の下位７ビットの値Ｐ_i+1’（この場合は、
Ｐ_i+1と同一である）が乗算器１０５に供給され、乗算
器１０５は、それらの値の積（Ｓ_i’・Ｐ_i+1）を計算
し、その計算結果を加算器１０８に出力する。

【０１６３】そして、加算器１０８は、乗算器１０４よ
り供給された値（Ｓ_i+1・（１２７−Ｐ_i+1））と、乗算
器１０５より供給された値（Ｓ_i’・Ｐ_i+1）の和を計算
し、その計算結果（Ｓ_i+1・（１２７−Ｐ_i+1）＋Ｓ_i’
・Ｐ_i+1）をラッチ回路１０９に出力する。

【０１６４】一方、ＰＬＬクロック位相信号発生器８よ
り供給されたＰ_i+1の値が１２８以上である場合、セレ
クタ１０２によりサンプル値Ｓ_i’が乗算器１０４に供
給されるとともに、加算器１０７より値（２５５−Ｐ
_i+1（＝１２７−（Ｐ_i+1−１２８）））が乗算器１０４
に供給され、乗算器１０４は、それらの値の積を計算
し、その計算結果（Ｓ_i’・（２５５−Ｐ_i+1））を加算
器１０８に出力する。

【０１６５】また、Ｐ_i+1が１２８以上である場合、セ
レクタ１０３によりサンプル値Ｓ_iが乗算器１０５に供
給されるとともに、ＰＬＬ位相信号発生信号の８ビット
の値Ｐ_i+1の下位７ビットの値Ｐ_i+1’（この場合は、
（Ｐ_i+1−１２８）と同一である）が乗算器１０５に供
給され、乗算器１０５は、それらの値の積（Ｓ_i・（Ｐ
_i+1−１２８））を計算し、その計算結果を加算器１０
８に出力する。

【０１６６】そして、加算器１０８は、乗算器１０４よ
り供給された値（Ｓ_i’・（２５５−Ｐ_i+1））と、乗算
器１０５より供給された値（Ｓ_i・（Ｐ_i+1−１２８））
の和を計算し、その計算結果（Ｓ_i’・（２５５−
Ｐ_i+1）＋Ｓ_i・（Ｐ_i+1−１２８））をラッチ回路１０
９に出力する。

【０１６７】以上のように、この第２補間回路４は、Ｐ
_i+1が１２８より小さい場合、補間値として、値（Ｓ_i+1
・（１２７−Ｐ_i+1）＋Ｓ_i’・Ｐ_i+1）を算出し、Ｐ_i+1
が１２８以上である場合、補間値として、値（Ｓ_i’・
（２５５−Ｐ_i+1）＋Ｓ_i・（Ｐ_{i +1}−１２８））を算出
する。

【０１６８】なお、Ｐ_i+1が１２８以上である場合、こ
の第２補間回路４により算出される補間値（Ｓ_i’・
（２５５−Ｐ_i+1）＋Ｓ_i・（Ｐ_i+1−１２８））は、Ａ
＝２５４である場合に図３の第２補間回路４により算出
される補間値（Ｓ_i’・（２５４−Ｐ_i+1）＋Ｓ_i・（Ｐ
_i+1−１２７））とは若干異なるが、両者の差（Ｓ_i’−
Ｓ_i）は小さいので、実用上、特に問題とはならない。

【０１６９】また、２値化回路５は、この第２補間回路
より供給された補間値を、７ビットだけＬＳＢ側にビッ
トシフトした後、２値化処理を行う。このとき、７ビッ
トだけＬＳＢ側にビットシフトすることにより、１２８
（即ち、Ａ／２＋１）で割算したことになるが、１２７
（＝Ａ／２）で割算した場合と、その計算結果は、ほと
んど変わらないので、実用上、特に問題とはならない。
勿論、ビットシフトする代わりに、除算回路を利用し
て、供給された補間値を１２７（＝Ａ／２）で割算する
ようにしてもよい。

【０１７０】このように、定数Ａを２ⁿ−２に設定する
ことにより、第２の補間回路４の構成を簡略化すること
ができる。

【０１７１】図１５は、第２補間回路４のさらに他の構
成例を示している。この第２補間回路４は、定数Ａが２
５６である場合のものである。

【０１７２】セレクタ１１１は、第１補間回路３から、
端子ａを介してサンプル値Ｓ_i+1を受け取るとともに、
端子ｂを介して第１の補間値Ｓ_i’を受け取り、ＰＬＬ
クロック位相信号発生器８より供給されたＰＬＬクロッ
ク位相信号の値Ｐ_i+1（８ビット）の最上位ビット（Ｍ
ＳＢ）の値が１である場合（即ち、Ｐ_i+1≧１２８であ
る場合）、端子ｂを介して供給された第１の補間値
Ｓ_i’を乗算器１１２に出力し、ＰＬＬクロック位相信
号の値Ｐ_i+1の最上位ビットの値が０である場合（即
ち、Ｐ_i+1＜１２８である場合）、端子ａを介して供給
されたサンプル値Ｓ_i+1を乗算器１１２に出力するよう
になされている。

【０１７３】セレクタ１１３は、第１補間回路３から、
端子ａを介して第１の補間値Ｓ_i’を受け取るととも
に、端子ｂを介してサンプル値Ｓ_iを受け取り、ＰＬＬ
クロック位相信号の値Ｐ_i+1の最上位ビットの値が１で
ある場合（即ち、Ｐ_i+1≧１２８である場合）、端子ｂ
を介して供給されたサンプル値Ｓ_iを乗算器１１４に出
力し、ＰＬＬクロック位相信号の値Ｐ_i+1の最上位ビッ
トの値が０である場合（即ち、Ｐ_{i +1}＜１２８である場
合）、端子ａを介して供給された第１の補間値Ｓ_i’を
乗算器１１４に出力するようになされている。

【０１７４】演算回路１１５は、ＰＬＬクロック位相信
号発生器８より供給された、８ビットのＰＬＬクロック
位相信号の値Ｐ_i+1の下位７ビットの値Ｐ_i+1’の２の補
数を計算し、その計算結果（７ビット）を演算回路１１
６に出力するようになされている。なお、Ｐ_i+1’＞０
である場合、Ｐ_i+1’の２の補数は１２８−Ｐ_i+1’とな
り、Ｐ_i+1’＝０である場合、Ｐ_i+1’の２の補数は０と
なる。

【０１７５】演算回路１１６は、演算回路１１５より供
給された７ビットの値がゼロである場合、８ビットの値
１２８を乗算器１１２に出力し、７ビットの値がゼロで
はない場合、供給された値を乗算器１１２に出力するよ
うになされている。即ち、演算回路１１５および演算回
路１１６により、値（１２８−Ｐ_i+1’）が乗算器１１
２に出力される。

【０１７６】図１６は、演算回路１１６の一構成例を示
している。この演算回路１１６においては、入力された
７ビットのデータの値を、出力する８ビットのデータの
下位７ビットの値としている。そして、ＡＮＤ回路１２
０は、７ビットの入力データをビット毎に入力（反転入
力）され、供給された各ビットの値がすべて０である場
合だけ、値１を、８ビットの出力データの最上位ビット
の値として出力する。

【０１７７】乗算器１１２は、ＰＬＬクロック位相信号
発生器８よりイネーブル信号が供給されると、セレクタ
１１１より供給された値（Ｓ_i+1またはＳ_i’）と、演算
回路１１６より供給された値（１２８−Ｐ_i+1’）の積
を計算し、その計算結果（Ｓ_{i +1}・（１２８−Ｐ_i+1）ま
たはＳ_i’・（２５６−Ｐ_i+1））を加算器１１７に出力
するようになされている。

【０１７８】乗算器１１４は、ＰＬＬクロック位相信号
発生器８よりイネーブル信号が供給されると、セレクタ
１１３より供給された値（Ｓ_i’またはＳ_i）と、ＰＬＬ
クロック位相信号発生器８より供給された８ビットのＰ
ＬＬクロック位相信号Ｐ_i+1のうちの下位７ビットの値
Ｐ_i+1’の積を計算し、その計算結果（Ｓ_i’・Ｐ_i+1ま
たはＳ_i・（Ｐ_i+1−１２８））を加算器１１７に出力す
るようになされている。

【０１７９】加算器１１７は、乗算器１１２より供給さ
れた値（Ｓ_i+1・（１２８−Ｐ_i+1）またはＳ_i’・（２
５６−Ｐ_i+1））と、乗算器１１４より供給された値
（Ｓ_i’・Ｐ_i+1またはＳ_i・（Ｐ_i+1−１２８））の和を
計算し、その計算結果（（Ｓ_i+1・（１２８−Ｐ_i+1）＋
Ｓ_i’・Ｐ_i+1）または（Ｓ_i’・（２５６−Ｐ_i+1）＋Ｓ
_i・（Ｐ_i+1−１２８）））をラッチ回路１１８に出力す
るようになされている。

【０１８０】ラッチ回路１１８は、ＰＬＬクロック位相
信号発生器８よりイネーブル信号が供給されると、加算
器１１７より供給された値で、内蔵するメモリの値を更
新するとともに、メモリの値を第２の補間値Ｌ_iとして
２値化回路５および位相誤差検出回路６に出力するよう
になされている。

【０１８１】次に、この第２補間回路４の動作について
説明する。

【０１８２】この第２補間回路４においては、ＰＬＬク
ロック位相信号発生器８より供給されたＰ_i+1の値が１
２８より小さい場合、セレクタ１１１によりサンプル値
Ｓ_i+1が乗算器１１２に供給されるとともに、演算回路
１１６より値（１２８−Ｐ_i+1）が乗算器１１２に供給
され、乗算器１１２は、それらの値の積を計算し、その
計算結果（Ｓ_i+1・（１２８−Ｐ_i+1））を加算器１０８
に出力する。

【０１８３】また、Ｐ_i+1が１２８より小さい場合、セ
レクタ１１３によりサンプル値Ｓ_i’が乗算器１１４に
供給されるとともに、ＰＬＬ位相信号発生信号の８ビッ
トの値Ｐ_i+1の下位７ビットの値Ｐ_i+1’（この場合は、
Ｐ_i+1と同一である）が乗算器１１４に供給され、乗算
器１１７は、それらの値の積（Ｓ_i’・Ｐ_i+1）を計算
し、その計算結果を加算器１１７に出力する。

【０１８４】そして、加算器１１７は、乗算器１１２よ
り供給された値（Ｓ_i+1・（１２８−Ｐ_i+1））と、乗算
器１１４より供給された値（Ｓ_i’・Ｐ_i+1）の和を計算
し、その計算結果（Ｓ_i+1・（１２８−Ｐ_i+1）＋Ｓ_i’
・Ｐ_i+1）をラッチ回路１１８に出力する。

【０１８５】一方、ＰＬＬクロック位相信号発生器８よ
り供給されたＰ_i+1の値が１２８以上である場合、セレ
クタ１１１によりサンプル値Ｓ_i’が乗算器１１２に供
給されるとともに、演算回路１１６より値（２５６−Ｐ
_i+1（＝１２８−（Ｐ_i+1−１２８）））が乗算器１１２
に供給され、乗算器１１２は、それらの値の積を計算
し、その計算結果（Ｓ_i’・（２５６−Ｐ_i+1））を加算
器１１７に出力する。

【０１８６】また、Ｐ_i+1が１２８以上である場合、セ
レクタ１１３によりサンプル値Ｓ_iが乗算器１１４に供
給されるとともに、ＰＬＬ位相信号発生信号の８ビット
の値Ｐ_i+1の下位７ビットの値Ｐ_i+1’（この場合は、
（Ｐ_i+1−１２８）と同一である）が乗算器１１４に供
給され、乗算器１１４は、それらの値の積（Ｓ_i・（Ｐ
_i+1−１２８））を計算し、その計算結果を加算器１１
７に出力する。

【０１８７】そして、加算器１１７は、乗算器１１２よ
り供給された値（Ｓ_i’・（２５６−Ｐ_i+1））と、乗算
器１１４より供給された値（Ｓ_i・（Ｐ_i+1−１２８））
の和を計算し、その計算結果（Ｓ_i’・（２５６−
Ｐ_i+1）＋Ｓ_i・（Ｐ_i+1−１２８））をラッチ回路１１
８に出力する。

【０１８８】以上のように、この第２補間回路４は、Ｐ
_i+1が１２８より小さい場合、補間値として、値（Ｓ_i+1
・（１２８−Ｐ_i+1）＋Ｓ_i’・Ｐ_i+1）を算出し、Ｐ_i+1
が１２８以上である場合、補間値として、値（Ｓ_i’・
（２５６−Ｐ_i+1）＋Ｓ_i・（Ｐ_{i +1}−１２８））を算出
する。

【０１８９】この場合においては、Ａが２５６に設定さ
れているので、仮想的なＰＬＬクロック位相信号Ｐの上
限値Ｘは、２５６より大きい所定の値に設定される。従
って、ＰＬＬクロック位相信号Ｐの値Ｐ_iが２５６より
大きくなることもあるが、ＰＬＬクロック位相信号Ｐに
ゼロクロスが発生したとき（即ち、補間値が計算される
とき）におけるＰＬＬクロック位相信号Ｐの値Ｐ_iは、
２５５以下となるので、８ビットで表現されている。

【０１９０】なお、上記実施例においては、システムク
ロックの中間の時刻の再生信号の値として、第１の補間
値を算出し、サンプル値の数を擬似的に２倍にしている
が、システムクロックの間をｎ（ｎ＞２）分割する時刻
の再生信号の値として、（ｎ−１）個の第１の補間値を
算出して、それらの第１の補間値およびサンプル値を利
用して第２の補間値を算出するようにしてもよい。

【０１９１】また、上記実施例の第１補間回路３におい
ては、２次関数または３次関数を利用して再生信号のオ
ーバサンプリングを行っているが、さらに高次の急峻な
遮断特性を有する線形フィルタを利用して再生信号のオ
ーバサンプリングを行い、サンプル値の数を増加させる
ようにしてもよい。

【０１９２】

【発明の効果】以上のごとく、請求項１に記載の再生装
置および請求項５に記載の再生方法によれば、再生信号
のサンプル値より、少なくとも２次以上の関数を利用し
て、サンプリングが行われる第１のクロックに同期した
タイミングとは異なるタイミングにおける再生信号の補
間値を算出し、その補間値と、サンプル値より、第２の
クロック信号の所定の位相における補間値を算出するの
で、第２のクロック信号の所定の位相における補間値の
誤差を低減し、簡単な回路でデータ誤り率を低減させる
ことができる。

【図面の簡単な説明】

【図１】本発明の再生装置の一実施例の構成を示すブロ
ック図である。

【図２】図１の第１補間回路３の構成例を示すブロック
図である。

【図３】図１の第２補間回路４の構成例を示すブロック
図である。

【図４】図１の位相誤差検出回路６の構成例を示すブロ
ック図である。

【図５】図１のＰＬＬクロック位相信号発生器８の構成
例を示すブロック図である。

【図６】ＰＬＬクロック位相信号Ｐの一例を示す図であ
る。

【図７】３次関数による補間で算出される補間値の一例
を示す図である。

【図８】再生信号の補間値Ｌ_i-1，Ｌ_iと位相誤差Δθの
関係を例を示す図である。

【図９】再生信号の補間値（第２の補間値）の算出につ
いて説明する図である。

【図１０】再生信号の補間値（第２の補間値）の算出に
ついて説明する図である。

【図１１】再生信号および補間値の一例を示す図であ
る。

【図１２】図１の第１補間回路３の他の構成例を示すブ
ロック図である。

【図１３】２次関数による補間で算出される補間値の一
例を示す図である。

【図１４】図１の第２補間回路４の他の構成例を示すブ
ロック図である。

【図１５】図１の第２補間回路４のさらに他の構成例を
示すブロック図である。

【図１６】図１５の演算回路１１６の構成例を示す回路
図である。

【図１７】従来の再生装置の一構成例を示すブロック図
である。

【図１８】デジタルＰＬＬ回路の一構成例を示すブロッ
ク図である。

【図１９】従来の方法により算出される補間値の一例を
示す図である。

【符号の説明】

１ 読み取り装置， ２ Ａ／Ｄコンバータ， ３ 第
１補間回路， ４ 第２補間回路， ５ ２値化回路，
６ 位相誤差検出回路， ７ ループフィルタ， ８
ＰＬＬクロック位相信号発生器， ２１ 遅延素子，
２２ 加算器， ２３ ビットシフタ， ２４ 遅延
素子， ２５ 加算器， ２６ 遅延素子， ２７ 加
算器， ２８ 遅延素子， ２９ 加算器， ３０ ビ
ットシフタ， ４１ ビットシフタ， ４２ 比較器，
４３乃至４６ セレクタ， ４７乃至４９ 加算器
（減算器）， ５０，５１ 乗算器， ５２ 加算器，
５３ ラッチ回路， ６１ 遅延素子， ６２ 位相
誤差算出回路， ６３ ゼロクロス検出回路， ８１
位相レジスタ上限値算出回路， ８２ 加算器（減算
器）， ８３ 比較器， ８４ 定数発生回路， ８５
加算器， ８６ 切替回路， ８７ ＰＬＬクロック
レジスタ， ８８ 遅延素子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定の信号を第１のクロック信号に同期
   してサンプリングして生成された第１のデジタル値か
   ら、前記第１のクロック信号のサンプリングのタイミン
   グと異なる所定の時刻における第２のデジタル値を、少
   なくとも２次以上の関数を利用して補間する第１の補間
   手段と、 前記第１のデジタル値および前記第２のデジタル値か
   ら、第２のクロック信号の所定の位相における、前記所
   定の信号の補間値を算出する第２の補間手段と、 前記補間値の位相誤差を算出する位相誤差算出手段と、 前記位相誤差に応じてクロック周波数を調整しながら前
   記第２のクロック信号を生成するクロック信号生成手段
   とを備えることを特徴とする再生装置。
2. 【請求項２】 前記第１の補間手段は、前記第１のデジ
   タル値から、前記第１のクロック信号の２つのサンプリ
   ングのタイミングの中間の時刻における前記第２のデジ
   タル値を、少なくとも２次以上の関数を利用して補間す
   ることを特徴とする請求項１に記載の再生装置。
3. 【請求項３】 前記第１の補間手段は、３つの前記第１
   のデジタル値から、前記第２のデジタル値を、２次関数
   を利用して補間することを特徴とする請求項２に記載の
   再生装置。
4. 【請求項４】 前記第１の補間手段は、４つの前記第１
   のデジタル値から、前記第２のデジタル値を、３次関数
   を利用して補間することを特徴とする請求項２に記載の
   再生装置。
5. 【請求項５】 所定の信号を第１のクロック信号に同期
   してサンプリングして生成された第１のデジタル値か
   ら、前記第１のクロック信号のサンプリングのタイミン
   グと異なる所定の時刻における第２のデジタル値を、少
   なくとも２次以上の関数を利用して補間するステップ
   と、 前記第１のデジタル値および前記第２のデジタル値か
   ら、第２のクロック信号の所定の位相における、前記所
   定の信号の補間値を算出するステップと、 前記補間値の位相誤差を算出するステップと、 前記位相誤差に応じてクロック周波数を調整しながら前
   記第２のクロック信号を生成するステップとを備えるこ
   とを特徴とする再生方法。