JP3420528B2

JP3420528B2 - シグマデルタ方式ｄ／ａ変換器

Info

Publication number: JP3420528B2
Application number: JP11383599A
Authority: JP
Inventors: 義博花田; 明遠山
Original assignee: 日本プレシジョン・サーキッツ株式会社
Priority date: 1999-04-21
Filing date: 1999-04-21
Publication date: 2003-06-23
Anticipated expiration: 2019-04-21
Also published as: JP2000307430A

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明はＤ／Ａ変換回路に関するも
のである。

【０００２】

【従来の技術】現在、デジタルオーディオ装置では、シ
グマデルタ方式Ｄ／Ａ変換器を用いるものがある。これ
は、入力サンプルデータをオーバーサンプリングした
後、ノイズシェーパ部にてサンプルクロックの周波数の
数倍から数十倍の高い周波数のノイズシェーパクロック
に従いノイズシェーパ演算を行うことによってオーディ
オ帯域の再量子化ノイズを抑圧させるというものであ
る。このため、オーバーサンプリング部では前値ホール
ドまたは直線補間を用いて入力データを補間し、入力サ
ンプルデータをノイズシェーパ部のクロック周波数でオ
ーバーサンプリングする。ここで、オーバーサンプリン
グ倍率（以下、「Ｎｏｓ」という。）とは、オーバーサ
ンプリングされた後のノイズシェーパ部のクロック周波
数がサンプルクロックの何倍になっているかを示す倍率
を意味する。このようなシグマデルタ方式Ｄ／Ａ変換器
は、例えば図７に示すようなものである。入力サンプル
データは一旦入力レジスタ７１に入力され、サンプルク
ロックに従って入力サンプルデータは出力される。この
出力は前値ホールドレジスタ７２によってオーバーサン
プリングされる。前値ホールドレジスタ７２では、入力
サンプルデータをノイズシェーパクロックをＮｏｓで分
周して得られたクロックにて取り込み、保持する。すな
わち、ノイズシェーパ部がＮｏｓと同回数だけ動作する
度に前値ホールドレジスタには入力サンプルデータが１
つ取り込まれ、Ｎｏｓと同回数だけ同じデータがノイズ
シェーパ部に出力されることとなる。ノイズシェーパ部
はノイズシェーパ演算部７３、量子化器７４、加算器７
５からなり、入力サンプルレートの数倍から数十倍の高
い動作レートでノイズシェーパ演算を行う。量子化器７
４の出力は、ＰＷＭ回路、ローパスフィルタ等からなる
アナログ変換部７６によってアナログ量に変換される。
なお、同図では、ノイズシェーパ部を説明の便宜上、ノ
イズシェーパ演算部７３、量子化器７４、加算器７５の
ようにブロックに分けて示したが、実際は全体としてノ
イズシェーパ演算を行うものである。

【０００３】また、一般的にＤ／Ａ変換器は、入力され
たデジタルデータを変換クロックのタイミングに従って
アナログ量に変換して出力しており、変換されたアナロ
グ波形に反映される各デジタルデータの占める時間幅は
完全に同じでなければならない。仮にこの変換クロック
周期に時間変動（ジッタ）が存在していると、各入力サ
ンプルデータの占める時間幅に変動が生じ、アナログ波
形が歪むこととなる。

【０００４】特に、シグマデルタ方式Ｄ／Ａ変換器の場
合は、ノイズシェーパ部では高いクロック周波数でアナ
ログ量に変換しているため、同じ時間幅のジッタであっ
ても変動率としては大きな値となってしまう。また、ノ
イズシェーパ部の動作原理上、オーディオ周波数帯域よ
り高い周波数域に膨大な量子化雑音成分が存在している
ため、クロックジッタとこの量子化雑音成分との相互作
用によってアナログ波形に大きな歪みを生じてしまうと
いう性質がある。このため、シグマデルタ方式Ｄ／Ａ変
換器の変換クロックにはジッタのない高精度のクロック
が要求されている。そこで、シグマデルタ方式Ｄ／Ａ変
換器では、Ｄ／Ａ変換器側のブロックでクロックを発生
させ、このクロックを入力サンプルデータ発生ブロック
に供給して、Ｄ／Ａ変換器側のクロックに同期した入力
サンプルデータを得るという方法が一般的に用いられて
きた。この方法では、Ｄ／Ａ変換器にジッタ精度の良い
クロックを供給することが可能である。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
方法では、クロックをＤ／Ａ変換器側から入力サンプル
データ発生ブロック側へ送ってこのブロックを制御する
必要があるため、一体型ＣＤプレーヤー等の比較的小規
模なシステム構成にしか応用できない。例えば、ＦＭ放
送やＴＶ放送受信機、あるいは他の装置で発生されたデ
ジタルデータを受けるＤ／Ａ変換装置等、データ発生側
を受信側から制御できないようなシステムには応用でき
ない。

【０００６】すなわち、外部から入力されるデジタルデ
ータをシグマデルタ方式Ｄ／Ａ変換器でＤ／Ａ変換する
場合、次のような方法が考えられるが、いずれも問題を
有している。

【０００７】第１の方法は、外部から入力されたサンプ
ルクロックに同期した逓倍クロックをＰＬＬ等により作
成し、これを用いてＤ／Ａ変換するというものである。
この方法では、ＰＬＬにより得られたクロックはジッタ
品質に問題があり、ＰＬＬの構成を工夫することによっ
て品質を上げることにも限界があり、この方法をサンプ
ルクロックのＮｏｓ倍のクロックを必要とするシグマデ
ルタ方式Ｄ／Ａ変換器に用いることは困難である。

【０００８】第２の方法は、外部から入力されたサンプ
ルクロックとは非同期にＤ／Ａ変換器側で水晶発振器等
によって精度の高いクロックを発生させ、これを用いて
Ｄ／Ａ変換するというものである。このようなものの問
題について、例えば、図８（ａ）及び（ｂ）に図７のシ
グマデルタＤ／Ａ変換器におけるサンプルクロックを８
Ａ、入力レジスタ７１から出力される入力サンプルデー
タの状態を８Ｂ、ノイズシェーパクロックをＣ、前値ホ
ールドレジスタ７２のホールドクロックを８Ｄ、前値ホ
ールドレジスタ７２から出力されるサンプルデータの状
態を８Ｅとして説明する。ノイズシェーパクロックの周
期をＮｏｓ倍した前値ホールドレジスタのホールド時間
が、サンプルクロック周期より大きい場合には、変換動
作が間に合わず入力サンプルデータが無視されるという
状況が発生する。また、図８（ｂ）に示すように、ホー
ルド時間がサンプルクロック周期より短い場合には、入
力サンプルデータが間に合わず、同じ入力サンプルデー
タを２回Ｄ／Ａ変換してしまうという状況が発生する。
また、サンプルクロックの周期とホールド時間とが殆ど
同じであったとしても、互いに同期していないことによ
って次第に互いの位相がずれて行き、上記２つの問題の
いずれかが生じる。このように非同期方式では、入力サ
ンプルデータが無視されたり、同じデータが２回Ｄ／Ａ
変換されたりして、変換後のアナログ波形に占める入力
サンプルデータの時間幅が０となったり２倍となったり
と言うような入出力サンプル数の違いによって、アナロ
グ波形が大きく歪むこととなる。

【０００９】また、第３の方法は次のようなものであ
る。外部から入力されたサンプルクロックとは非同期に
Ｄ／Ａ変換器側のブロックで、サンプルクロックの周波
数のＮｏｓ倍に一致した周波数の変換クロックを発生さ
せる。また、入力サンプルデータをサンプルクロックに
従って一旦ＦＩＦＯバッファに蓄える。次に、変換クロ
ックを（１／Ｎｏｓ）分周して得た読込クロックにてＦ
ＩＦＯバッフアから入力サンプルデータを読み出し、ノ
イズシェーパ演算部に与え、変換クロックに従ってＤ／
Ａ変換を行う。サンプルクロックとデータ読込クロック
とが同期していないことによる入出力サンプル数の違い
はＦＩＦＯバッファ内に蓄えられるデータ数の増減で吸
収される。入出力サンプル数がＦＩＦＯバッファ内に保
持可能なデータ数を越えたり、０以下にならない限り、
歪みのないアナログ波形を得ることができる。しかしな
がら、サンプルクロックとデータ読込クロックとの最大
位相誤差（＝連続再生時間×周波数誤差）の大きさに対
応できる容量のＦＩＦＯバッファが必要となり、システ
ム構成が複雑かつ大規模になってしまうという欠点を有
している。また、ＦＩＦＯバッファ内に蓄えられるデー
タ数の分だけ入力に対して遅延が生じることとなり、リ
アルタイム応答を要求される用途には使用できない。

【００１０】また、第１〜第３の方法の何れにおいて
も、サンプルクロックとノイズシェーパ部の動作クロッ
クとの位相が一致してしまった場合にはチャタリングに
似た現象が生じてしまう。すなわち、サンプルクロック
の微少なジッタ変動に応じてホールド時間±１つ分の変
動を生じる。

【００１１】

【課題を解決するための手段】そこで、本発明では、前
値ホールドレジスタのオーバーサンプリング倍率（Ｎｏ
ｓ）を可変とし、サンプルクロックとノイズシェーパク
ロックとが同期していないことによるホールドクロック
とサンプルクロックの位相誤差を吸収させる工夫が採用
されている。例えば、本来Ｎｏｓ＝４８で動作するよう
にノイズシェーパクロックの周波数が設定されていた場
合、同期していないことに起因する位相誤差が累積して
一定値に達すると、オーバーサンプリング倍率（Ｎｏ
ｓ）を＋１して４９にまたは−１して４７にして位相誤
差を吸収するように構成してある。このときサンプル時
間幅の変動率は±１／Ｎｏｓの比較的小さな値に抑えら
れる。

【００１２】また、前値ホールドレジスタの直前にプリ
フェッチレジスタを設け、ノイズシェーパクロックの位
相をずらして得られたプリフェッチクロックに従って入
力サンプルデータを一旦このレジスタに取り込んでから
前値ホールドレジスタに出力し、上記プリフェッチクロ
ックと上記サンプルクロックとを監視して上記サンプル
データのサンプルホールドタイミングと上記プリフェッ
チクロックのサンプルホールドタイミングとが互いに近
傍となったときに、上記位相のずれを複数の値の中から
最適なものを選択して設定する。これによって、両者の
タイミングの一致によってサンプルクロックの微少なジ
ッタ変動に応じてオーバーサンプリング倍率に大きな変
動が生じるというような問題を防ぐことが可能となる。

【００１３】

【発明の実施の形態】サンプルクロックに従って入力さ
れる入力サンプルデータを実質的に特定のオーバーサン
プリング倍率にてオーバーサンプリングする前値ホール
ドレジスタと、

【００１４】上記サンプルクロックの周波数に上記オー
バーサンプリング倍率を乗じた周波数のノイズシェーパ
クロックに従って上記前値ホールドレジスタの出力のノ
イズシェーパ演算を行うノイズシェーパ部と、上記ノイ
ズシェーパクロックと上記サンプルクロックとの位相誤
差が蓄積されて上記サンプルクロックの１周期の近傍と
なったタイミングに上記前値ホールドレジスタのオーバ
ーサンプリング倍率を初期値に＋１または−１を加えた
値に変更する制御回路とからなるシグマデルタ方式Ｄ／
Ａ変換器を構成することが好ましい。

【００１５】サンプルクロックに従って入力される入力
サンプルデータを上記サンプルクロックの周波数の特定
のオーバーサンプリング倍率を乗じた周波数のノイズシ
ェーパクロックに基づいて得られたプリフェッチクロッ
クでサンプルホールドするプリフェッチレジスタと、上
記プリフェッチレジスタの出力を上記ノイズシェーパク
ロックに従ってサンプルホールドし、入力サンプルデー
タを実質的に上記オーバーサンプリング倍率にてオーバ
ーサンプリングする前値ホールドレジスタと、上記前値
ホールドレジスタの出力を上記ノイズシェーパクロック
に従ってノイズシェーパ演算を行うノイズシェーパ部
と、上記ノイズシェーバークロックに対して異なる位相
ずれを有する複数のクロックの何れかを選択して上記プ
リフェッチクロックとし、上記プリフェッチクロックと
上記サンプルクロックとを監視して両者のサンプルホー
ルドタイミングが互いに近傍となったタイミングに、上
記クロックを切り換えることによって、上記前値ホール
ドレジスタのオーバーサンプリング倍率を初期値に＋１
または−１を加えた値に変更する制御回路とからなるシ
グマデルタ方式Ｄ／Ａ変換器を構成することも好まし
い。

【００１６】上記制御回路は上記ノイズシェーパクロッ
クに対して進み方向に位相ずれを有するクロックと当該
進み側クロックと同じずれ幅で遅れ方向に位相のずれを
有するクロックとを切り換えるものであることも好まし
い。また、上記制御回路は、上記サンプルクロックのサ
ンプルホールドタイミングで生成され、上記特定タイミ
ングに上記複数のクロックと重なるパルス幅のクロック
と上記選択されたクロックとのＡＮＤを取って得られた
クロックを上記プリフェッチクロックとすることを特徴
とすることも好ましい。

【００１７】

【実施例】本発明に係わるシグマデルタ方式Ｄ／Ａ変換
器の詳細を図１に示す一実施例にそって説明する。

【００１８】図１において図７と同じ符号で示した構成
要素は図７に示したものと同じものを示し、その動作に
ついても上述したものと同じものである。本例はサンプ
ルクロックと非同期なノイズシェーパクロックで動作す
るノイズシェーパ部を備えたシグマデルタ方式Ｄ／Ａ変
換器であり、以下に述べる構成によって高精度なＤ／Ａ
変換を実現する。同図において１はプリフェッチレジス
タであり、２は制御回路としての位相シフト部であり、
３は前値ホールドレジスタである。

【００１９】プリフェッチレジスタ１は位相シフト部２
の出力するプリフェッチクロックに従って入力レジスタ
７１の出力を取り込んで保持、すなわち、サンプルホー
ルドして出力する。なお、入力レジスタ７１は外部より
入力される入力サンプルデータをサンプルクロックに従
ってサンプルホールドする。

【００２０】位相シフト部２は、図２に示すように、第
１位相シフタ２１、第２位相シフタ２２、選択回路２３
及び判定回路２４から構成してある。第１位相シフタ２
１、第２位相シフタ２２はともにノイズシェーパクロッ
クを受け、それぞれノイズシェーパクロックに対して＋
９０度、−９０度の位相のずれを有するクロックＰ１、
Ｐ２を発生する。選択回路２３は判定回路２４からの選
択信号を受けて、クロックＰ１、Ｐ２を選択的に出力す
るものであり、その出力がプリフェッチクロックとな
る。判定回路２４はサンプルクロックとプリフェッチク
ロックとを受け、両者の位相を比較して互いの位相が近
傍になったタイミングで選択信号の状態を切り換える。
この状態の切替によって選択回路２３の出力するクロッ
クが切り換えられる。後述するようにこの切替は、サン
プルクロックとノイズシェーパクロックとが同期してい
ないことに起因する位相誤差が累積して１サンプルクロ
ック分に達する直前になされる。これによって図１の前
値ホールドレジスタ３のオーバーサンプリング倍率をそ
の初期値に＋１または−１を加えた値に変更して位相誤
差を吸収し、入力サンプルデータが無視されたり、同じ
データが２回Ｄ／Ａ変換されたりすることを防ぐのであ
る。前値ホールドレジスタ３はノイズシェーパクロック
に従ってプリフェッチレジスタの出力をサンプルホール
ドする。図１において、ノイズシェーパ演算部７３、量
子化器７４、加算器７５からなるノイズシェーパ部はノ
イズシェーパクロックに従ってノイズシェーパ演算を行
う。アナログ変換部７６はノイズシェーパ部の出力をア
ナログ量に変換して出力する。

【００２１】次に本例の動作について、上述の図１及び
図２に加えて、図３及び図４のタイミングチャートを参
照しながら説明する。図３において、Ａはサンプルクロ
ックであり、Ｂは入力レジスタ７１の出力する入力サン
プルデータであり、Ｃは位相シフト部２の出力するプリ
フェッチクロックであり、Ｄはプリフェッチレジスタの
出力するサンプルデータであり、Ｅはプリフェッチクロ
ックであり、Ｆは前値ホールドレジスタの出力するサン
プルデータである。図４において、Ｐ１、Ｐ２は上述し
たとおり、ノイズシェーパクロックに対して＋９０度、
−９０度の位相のずれを有するクロックＰ１、Ｐ２を示
してあり、Ｇは判定回路２４の出力する選択信号であ
る。なお、同図において図３に示したものと同じ符号は
図３のものと同じ信号を示してある。

【００２２】入力レジスタ７１はサンプルクロックＡの
立下がりのタイミングに入力サンプルデータをサンプル
ホールドし、このようなサンプルホールドタイミング毎
に出力されるサンプルデータはａ、ｂ、ｃ、ｄと順に変
化する。プリフェッチレジスタ１はプリフェッチクロッ
クＣの立下がり毎に入力レジスタ７１の出力をサンプル
ホールドする。前値ホールドレジスタ３はノイズシェー
パクロックＥの立下がり毎にプリフェッチレジスタ１の
出力をサンプルホールドする。

【００２３】ここで、説明の便宜上前値ホールドレジス
タ３の実質的なオーバーサンプリング倍率をＮｏｓ＝４
としてある。すなわち、前値ホールドレジスタ３でのホ
ールド時間は通常ノイズシェーパクロックの周期のＮｏ
ｓ（＝４）倍となっている。また、サンプルクロックＡ
とノイズシェーパクロックＥとは非同期であり、データ
ホールド時間はサンプルクロック周期より短いとする。
サンプルクロックＡとノイズシェーパＥとの位相が特定
のタイミングにおいて一致していたとしても位相は徐々
にずれる。その位相誤差は蓄積され、サンプルクロック
ＡとノイズシェーパＥとの位相が再び一致する際には、
サンプルクロックＡの１周期分となる。このようなタイ
ミングにおいて、従来のものでは入力サンプルデータが
無視されたり、同じデータが２回Ｄ／Ａ変換されたりし
て、変換後のアナログ波形に占める入力サンプルデータ
の時間幅が０となったり２倍となったりし、その結果、
アナログ出力波形の歪みが入出力サンプル数の違いによ
って生じることになる。

【００２４】さて、このようなタイミングの直前、位相
シフト部２では次のような動作が行われる。図４に示す
ように当初プリフェッチクロックＣとしてノイズシェー
パクロックＥの位相を＋９０度ずらしたクロックＰ１が
選択されているとすると、クロックＰ１の位相とサンプ
ルクロックＡの位相とが近づいていく。判定回路２４
は、クロックＰ１の位相とサンプルクロックＡの位相と
の差が所定の範囲内Ｈとなると、クロックＰ１、サンプ
ルクロックＡのサンプルホールドタイミングが互いに近
傍となったとして選択信号Ｇを“Ｈ”から、“Ｌ”とす
る。これを受けた選択回路２３はその出力をノイズシェ
ーパクロックＥの位相を−９０度ずらしたクロックＰ２
に切り換える。

【００２５】この切替は、図３ではサンプルデータｂの
タイミングに起こるものとして示してあり、これによっ
て前値ホールドレジスタ３のオーバーサンプリング倍率
をＮｏｓ＝５として位相誤差を吸収する。これにより、
従来のもののタイミングチャート図８（ｂ）と比較すれ
ば明らかなとおり、前値ホールドレジスタ３においてサ
ンプルホールドされる１サンプルデータあたりの時間変
動が小さくなる。すなわち、サンプルデータの時間幅が
０となったり２倍となったりすることがなく、アナログ
出力波形の歪みを抑えることが可能となる。Ｎｏｓの変
更はプリフェッチクロックの位相の切替によるものであ
り、次のサンプルデータｃではＮｏｓ＝４に戻る。

【００２６】また、図４に示すように、再びプリフェッ
チクロックＣの位相とサンプルクロックＡの位相とが所
定値Ｈ以下となり、判定回路２４は選択信号Ｇを“Ｌ”
から“Ｈ”にする。これを受けた選択回路２３はその出
力をクロックＰ１に切り換える。

【００２７】また、サンプルクロックＡの位相とプリフ
ェッチクロックＣの位相とが一致してしまうと、細かい
ジッタ変動に応答して前値ホールドレジスタのホールド
時間がプリフェッチクロック＋１または−１パルス分細
かく変動してしまうが、サンプルクロックＡとプリフェ
ッチクロックＣとを監視し、両者の位相差が所定範囲内
に入った際にクロックＰ１、Ｐ２を切り換えることによ
って両者の位相が一致したまま動作し続けることを避
け、オーバーサンプリング倍率の変動を最小限に抑える
ことができる。

【００２８】なお、図示しないが、ホールド時間がサン
プルクロック周期より長くなるような場合では、プリフ
ェッチクロックの切替によってオーバーサンプリング倍
率は−１され、図８（ａ）のようにデータが無視される
ということが避けられる。

【００２９】以上のように上記実施例では、オーバーサ
ンプリング倍率を可変とすることにより、サンプルクロ
ックとノイズシェーパクロックとが同期していない場合
の歪みの発生を実用レベルに抑えることが可能である。
これにより、従来クロックジッタが問題となって使用で
きなかった用途においてもシグマデルタ方式Ｄ／Ａ変換
器を使用することが可能となる。

【００３０】また、動作時におけるサンプルクロックと
ノイズシェーパクロックとの相対関係によってオーバー
サンプリング倍率が自動的に決定されるため、両クロッ
クの自由な組み合わせで使用することが可能となる。す
なわち、サンプルクロックの周波数の整数倍の周波数で
さえありさえすれば任意のノイズシェーパクロックを用
いることができる。

【００３１】また、サンプルクロックとノイズシェーパ
クロックとが同期しているものに本例の構成を応用する
場合は、両クロックの組み合わせの自由度が増すことは
勿論のこと、上述したジッタによる悪影響を抑えること
が可能となる。

【００３２】また、上記実施例では位相シフト部の出力
するクロックをノイズシェーパクロックと同一周波数と
したが、これに限るものではない。例えば、図５に示す
ように位相シフト部を構成しても良い。また、図６のタ
イミングチャートに図５の各部の出力を示す。図５にお
いて５１は分周回路であり、ノイズシェーパクロックＥ
を１／８分周し、互いに１８０度位相のずれたクロック
Ｐ５１、クロックＰ５２を発生する。５２、５３は位相
比較回路である。位相比較回路５２はサンプルクロック
ＡとクロックＰ５１とを比較しており、サンプルクロッ
クＡの立ち下がりとクロックＰ５１とが重なるタイミン
グに出力を発生する。比較回路５３はサンプルクロック
ＡとクロックＰ５２とを比較しており、サンプルクロッ
クＡの立ち下がりとクロックＰ５２とが重なるタイミン
グに出力を発生する。５４は選択回路であり、位相比較
回路５２、５３からの出力に応答してクロックＰ５１、
Ｐ５２を選択的に出力するものであり、位相比較回路５
２からの出力を受けた場合は、クロックＰ５２を出力
し、位相比較回路５３からの出力を受けた場合は、クロ
ックＰ５１を出力する。５５は位相シフタであり、サン
プルクロックの位相をずらしたクロックＰ５３を出力す
る。ここではサンプルクロックをその“Ｈ”状態の期間
分だけ位相を遅らせるものとする。５６はＡＮＤゲート
であり、選択回路５４の出力するクロックＰ５４と位相
シフタの出力するクロックＰ５３とのＡＮＤを取って出
力する。このＡＮＤゲート５６の出力するクロックＰ５
５は、サンプルクロックとほぼ同期したものとなり、こ
れをプリフェッチクロックとして用いるのである。この
他の構成は上記実施例と同じで良く、図５に示す位相シ
フト部を用いた場合も、上記実施例と同様の作用、効果
を奏する。

【００３３】

【発明の効果】本発明では、サンプルクロックとノイズ
シェーパクロックとが同期していない場合の歪みの発生
を実用レベルに抑えることを可能とする。これにより、
従来クロックジッタが問題となって使用できなかった用
途においてもシグマデルタ方式Ｄ／Ａ変換器を使用する
ことが可能となる。

【００３４】また、動作時におけるサンプルクロックと
ノイズシェーパクロックとの相対関係によってオーバー
サンプリング倍率が自動的に決定されるため、両クロッ
クの自由な組み合わせで使用することが可能となる。す
なわち、サンプルクロックの周波数の整数倍の周波数で
あれば任意のノイズシェーパクロックを用いることがで
きる。

【００３５】また、サンプルクロックとノイズシェーパ
クロックとが同期しているものに応用した場合では、サ
ンプルクロックのジッタ変動による悪影響を抑えること
が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例のシグマデルタ方式Ｄ／Ａ変
換器の構成を示す説明図。

【図２】図１の要部の構成を説明するための説明図。

【図３】図１の動作説明のためのタイミングチャート。

【図４】図２の動作説明のためのタイミングチャート。

【図５】他の実施例の構成を説明するための説明図。

【図６】図５の動作説明のためのタイミングチャート。

【図７】従来のシグマデルタ方式Ｄ／Ａ変換器の構成を
示す説明図。

【図８】図７の動作説明のためのタイミングチャート。

【符号の説明】

１プリフェッチレジスタ２位相シフト部（制御回路）３前値ホールドレジスタ７３ノイズシェーパ演算部（ノイズシェーパ部）７４量子化器（ノイズシェーパ部）７５加算器（ノイズシェーパ部）２１第１位相シフタ（制御回路）２２第２位相シフタ（制御回路）２３選択回路（制御回路）２４判定回路（制御回路）５１分周回路（制御回路）５２位相比較回路（制御回路）５３位相比較回路（制御回路）５４選択回路（制御回路）５５位相シフタ（制御回路）５６ＡＮＤゲート（制御回路）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 3/02 H03M 1/08

Claims

(57)【特許請求の範囲】

【請求項１】サンプルクロックに従って入力される入
力サンプルデータを実質的に特定のオーバーサンプリン
グ倍率にてオーバーサンプリングする前値ホールドレジ
スタと、上記サンプルクロックの周波数に上記オーバーサンプリ
ング倍率を乗じた周波数のノイズシェーパクロックに従
って上記前値ホールドレジスタの出力のノイズシェーパ
演算を行うノイズシェーパ部と、上記ノイズシェーパクロックと上記サンプルクロックと
の位相誤差が蓄積されて上記サンプルクロックの１周期
の近傍となったタイミングに上記前値ホールドレジスタ
のオーバーサンプリング倍率を初期値に＋１または−１
を加えた値に変更する制御回路とを備えることを特徴と
するシグマデルタ方式Ｄ／Ａ変換器。
【請求項２】サンプルクロックに従って入力される入
力サンプルデータを上記サンプルクロックの周波数の特
定のオーバーサンプリング倍率を乗じた周波数のノイズ
シェーパクロックに基づいて得られたプリフェッチクロ
ックでサンプルホールドするプリフェッチレジスタと、上記プリフェッチレジスタの出力を上記ノイズシェーパ
クロックに従ってサンプルホールドし、入力サンプルデ
ータを実質的に上記オーバーサンプリング倍率にてオー
バーサンプリングする前値ホールドレジスタと、上記前値ホールドレジスタの出力を上記ノイズシェーパ
クロックに従ってノイズシェーパ演算を行うノイズシェ
ーパ部と、上記ノイズシェーバークロックに対して異なる位相ずれ
を有する複数のクロックの何れかを選択して上記プリフ
ェッチクロックとし、上記プリフェッチクロックと上記
サンプルクロックとを監視して両者のサンプルホールド
タイミングが互いに近傍となったタイミングに、上記ク
ロックを切り換えることによって、上記前値ホールドレ
ジスタのオーバーサンプリング倍率を初期値に＋１また
は−１を加えた値に変更する制御回路とを備えることを
特徴とするシグマデルタ方式Ｄ／Ａ変換器。
【請求項３】上記制御回路は上記ノイズシェーパクロ
ックに対して進み方向に位相ずれを有するクロックと当
該進み側クロックと同じずれ幅で遅れ方向に位相のずれ
を有するクロックとを切り換えるものであることを特徴
とする請求項２記載のシグマデルタ方式Ｄ／Ａ変換器。
【請求項４】上記制御回路は、上記サンプルクロック
のサンプルホールドタイミングで生成され、上記特定タ
イミングに上記複数のクロックと重なるパルス幅のクロ
ックと上記選択されたクロックとのＡＮＤを取って得ら
れたクロックを上記プリフェッチクロックとすることを
特徴とする請求項２記載のシグマデルタ方式Ｄ／Ａ変換
器。