KR20030027064A

KR20030027064A - 오버샘플링된 데이터를 사용하는 분수 데시메이션 필터

Info

Publication number: KR20030027064A
Application number: KR10-2003-7002531A
Authority: KR
Inventors: 팽이핑
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2001-06-22
Filing date: 2002-06-18
Publication date: 2003-04-03
Also published as: EP1405412A1; JP2004521568A; US6433726B1; CN1518794A; WO2003001669A1

Abstract

정수 데시메이팅 장치의 출력 샘플링비가 선택적으로 변하는 데시미터(decimator)가 제공되어서, 평균 출력 샘플링비가 원하는 출력 샘플링비에 대응하게 된다. N과 N+1 사이에 있는 출력-대-입력 샘플링비를 제공하기 위해 선택적으로, N 개 입력 샘플 또는 N+1개 입력 샘플 이후에 출력 샘플이 제공되도록 출력 샘플링비가 변한다. 이 프로세스는 1/N과 1/(N+1) 사이에서 샘플링 주파수가 변화함에 따라 위상 지터(jitter)를 도입하지만, 오버샘플링을 사용하는 종래의 많은 애플리케이션이 그런 것처럼, 오버샘플링 비가 높으므로, N이 높다면, 위상 지터의 상대적 크기는 근소하다. 분수 누산기는 N 또는 N+1개 입력 싸이클 이후에 출력이 발생하는지 제어하기 위하여 사용되고, 입력 샘플링 클럭에 의해 클럭킹되며, 이에 따라 실시의 복잡도를 감소시킨다.

Description

오버샘플링된 데이터를 사용하는 분수 데시메이션 필터{FRACTIONAL DECIMATION FILTER USING OVERSAMPLED DATA}

샘플 레이트 컨버터는 동종 기술 분야에서 일반적이다. 하나의 레이트에서 샘플링되는 데이터는 샘플 레이트 컨버터에 의해 제 2 레이트에서 샘플링되는 데이터로 변환된다. 다운-샘플링 또는 데시메이션은 샘플링 레이트를 감소시키기 위해 사용되고, 업-샘플링 또는 인터폴레이션(interpolation)은 샘플링 레이트를 증가시키기 위해 사용된다. 5의 계수(factor)만큼 샘플 레이트를 감소시키는 것은 가령, 매 5 번째 입력 샘플에 대응하는 출력 샘플을 제공함으로써 달성될 수 있다. 5의 계수만큼 샘플 레이트를 증가시키는 것을 각 입력 샘플을 5번 반복함으로써 달성된다. 범용의 다운-샘플링 또는 업-샘플링 기술은 각 출력 샘플을 생성하기 위해 복수의 입력 샘플을 사용한다. 예를 들면, 출력 샘플에 잡음 및 간섭 기여를 최소화하기 위하여 또는 다운-샘플러의 출력 샘플의 신호 대 잡음 비(signal to noise ratio)를 최소화하기 위하여, 데시메이션 필터는 복수의 입력 샘플의 평균 또는 가중 평균(weighted average)을 출력 샘플 값으로 정한다. 입력 샘플의 신호 스펙트럼을 보존하기 위하여, 추가적인 입력 샘플이 종종 업-샘플링 프로세스에서 사용된다. 인터폴레이션 필터는 다중 입력 샘플의 인터폴레이션 또는 커브-피팅(curve-fitting)에 기초하여 각 중간 샘플을 제공한다.

미국 특허 제 5,548,540호, "DECIMATION FILTER HAVING A SELECTABLE DECIMATION RATIO", issued 20 August 1996 to Daniel A. Staver and Donald T. McGrath는 각 출력 샘플을 결정하도록 복수의 입력 샘플을 평균하기 위한 계수(coefficients)의 서로 다른 세트의 선택을 개시한다. 입력 샘플과 출력 샘플 사이의 정수 비(n:1)는 각 n번째 입력 샘플에서 출력 샘플이 생성되도록 가정된다.

국제 특허 출원, WO 99/56427호, "SAMPLE RATE CONVERTER USING POLYNOMIAL INTERPOLATION" filed 15 April 1999 for Bruno J. G. Putzeys는 복수의 입력 샘플 값에 대응하는 출력 샘플 값을 결정하기 위하여 입력 샘플에 상대적인 각 출력 샘플의 위상에 기초하는 다항 근사치의 사용을 개시한다. 위상-동기 루프(phase-locked loop)는 입력 샘플과 출력 샘플 사이의 위상 차의 측정을 제공하기 위해 사용된다. 입력과 출력 샘플 레이트의 서로 다른 비는 다항 계수의 서로 다른 세트의 사용에 의해 조정되고, 정수 비로 제한되지 않는다.

F1의 입력 주파수 및 F2의 원하는 출력 주파수가 주어진다면, 비 F1/F2는 N+P/Q로 표현되거나 근사되며, 여기서 N, P 및 Q는 정수이고, N은 비의정수부(integer portion)이며, P/Q는 분수부(fractional portion)이다. 정수 업스케일링(upscaling) 및 다운스케일링(downscaling)을 통한 분수 스케일링은 F2=Q*F1/(N*Q+P)=F1/(N+P/Q)을 제공하기 위해 Q(Q*F1)의 계수에 의한 제 1 업스케일링과, 그 다음 N*Q+P의 계수에 의한 다운스케일링에 의해 달성될 수 있다.

통상, "델타-시그마(delta-sigma)" 변환이라 불리는 기술을 사용하여 고도로 정확한 아날로그-디지털(A/D;analog-to-digital) 변환을 제공하기 위해 오버샘플링이 사용된다. 델타-시그마 컨버터는 매우 높은 샘플링 레이트에서 아날로그 신호를 디지털화하고, 그 다음, 샘플링 프로세스 및 전송기로부터 수신기로의 통신 채널에 의해 유도되는 잡음 및 간섭을 제거하기 위해 샘플을 필터링하고, 그 다음, 필터링된 데이터를 원하는 샘플 레이트로 다운샘플링한다. 종래의 델타-시그마 컨버터에서, 오버샘플링 레이트, Q, 및 다운샘플링 레이트, N*Q+P는 원하는 출력 샘플링 레이트를 제공하도록 선택된다. 그러나, 어떤 애플리케이션에서는, 오버샘플링 레이트 및 원하는 출력 샘플링 레이트가 독립적으로 특정되고, 분수 다운샘플링이 요구된다. 예를 들면, 중간 주파수 신호의 직접 샘플링은 샘플링 주파수가 중간 주파수와 어떤 관계를 가질 것을 종종 요구한다.

미국 특허 제 6,057,793호, "DIGITAL DECIMATION FILTER AND METHOD FOR ACHIEVING FRACTIONAL DATA RATE REDUCTION WITH MINIMAL HARDWARE OR SOFTWARE OVERHEAD" issued 2 May 2000 to Xue-Mei Gong, Tim J. Dupuis, Jinghui Lu, and Korhan Titizer는 오버샘플링된 데이터의 분수 다운샘플링을 제공하기 위하여, 데이터를 먼저 다운-샘플링하고, 그 다음 데이터를 업스케일링함으로써 정수 다운-샘플링 및 정수 업-샘플링의 조합을 개시한다. 그러나 이러한 복수단(multi-staged) 스케일링은 각 단을 위하여 전력을 소모하고, 제조하는데 비용이 많이 들며, 휴대 전화 및/또는 다른 휴대 장치와 같은 저전력 및 저비용 소비자 애플리케이션을 위해서 적합하지 않을 수 있다.

발명의 개요

본 발명의 목적은 분수 다운-스케일링을 제공하는 데시미터를 제공하는 것이다. 본 발명의 다른 목적은 하나의 데시메이션 단에서 분수 다운-스케일링을 제공하는 데시미터를 제공하는 것이다. 본 발명의 다른 목적은 중간-데시메이션 프로세스를 통해 분수 다운-스케일링을 제공하는 것이다. 본 발명의 다른 목적은 저전력 및/또는 저비용 애플리케이션에 잘 맞는 데시미터를 제공하는 것이다.

평균 출력 샘플링 레이트가 원하는 출력 샘플링 레이트에 대응하도록 출력 샘플링 레이트를 선택적으로 변화시키는 데시미터를 제공함으로써 이 목적들 및 다른 목적들이 달성된다. N과 N+1 사이에 있는 출력 대 입력 샘플링비를 제공하기 위하여, N개 입력 샘플 또는 N+1개 입력 샘플 이후에 출력 샘플이 선택적으로 제공되도록 출력 샘플링 레이트가 변한다. 1/N과 1/(N+1) 사이에서 샘플링 주파수가 변하기 때문에, 이 프로세스는 위상 지터(jitter)를 도입하나, 오버샘플링 레이트가 높고, 따라서, N이 높다면, 오버샘플링을 사용하는 통상의 많은 애플리케이션이 그러한 것처럼, 위상 지터의 상대적 크기는 약소하다(slight). 분수 누산기는 N 또는 N+1개 입력 싸이클 이후에 출력이 발생하는지 제어하기 위해 사용되고, 입력 샘플링 클럭에 의해 클럭킹되며, 이에 따라 실시의 복잡도를 최소화한다.

본 발명은 디지털 신호 프로세싱의 분야에 관한 것이고, 세부적으로는, 비정수(non-integer), 또는 분수의 샘플 레이트 비에서 데이터의 다운-샘플링 또는 데시메이션(decimation)에 관한 것이다.

본 발명은 예로써, 첨부 도면을 참조하여 더 상세히 설명된다.

도 1은 본 발명에 따른 분수 데시미터를 포함하는 통신 장치의 예를 도시한다.

도 2는 본 발명에 따른 분수 데시미터의 예를 도시한다.

도면 전반에 걸쳐, 동일한 참조 번호는 유사하거나 대응하는 특징 또는 기능을 나타낸다.

해당 기술 분야에 알려져 있는 바와 같이, 통신 시스템은 전송된 데이터 레이트보다 실질적으로 더 높은 주파수에서 수신된 신호를 샘플링하도록 보통 설계된다. 이 더 높은 샘플링 레이트는 변조된 신호가 전송기로부터 수신기로 갈 때, 잡음 및/또는 간섭 효과의 존재 시에 수신된 신호의 적당한 디코딩을 허용한다. 더 높은 샘플링 주파수는 전송된 데이터 레이트보다 실질적으로 더 높기 때문에, 샘플링은 원하는 신호 대역폭 내에 더 작은 양자화 잡음만을 유도한다. 더 높은 샘플링 레이트가 각 전송된 데이터 샘플에 대응하는 복수의 샘플을 제공하기 때문에, 수신된 아날로그 파형을 따라 모든 샘플이 동일한 신호 대 잡음비를 가지지 않을 때, 더 높은 샘플링 레이트는 최우수 신호 대 잡음 비에 대응하는 샘플의 데시메이션및 사용을 용이하게 한다. 일반적으로는, 더 높은 샘플링 레이트를 가지는 아날로그 디지털(analog-to-digital) 컨버터는 또한 동일한 변환 성능을 가지는 더 낮은 샘플링 레이트 아날로그 디지털 컨버터보다 더 적은 비트를 요구한다.

본 발명은 높은 오버샘플링 아날로그 디지털 컨버터를 사용하는 많은 시스템이 샘플링 지터에 상대적으로 민감하지 않다는 관찰에 전제된다. 후술되는 바와 같이, 본 발명에서 분수 데시메이션 접근법에 의해 도입되는 추가적인 샘플링 지터는 샘플링 위상 에러에 비해 훨씬 덜 작다. 이 샘플링 위상 에러는 실제의 샘플링 포인트와 이상적 샘플링 포인트 사이의, 칩 기간 또는 심볼 기간 내의 샘플링 시차이며, 여기서 최대 신호 대 잡음비가 실현된다. 통신 수신기는 이상적 샘플링 포인트가 어디인지 보통 모르기 때문에 샘플링 위상 에러가 발생한다. 그러므로, 오버샘플링 컨버터에서, 복수의 샘플은 심볼 기간 또는 칩 기간 내에서 아날로그 디지털 컨버터에 의해 획득되고, 가장 높은 SNR을 가지는 샘플은 아날로그 디지털 변환 이후의 추가적인 디지털 프로세싱을 위해 사용된다.

분수 데시메이션을 달성하기 위하여, 각 출력 샘플을 생성하기 위해 사용되는 특별한 데시메이션 필터는 출력 샘플의 스트림 중에서 평균 데시메이션 계수가 원하는 분수 데시메이션에 대응하도록 선택적으로 정해진다(그럼에도 불구하고, 이에 서로 다른 정수 데시메이션 계수가 선택되기 때문에 위상 지터를 도입한다).

위상 지터의 크기를 최소화하기 위하여, 정수 데시메이션 계수는 N의 값 내지 N+1의 값으로부터 선택 가능하며, 여기서 N은 원하는 출력 대 입력 샘플링 비의 정수 성분이다. F1의 입력 샘플 레이트 및 F2의 출력 샘플 레이트가 주어진다면,비 F1/F2는 N+P/Q로 표현되거나 근사될 수 있으며, 여기서 N, P 및 Q는 정수이고, Q>P이다. 정수 데시메이션을 통해 N+P/Q의 평균 샘플링 비를 달성하기 위해, (Q-P) 기간에 대하여 N의 데이메이션 계수로, 그리고 P 기간에 대해 N+1의 데시메이션 계수로 입력이 데시메이팅된다. 예를 들면, 74:7의 입력 대 출력 샘플링비를 원한다면, 그 비는 10+4/7로 표현된다. 본 발명의 선호되는 실시예에서, 세 개의 (Q-P) 출력 샘플이 10(N)개 입력 샘플의 간격에서 생성되고, 네 개의 출력 샘플은 11(N+1)의 간격에서 생성된다. 간격 10의 세 개의 출력 샘플의 각각에서, 출력 샘플 레이트는 의도된 7/74 출력 샘플 레이트보다 빠르기 때문에(1/10=7/70), 출력 샘플이 "너무 빨리(too soon)" 생성될 것이다. 반복된 "레이트(late)" 또는 "어얼리(early)" 샘플에 의해 야기되는 누산 위상 시프트를 최소화하기 위하여, 레이트 샘플 및 어얼리 샘플은 가능한 한 더 서로 떨어진다.

도 1은 동위상 경로 및 직각 경로에 대해, 본 발명에 따른 분수 데시미터(130)를 포함하는 통신 장치의 예(100)를 도시한다. 보통의 당업자에게 명백한 바와 같이, 통신 시스템, 비디오 프로세싱 시스템 등을 포함하는 다양한 애플리케이션에 샘플-레이트 변환이 사용된다. 본 명세서에서, 통신 장치(100)는 오버샘플링된 데이터 샘플을 제공하고, 원하는 출력 레이트에서 필터링된 데이터 샘플을 제공하기 위해 종종 분수 다운샘플링을 요구하는 시스템에 대한 패러다임으로 사용된다. 더 후술되는 바와 같이, 본 발명의 분수 다운샘플링은 종래의 분수 다운샘플러보다 위상 지터를 다소 더 많이 도입하는데, 통신 장치(100)는 위상 지터에 확실히 민감하지 않은 시스템의 패러다임으로도 사용된다.

장치(100)는 복수의 통신 표준을 수용하도록 구성되며, 이에 따라, 각 영역에서 사용 가능한 통신 방법에 의존하여 서로 다른 지리적 영역에서 그것이 사용되는 것을 허용한다. 장치(100)는 PCS 주파수 대역 또는 셀룰러 주파수 대역으로부터 통신을 선택적으로 수신하고, 183.6MHz(본 발명에 따른 데시미터의 원리는 어떤 주파수에서도 적용 가능하지만, 이 주파수는 본 명세서에서 일반적인 예로서 주어진다)의 공통의 중간 주파수(IF)에서 다운-시프팅된 아날로그 신호를 제공하도록 구성되는 이중 대역 프론트 엔드(front end)(110)를 포함한다. 그 뒤 단이 수신된 신호의 특정 변조 주파수에 독립적으로 설계되게 하고, 이에 따라 더 우수한 선택성 및 다이나믹 범위를 제공하는 것을 허용하기 위해, 공통의 중간 주파수로 다운시프팅하는 것은 해당 기술 분야에서 통상적인 기술이다.

직각 샘플러(120)를 통해 요구된 출력 샘플 레이트보다 실질적으로 더 높은 레이트에서 아날로그 신호를 샘플링하고, 데시미터(130)를 통해 높은-샘플-레이트 직각 입력 샘플을 필터링하도록 구성되는 직각 시그마-델타 아날로그-디지털 컨버터(ADC)(150)에 프론트 엔드(110)로부터의 중간 주파수(IF) 아날로그 신호가 제공된다. 오버샘플링 기술은 관련 기술 분야에서 일반적이다.

ADC(150)는 셀룰러 CDMA(IS-95 A/B), 셀룰러 AMPS 및 PCS CDMA(IS-2000 1xRTT)를 포함하는 복수의 통신 표준을 지원하도록 구성된다. CDMA는 각 데이터 단위(바이트, 심볼 등)가 선택된 코드-키에 의해 변조되는 변조 방법을 사용하고, 이 변조는 "칩-레이트"라 불리는 주파수에서 발생한다. 전술된 IS-95 A/B 및 IS-2000 1xRTT/1xEV 표준에 따르면, 샘플링 위상 에러의 존재 시에, 각 데이터 단위의 합당한 디코딩을 허용하기 위해, 수신된 코드-키-변조된 신호는 8배 칩-레이트에서 샘플링되어야 한다. 본 예에서, CDMA 프로세싱을 위해 요구되는 출력 샘플 레이트는 9.8304 MHz이다. 전송된 신호의 칩-레이트가 특정 수신기(100)에서 사용되는 중간 샘플링 레이트에 실질적으로 독립적으로 정의된다는 것에 주목하라.

본 발명에 따르면, 원하는 출력 레이트에 대응하는 평균 출력 샘플 레이트를 생성하는 가변 정수 데시메이션 계수의 선택을 통해 분수 데시메이션을 제공하도록 시그마-델타 ADC(150)의 데시미터(130)가 구성된다. 예를 들어, 9.8304MHz의 CDMA 출력 샘플 레이트 및 91.8MHz의 중간 샘플링 레이트가 주어진다면, 데시메이션 계수는 91.8/9.8304의 평균 샘플 비에 대응하여 9와 10 사이에서 적당하게 변화된다. 이 원하는 샘플 레이트(9.3383789...)는 다양한 방법으로 달성될 수 있고, 일반적으로는, Q가 근사에 의해 달성 가능한 해결법을 결정하는 정수 비(P/Q)로 분수 성분을 근사함으로써 달성된다는 것에 주목하라. 예를 들어, Q가 8로 선택된다면, 가장 가까운 계수는 3/8(.375)이 될 것이다. 전술되어 있는 바와 같이, 본 발명의 선호되는 실시예에 따르면, 매 8(Q)개 출력 샘플에 대하여, 5(Q-P)개 출력 샘플이 9(N)개 입력 샘플의 각 간격에서 생성되고, 3(P)개 출력 샘플이 10(N+1)개 입력 샘플의 각 간격에서 생성될 것이다. 이 선택적인 샘플링은 9.792MHz(91.8MHz/9.375)의 평균 출력 샘플을 생성할 것이며, 이는 원하는 출력 샘플 레이트의 0.004% 범위 안에 있다. 더 월등한 정밀도는 Q의 값을 증가시킴으로써 달성될 수 있다. 통신 장치(100)의 선호되는 실시예에서, Q가 2048(2¹¹)이 되게 선택된다. 예를 들어,9.8304MHz의 CDMA 출력 샘플 레이트는, P를 위해 693의 값이 사용되며, 이에 따라, 정확히 9.8304MHz(91.8/(9+693/2048)의 평균 출력 샘플 레이트를 제공한다.

셀룰러 AMPS 신호는 40KHz 샘플링 레이트에서 제공되며, 이는 91.8MHz의 오버 샘플 레이트의 정수배이다. 이 애플리케이션에서, 샘플 모두는 2295(N)개 입력 샘플의 각 간격에서 생성될 것이다.

전술되어 있는 바와 같이, 원하는 출력 샘플 레이트에 대응하는 평균 데시메이션 레이트를 제공하는 정수 데시메이션 계수를 선택적으로 택하기 위해, 다양한 기술 중 어떤 기술도 사용될 수 있다. 선택은 N과 N+1로 제한될 필요는 없고, 가령, N-1, N, N+1, N+2의 조합 또는 어떤 다른 조합일 수 있다. 서로 다른 데시메이션 계수가 선택될 때, 위상 지터를 최소화하도록 N과 N+1의 선택이 선호된다. 또한 전술되어 있는 바와 같이, 반복된 진상(leading) 또는 지상(lagging) 출력 펄스가 생성될 때, 위상 에러의 누산을 최소화하도록 N 및 N+1개의 간격은 바람직하게 서로 떨어진다. 선호되는 실시예에서, 스위칭되지 않는다면 누산된 위상 에러가 절반 싸이클을 초과하게 될 때마다 진상에서 지상으로(leading-to-lagging)(N에서 N+1로) 또는 지상에서 진상으로(lagging-to-leading)(N+1에서 N으로) 스위칭함으로써 입력 샘플링 클럭의 +/- 1/2 클럭 내에 누산된 위상 에러가 있게된다.

도 2는 입력 샘플링 클럭(205)의 +/- 1/2 싸이클로 위상 지터를 제한하는 본 발명에 따른 분수 데시미터의 예(130)를 도시한다. 본 예에서, (N+P/Q) 샘플 비를 달성하기 위해, 레지스터(220)가 P의 결정된 값을 포함한다. 모듈로-Q(modulo-Q) 누산기(230)는 P의 연속 값을 누산하고, 누산된 값이 Q를 초과할 때마다 오버플로우를 생성하거나 신호를 운반한다. Q가 2의 거듭제곱(power)이라면, 누산기(230)는 log2(Q)의 비트폭을 가지는 종래의 누산기에 불과하다. Q가 2048(2¹¹)인 예에서, 누산기(230)는 누산된 결과를 P의 더한 것이 2048을 넘을 때마다 오버플로우하는 종래의 11-비트 누산기이다. 누산기(230)로부터의 오버플로우 신호는 정수 데시미터(210)에 N 또는 N+1을 선택적으로 제공하는 스위치(240)를 제어한다. 정수 데시미터(210)는 입력 샘플의 매 K개 발생 때 출력 샘플을 제공하는 종래의 "디바이드-바이-K(divide-by-K)" 데시미터이다. 본 애플리케이션에서, K는 선택에 따라 N이거나 N+1이다. 관련 기술 분야에 있어 통상 그러하듯이, 그리고 본 발명의 배경에서 기술되어 있는 바와 같이, K번째 입력 샘플만 대응하는 출력 샘플로 사용되었다면 발생할 출력 샘플에의 잡음 및 간섭 기여를 최소화하도록, L개 입력 샘플의 가중된 평균에 기초하여 각 출력 샘플의 값을 결정하는 필터 함수를 데시미터(210)가 바람직하게 포함한다. 입력 샘플은 F1의 주파수에서 있고, 출력 샘플은 F2=F1/(N+P/Q)의 주파수에서 있다.

누산의 나머지, 모듈로(modulo) Q는 누산기(230)에 입력으로 다시 입력되며, 이에 따라 계수(counts)의 계속되는 누산을 유지한다. 계수의 누산은 출력 샘플과 원하는 출력 샘플에 대응하는 이상적 출력 샘플 사이의 위상 차 측정에 대응한다. 각 오버플로우가 발생할 때, 더 짧은 간격(N) 샘플(들)에 의해 야기되는 위상 시프트를 보상하기 위해 더 긴 간격(N+1) 샘플의 삽입에 대응하여 계수는 감소된다(P<Q이기 때문에). 위상 계수(phase count)가 Q를 초과하여 누산될 때마다 더 긴 간격샘플을 삽입함으로써, 입력 샘플 클럭의 절반-싸이클로, 위상 시프트 에러의 크기는 제한된다. 즉, 위상 에러가 N번 째 입력 샘플과 (N+1)번 째 입력 샘플 사이의 중간점을 초과하게 커진다면, 출력은 (N+1)번째 입력 샘플에서 생성되고, 그에 따라, 입력 샘플 클럭의 절반 싸이클 내에 위상 에러를 유지한다.

전술한 것은 본 발명의 원리만 설명한다. 그래서, 본 명세서에 명시적으로 설명되거나 도시되지 않으나, 본 발명의 원리를 구현하여서, 다음의 청구 범위의 의미 및 범위 내에 있는 다양한 장치를 고안 가능할 것이라는 것을 당업자는 이해할 수 있을 것이다.

Claims

수신된 신호에 대응하는 아날로그 신호를 제공하도록 구성되는 프론트 엔드(front end) 장치(110)와,

상기 아날로그 신호에 대응하는 일련의 출력 샘플을 제공하도록 배치되는 상기 프론트 엔드 장치(110)에 동작 가능하게 결합되는 아날로그-디지털(analog-to-digital) 컨버터(150)를 포함하는 통신 장치(100)에 있어서,

상기 아날로그-디지털 컨버터(150)는 입력 샘플 주파수에서 입력 샘플을 제공하기 위해 상기 아날로그 신호를 샘플링하도록 구성되는 샘플러(sampler)와, 상기 제 1 주파수를 분수로 나눈 값(fractional division of the first freqency)에 대응하는 평균 출력 주파수에서 상기 출력 샘플을 제공하기 위해 상기 입력 샘플을 데시메이팅하도록 구성되는 데시미터(decimator)(130)를 포함하고,

상기 데시미터(130)는 어떤 정수 개의 입력 샘플이 발생하자마자 상기 출력 샘플의 각 출력 샘플을 제공하도록 구성되는 데시메이팅 장치(210)와, 상기 평균 출력 샘플 주파수에서 상기 출력 샘플을 제공하도록 상기 정수를 변화시키도록 구성되는 상기 데시메이팅 장치(210)에 동작 가능하게 결합되는 제어기(220,230,240)를 포함하는

통신 장치.
제 1 항에 있어서,

상기 분수(the fractional division)는 정수 성분 N 및 분수 성분 P/Q에 대응 -여기서 N, P 및 Q는 정수임- 하며,

제어기(220,230,240)는 Q개 출력 샘플의 모든 세트에 대하여, 상기 정수가 Q-P개 출력 샘플에 대해 N이 되도록 제어되고, P개 출력 샘플에 대해 N+1이 되도록 제어되도록 N과 N+1 사이에서 상기 정수를 변화시키기 위해 추가적으로 구성되는

통신 장치.
제 2 항에 있어서,

상기 제어기(220,230,240)는 상기 출력 샘플과 연관되는 위상 에러를 상기 입력 샘플 주파수의 절반 싸이클 내로 유지하도록 상기 정수 수를 변화시키기 위해 추가적으로 구성되는

통신 장치.
제 2 항에 있어서,

상기 제어기(220,230,240)는

상기 정수 P의 복수 배(multiples)에 대응하는 합을 누산하고, 상기 합이 Q를 초과할 때마다 N+1을 상기 정수로 선택하기 위한 제어 신호를 제공하도록 구성되는

통신 장치.
제 1 항에 있어서,

상기 샘플러(120)는 직각 샘플러이고, 상기 데시미터(130)는 제 1 직각 데시미터 및 제 2 직각 데시미터를 포함하는

통신 장치.
제 1 항에 있어서,

상기 아날로그-디지털 컨버터(150)는 시그마-델타(Sigma-Delta) ADC에 대응하는

통신 장치.
제 1 항에 있어서,

상기 데시미터(130)는 복수의 대응하는 입력 샘플의 값에 기초하여 상기 출력 샘플의 각각의 값을 제공하도록 구성되는

통신 장치.
아날로그-디지털 컨버터(150)에 있어서,

입력 샘플 주파수에서 입력 샘플을 제공하기 위해 아날로그 신호를 샘플링하도록 구성되는 샘플러(120)와,

상기 제 1 주파수를 분수로 나눈 값에 대응하는 평균 출력 주파수에서 출력 샘플을 제공하기 위해 상기 입력 샘플을 데시메이팅하도록 구성되는 데시미터(130)를 포함하되,

상기 데시미터(130)는 정수개의 입력 샘플이 발생하자마자 상기 출력 샘플의 각 출력 샘플을 제공하도록 구성되는 데시메이팅 장치(210)와, 상기 평균 출력 샘플 주파수에서 상기 출력 샘플을 제공하도록 상기 정수를 변화시키도록 구성되는 상기 데시메이팅 장치(210)에 동작 가능하게 결합되는 제어기(220,230,240)를 포함하는

아날로그 디지털 컨버터.
제 8 항에 있어서,

상기 분수는 정수 성분 N 및 분수 성분 P/Q에 대응 -여기서 N, P 및 Q는 정수임- 하며,

제어기(220,230,240)는 Q 개 출력 샘플의 모든 세트에 대하여, 상기 정수가 Q-P개 출력 샘플에 대해 N이 되도록 제어되고, P개 출력 샘플에 대해 N+1이 되도록 제어되게 N과 N+1 사이에서 상기 정수를 변화시키기 위해 추가적으로 구성되는

아날로그 디지털 컨버터.
제 9 항에 있어서,

상기 제어기(220,230,240)는 상기 입력 샘플 주파수의 절반 싸이클 내로 상기 출력 샘플과 연관되는 위상 에러를 유지하도록 상기 정수를 변화시키기 위해 추가적으로 구성되는

아날로그 디지털 컨버터.
제 9 항에 있어서,

상기 제어기(220,230,240)는

상기 정수 P의 복수 배(multiples)에 대응하는 합을 누산하고, 상기 합이 Q를 초과할 때마다 N+1을 상기 정수로 선택하기 위한 제어 신호를 제공하도록 구성되는 누산기(230)를 포함하는

아날로그 디지털 컨버터.
제 8 항에 있어서,

상기 샘플러(120)는 직각 샘플러이고,

상기 데시미터(130)는 제 1 직각 데시미터 및 제 2 직각 데시미터를 포함하는

아날로그 디지털 컨버터.
제 8 항에 있어서,

상기 아날로그 디지털 컨버터(150)는 시그마-델타 ADC에 대응하는

아날로그 디지털 컨버터.
제 8 항에 있어서,

상기 데시미터(130)는 복수의 대응하는 입력 샘플의 값에 기초하여 상기 출력 샘플의 각각의 값을 제공하도록 구성되는

아날로그 디지털 컨버터.
제 8 항에 있어서,

상기 입력 샘플링 주파수는 상기 평균 출력 샘플링 주파수보다 실질적으로 더 높은

아날로그 디지털 컨버터.
어떤 정수 개의 입력 샘플이 발생하자마자 상기 출력 샘플의 각 출력 샘플을 제공하도록 구성되는 데시메이팅 장치(210)와,

상기 평균 출력 샘플 주파수에서 상기 출력 샘플을 제공하도록 상기 정수를 변화시키도록 구성되는 상기 데시메이팅 장치(210)에 동작 가능하게 결합되는 제어기(220,230,240)를 포함하는

데시미터.
제 16 항에 있어서,

상기 분수부는 정수 성분, N과 분수 성분, P/Q에 대응하며, 여기서, N, P 및 Q는 정수이고,

상기 제어기(220,230,240)는 Q개 출력 샘플의 모든 세트에 대하여, 상기 정수가 Q-P개 출력 샘플에 대해 N이 되도록 제어되고, P개 출력 샘플에 대해 N+1이 되도록 제어되도록 N과 N+1 사이에서 상기 정수를 변화시키기 위해 추가적으로 구성되는

데시미터.
제 17 항에 있어서,

상기 제어기(220,230,240)는 상기 출력 샘플에 연관되는 위상 에러를 상기 입력 샘플 주파수의 절반 싸이클 내에 유지하도록 상기 정수를 변화시키기 위해 추가적으로 구성되는

데시미터.
제 17 항에 있어서,

상기 제어기(220,230,240)는 복수의 상기 정수 P에 대응하는 합을 누산하고, 상기 합이 Q를 초과할 때마다 N+1을 상기 정수로 선택하기 위한 제어 신호를 제공하도록 구성되는

데시미터.