JP2004521568A - オーバーサンプリングされたデータを用いた端数間引きフィルタ - Google Patents

Abstract

整数間引きデバイスの出力サンプリングレートを選択的に変化させることにより、平均出力サンプリングレートが所望の出力サンプリングレートに対応するようにする間引き装置が提供される。この出力サンプリングレートは、Ｎ個の入力サンプル又はＮ＋１個の入力サンプルの後で出力サンプルが選択的に出力され、これにより、出力対入力サンプリング比がＮとＮ＋１との間の値となるように変化する。このプロセスは、サンプリング周波数が１／Ｎと１／（Ｎ＋１）との間を変化するにつれて位相ジッタを導入するが、オーバーサンプリングレートが高く、従ってＮが高い場合、オーバーサンプリングを用いる多くの応用例では一般的なように、位相ジッタの相対的な大きさは小さい。端数累算器は、Ｎ個又はＮ＋１個の入力サイクルごとに出力が発生するかどうかを制御するために用いられ、且つ、入力サンプリングクロック信号によりクロック同期され、これにより、実施形態の複雑さを最小化する。

Description

【０００１】
（発明の背景）
本発明は、ディジタル信号処理の分野に関し、より詳しくは、非整数即ち端数のサンプリングレートによりデータをダウンサンプリングする、即ち、間引きする方法に関する。
【０００２】
サンプリングレートコンバータは、技術的に周知である。１つのレートによりサンプリングされたデータは、サンプリングレートコンバータによって、第２のレートでサンプリングされたデータに変換される。ダウンサンプリング、即ち、間引きという操作は、サンプリングレートを減少させるために用いられ、また、アップサンプリング、即ち、補間という操作は、サンプリングレートを増加させるために用いられる。５回目の入力サンプルごとにそれに対応する出力サンプルを出力すると、サンプリングレートを、例えば、５という倍数で減少させることが可能である。各入力サンプルを５回繰り返すことによって、サンプリングレートを５という倍数だけ増加させることが可能である。一般的なダウンサンプリング技法又はアップサンプリング技法では、複数の入力サンプルを用いて、各出力サンプルを発生する。例えば、出力サンプルに影響する雑音及び干渉を最小化する、又は、ダウンサンプラの出力サンプルの信号対雑音比を最大化するために、間引きフィルタは、複数の入力サンプルの平均、即ち、加重平均を出力サンプル値として決定する。アップサンプリングプロセスでは追加の入力サンプルをしばしば用いて、入力サンプルの信号スペクトルを確保する。補間フィルタは、複数の入力サンプルを補間する、即ち、曲線の当てはめをすることによって、各中間サンプルの値を出力する。
【０００３】
スターバー（Ｄａｎｉｅｌ Ａ． Ｓｔａｖｅｒ）とマックグラス（Ｄｏｎａｌｄ Ｔ． ＭｃＧｒａｔｈ）に対して１９９６年８月２０日に対して与えられた米国特許第５，５４８，５４０号の「選択可能な間引き率を有する間引きフィルタ」には、複数の入力サンプルを平均化して、各出力サンプルを決定するために、様々な集合の係数を選択する操作が開示されている。入力サンプルと出力サンプルとの間に整数比（ｎ：１）が存在するものと仮定し、これにより、ｎ回目の入力サンプルごとに、出力サンプルを発生させる。
【０００４】
パッツィー（Ｂｒｕｎｏ Ｊ． Ｇ． Ｐｕｔｚｅｙｓ）による国際特許出願ＷＯ９９／５６４２７の「多項式補間を用いたサンプリングレートコンバータ」には、入力サンプルに対する各出力サンプルの位相に基づいた多項式補間を用いて、複数の入力サンプルに対応する出力サンプル値を決定する操作が開示されている。位相ロックループを用いて、入力サンプルと出力サンプルとの間の位相差に対する尺度とする。出力に対する入力のサンプル比が様々に異なっても、それは、様々な集合の多項式係数を用いて対処し、しかも、それは整数比には限られない。
【０００５】
入力周波数がＦ１であるとし、所望の出力周波数がＦ２であるとすると、Ｆ１／Ｆ２という比は、Ｎ＋Ｐ／Ｑにより近似することが可能であるが、ここで、Ｎ、Ｐ及びＱは整数であり、Ｎは比の整数部分であり、Ｐ／Ｑは端数部分である。整数のアップスケーリング及びダウンスケーリングに対する端数のスケーリングは、最初にＱ（Ｑ＊Ｆ１）という倍数だけアップスケーリングし、次に、Ｎ＊Ｑ＋Ｐという倍数だけダウンスケーリングして、Ｆ２＝Ｑ＊Ｆ１／（Ｎ＊Ｑ＋Ｐ）＝Ｆ１／（Ｎ＋Ｐ／Ｑ）とすることによって達成される。
【０００６】
一般的には、オーバーサンプリングによって、「デルタ・シグマ」変換と呼ばれる技法を用いて高度に正確なアナログ／ディジタル（Ａ／Ｄ）変換を実行する。デルタ・シグマコンバータは、アナログ信号を非常に高いサンプリングレートでディジタル化し、次にサンプルをフィルタリングし、サンプリングプロセスにおいて、また送信機から受信機に至る通信チャネルを介して入り込んだ雑音及び干渉を除去し、次に、フィルタリングされたデータを所望サンプリングレートにダウンサンプリングする。従来のデルタ・シグマコンバータでは、オーバーサンプリングレートＱとダウンサンプリングレートＮ＊Ｑ＋Ｐは、所望の出力サンプリングレートとなるように選択される。しかしながら、一部の応用分野では、このオーバーサンプリングレートと所望の出力サンプリングレートは、互いに独立して指定され、また、端数をダウンサンプリングすることが必要とされる。例えば、中間周波数信号を直接にサンプリングするには、しばしば、サンプリング周波数が中間周波数とある関係を有することが必要とされる。
【０００７】
ゴン（Ｘｕｅ−Ｍｅｉ Ｇｏｎｇ）、デュプイス（Ｔｉｍ Ｊ． Ｄｕｐｕｉｓ）、ルー（Ｊｉｎｇｈｕｉ Ｌｕ）及びティティザー（Ｋｏｒｈａｎ Ｔｉｔｉｚｅｒ）に対して２０００年５月２日に与えられた米国特許第６，０５７，７９３号の「ディジタル間引きフィルタと、最小のハードウエア又はソフトウエアオーバーヘッドで端数データを減少させる方法」には、整数のダウンサンプリングと整数のアップサンプリングとを組み合わせて、最初にデータをダウンサンプリングし、次に、データをアップサンプリングすることによって、端数をダウンサンプリングする操作が開示されている。しかしながら、このような多段式のスケーリングは、各段階ごとに電力を消費し、製造経費が高く、従って、セルラー電話や他の携帯式デバイス等の低電力及び／又は低経費の消費者応用物には適していない。
【０００８】
（発明の開示）
本発明の目的は、端数をダウンスケーリングする間引き装置を提供することである。本発明の別の目的は、１つの間引き段階で端数をダウンスケーリングする間引き装置を提供することである。本発明のさらに別の目的は、整数間引きプロセスによって端数をダウンスケーリングすることである。本発明のさらに別の目的は、低電力及び／又は低経費の応用分野によく適した間引き装置を提供することである。
【０００９】
これらの目的及び他の目的は、出力サンプリングレートを選択的に変更することにより、平均出力サンプリングレートが所望の出力サンプリングレートに対応するようにする間引き装置を提供することによって達成される。出力サンプリングレートは、出力サンプルが、Ｎ個の入力サンプル又は（Ｎ＋１）個の入力サンプルの後で選択的に出力され、これにより、出力対入力サンプリング比がＮと（Ｎ＋１）との間になるように変化する。このプロセスによって、サンプリング周波数が１／Ｎと１／（Ｎ＋１）との間を変化するにつれて、位相ジッタが導入されるが、一般的にオーバーサンプリングを用いる多くの応用分野でそうであるように、オーバーサンプリングレートが高い場合、従って、Ｎが大きい値である場合、位相ジッタの相対的な大きさは小さい。端数累算器は、Ｎ個又は（Ｎ＋１）個の入力サイクルの後に出力が発生するかどうかを制御するために用いられ、また、入力サンプリングクロック信号によりクロック同期され、これによって、本実施形態の複雑さを最小限に抑える。
【００１０】
（発明の詳細な説明）
本発明について、添付図面を参照し且つ以下に例示して、さらに詳細に説明する。図面全体にわたって、同じ参照番号は、類似又は対応する特徴又は機能を示す。
【００１１】
技術上周知であるように、通信システムは、一般的に、送信されたデータレートよりかなり高い周波数において受信信号をサンプリングするように設計されている。このより高いサンプリングレートは、変調された信号が送信機から受信機へ移動することによる雑音及び／又は干渉の影響の存在下でも受信信号を正しくデコーディングできるようにするためである。このより高いサンプリング周波数は、送信データレートよりかなり高いため、サンプリングする際に導入される所望の信号帯域幅内の量子化雑音が少なくなる。このより高いサンプリングレートによって、送信データサンプル１つに対応して複数のサンプルが与えられるため、サンプリングレートが高い方が、最良の信号対雑音比に対応するサンプルを決定して使用する際に便利であるが、それは、受信されたアナログ波形に沿った全てのサンプルが同じ信号対雑音比を有するわけではないからである。一般に、高いサンプリングレートを持つアナログ／ディジタルコンバータでも、必要とされるビット数は、同じ変換性能を持つ低いサンプリングレートのアナログ／ディジタルコンバータの場合より少ない。
【００１２】
本発明は、高オーバーサンプリングのアナログ／ディジタルコンバータを用いる多くのシステムがサンプリングジッタに対して比較的無反応であるという観察を前提条件としている。以下に検討するように、本発明において端数間引き装置によって導入されるさらなるサンプリングジッタは、サンプリング位相誤差と比較すればはるかに取るに足りないものである。このサンプリング位相誤差は、実際のサンプリングポイントと最大の信号対雑音比が実現されるチップ期間又は記号期間内における理想的なサンプリングポイントとの間のサンプリング時間の差である。このサンプリング位相誤差は、通信受信機は一般的に、理想的なサンプリングポイントがどこにあるか分からないために発生する。従って、オーバーサンプリングコンバータにおいては、複数のサンプルを記号期間又はチップ期間内においてアナログ／ディジタルコンバータによって採り、最高のＳＮＲを有するサンプルを用いて、アナログ／ディジタル変換後にさらにディジタル処理を行う。
【００１３】
端数を間引くためには、各々の出力サンプルを発生するために用いられる特定の間引き倍数を選択可能に決定し、これにより、出力サンプルのストリームのうちの平均間引き倍数が所望の端数間引きに対応する（これによって、様々な整数の間引き倍数が選択されるにつれて位相ジッタが導入されるが）ようにする。
【００１４】
位相ジッタの値を最小化するために、整数間引き倍数は、Ｎ及び（Ｎ＋１）のいずれかの値を選択するようになっているが、ここで、Ｎは所望の出力対入力サンプリング比の整数部分である。入力サンプリングレートがＦ１で出力サンプリングレートがＦ２であるとすると、Ｆ１／Ｆ２比は、Ｎ＋Ｐ／Ｑと近似して表され得るが、ここで、Ｎ、Ｐ及びＱは整数であり、また、Ｑ＞Ｐである。整数間引きによってＮ＋Ｐ／Ｑという平均サンプリング比を達成するには、入力を、期間（Ｑ−Ｐ）にわたってＮという間引き倍数で、また、期間ＰにわたってＮ＋１という間引き倍数で間引く。例えば、７４：７という入力対出力サンプリング比が所望される場合、この比は、１０＋４／７と表される。本発明のある好ましい実施形態では、３つの（Ｑ−Ｐ）出力サンプルが１０（Ｎ）個の入力サンプルの時間間隔で発生され、４つの出力サンプルが１１（Ｎ＋１）個の時間間隔で発生される。それら３つの出力サンプル分の時間間隔１０の全てにおいて、出力サンプルは「早すぎる」ように発生されるが、それは、出力サンプリングレートが、意図する７／７４という出力サンプリングレートより速い（１／１０＝７／７０）からである。それら４つの出力サンプル分の時間間隔の全てにおいて、出力サンプルは「遅すぎる」ように発生されるが、それは、出力サンプリングレートが、意図する７／７４という出力サンプリングレートより遅い（１／１１＝７／７７）からである。「遅い」又は「早い」サンプルの繰り返しが原因で累算される位相シフトを最小化するために、遅いサンプルと早いサンプルとを、できるだけ散在させる。
【００１５】
図１に、本発明に係る端数間引き装置１３０を含む、同相位相経路及び直角位相経路用の例示の通信デバイス１００を示す。当業者には明らかなように、通信システムやビデオ処理システムなどを含む様々な応用分野でサンプリングレート変換が用いられている。通信デバイス１００は、ここではオーバーサンプリングされたデータサンプルを出力し、しばしば、端数をオーバーサンプリングして、フィルタリングされたデータサンプルを所望の出力レートで出力する必要があるシステムの典型として用いられる。以下に詳述するように、本発明の端数ダウンサンプリングによって、従来の端数ダウンサンプラより幾分多くの位相ジッタが導入され、また、通信デバイス１００も、位相ジッタに対してかなり無反応なシステムの典型として用いられる。
【００１６】
デバイス１００は、複数の通信基準に適応するように構成されており、これにより、各々の地域において利用可能な通信スキームに応じて、様々な地域において使用可能となっている。デバイス１００は、ＰＣＳ周波数帯域又はセルラー周波数帯域のいずれかからの通信内容を選択的に受信するように、また、ダウンシフトされたアナログ信号を１８３．６ＭＨｚという共通の中間周波数（ＩＦ）で出力するように構成されたデュアル帯域のフロントエンド１１０を含んでいる（特定の周波数が、ここでは一般的な例として提示されているとはいえ、本発明に係る間引き装置の原理はどのような周波数での適用可能である。）。共通の中間周波数にダウンシフトする操作は、技術上一般的な技法であり、これにより、後続の段階を、受信信号の特定の変調周波数とは無関係に設計でき、これによってより良好な選択性と動的な範囲が提供される。
【００１７】
フロントエンド１１０からの中間周波数（ＩＦ）アナログ信号は、必要とされる出力サンプリングレートよりかなり高いレートでアナログ信号を、直角位相サンプラ１２０を介してサンプリングし、また、高サンプリングレート直角位相入力サンプルを間引き装置１３０を介してフィルタリングするように構成された直角位相シグマ・デルタ式アナログ／ディジタルコンバータ（ＡＤＣ）１５０に出力される。オーバーサンプリング技法は、技術上一般的なものである。
【００１８】
ＡＤＣ１５０は、セルラーＣＤＭＡ（ＩＳ−９５ Ａ／Ｂ）や、セルラーＡＭＰＳや、ＰＣＳ ＣＤＭＡ（ＩＳ−２０００ １ｘＲＴＴ）などを含む複数の基準をサポートするように構成されている。ＣＤＭＡでは、各データ単位（バイトや記号など）が選択されたコードキーで変調され、この変調動作が「チップレート」と呼ばれる周波数で発生する変調スキームが用いられる。前述のＩＳ−９５ Ａ／Ｂ基準とＩＳ−２０００ １ｘＲＴＴ／１ｘＥＶ基準によれば、受信されたコードキー変調された信号は、チップレートの８倍のレートでサンプリングされることになっており、これにより、サンプリング位相誤差の存在下でも各データ単位を信頼性高くデコーディングすることが可能となる。この例では、ＣＤＭＡ処理の場合における必要な出力サンプリングレートは、９．８３０４ＭＨｚである。ここで、送信信号のチップレートは、特定の受信機１００で用いられる中間サンプリングレートとは実質的に無関係に定められる。
【００１９】
本発明によれば、シグマ・デルタ式ＡＤＣ１５０の間引き装置１３０は、平均出力サンプリングレートを発生し、また、所望の出力レートに対応する変動する整数間引き倍数を選択することによって端数を間引くように構成されている。例えば、ＣＤＭＡ出力サンプリングレートが９．８３０４ＭＨｚであり、中間サンプリングレートが９１．８ＭＨｚであるとすると、間引き倍数は、９１．８／９．８３０４という平均サンプル比に対応して、９と１０の間で適切に変化する。ここで、この所望のサンプル比（９．３３８３７８９．．．）は、様々な方法で実現可能であり、また、一般的には、端数成分を整数比（Ｐ／Ｑ）に近似させることによって達成可能であるが、ここで、Ｑによって、この近似で達成可能な分解能が決まる。例えば、Ｑを８と選択すると、最も近い端数は３／８（．３７５）である。上述したように、本発明の好ましい実施形態によれば、８個（Ｑ）の出力サンプルごとに、５個（Ｑ−Ｐ）の出力サンプルが９（Ｎ）個の入力サンプル分の時間間隔ごとに発生され、３個（Ｐ）の出力サンプルが、１０（Ｎ＋１）個の入力サンプル分の時間間隔ごとに発生される。この選択的なサンプリングによって、９．７９２ＭＨｚ（９１．８ＭＨｚ／９．３７５）という平均出力サンプリングレートが発生するが、この値は、所望の出力サンプリングレートの０．００４％以内にある。Ｑの値を増せば精度を向上させることが可能である。通信デバイス１００の好ましい実施形態では、Ｑの選択値は、２０４８（２^１１）である。例えば、ＣＤＭＡ出力サンプリングレートは９．８３０４ＭＨｚであり、Ｐの値を６９３とし、これにより、平均出力サンプリングレートが正確に９．８３０４ＭＨｚ（９１．８／（９＋６９３／２０４８））となる。
【００２０】
セルラーＡＭＰＳ信号を、９１．８ＭＨｚというオーバーサンプリングレートの整数倍である４０ｋＨｚというサンプリングレートで出力する。この応用例では、サンプルはすべて、２２９５個（Ｎ）の入力サンプル分の時間間隔ごとに発生される。
【００２１】
前述したように、様々な技法のいずれを用いて、所望の出力サンプリングレートに対応する平均間引き比となる整数の間引き倍数を選択的に選んでもよい。この選択では、Ｎ及びＮ＋１だけには限られず、組み合わせ、例えば、Ｎ−１、Ｎ、Ｎ＋１、Ｎ＋２又は他のどの組み合わせでもよい。様々な間引き倍数が選択されたときに位相ジッタを最小化するためには、Ｎ及びＮ＋１を選ぶのが望ましい。これもまた前述したように、Ｎという時間間隔とＮ＋１という時間間隔とを散在させ、これによって、先行する出力パルス又は遅延出力パルスを発生して、位相誤差の累算を最小化するのが望ましい。好ましい実施形態では、累算された位相誤差が先行から遅延（ＮからＮ＋１）に又は遅延から先行（Ｎ＋１からＮ）に切り替えない場合に半サイクルを超える場合にはいつでも、この累算された位相誤差は、この切り替えをすることによって入力サンプリングクロック信号の＋／−半サイクル以内に収められる。
【００２２】
図２に、位相ジッタを入力サンプリングクロック信号２０５の＋／−半サイクルに制限する本発明に係る例示の端数間引き装置１３０を示す。この例では、レジスタ２２０が、（Ｎ＋Ｐ／Ｑ）というサンプル比を達成するためのＰの決定値を含む。モジュロＱ累算器２３０は、Ｐの連続値を累算し、この累算された値がＱを超えればいつでもオーバーフロー信号即ち桁上げ信号を発生する。Ｑが２の累乗の場合、累算器２３０は、単に、ｌｏｇ２（Ｑ）というビット幅を持つ従来の累算器である。Ｑが２０４８（２^１１）の例では、累算器２３０は、累積された結果にＰを加算すると２０４８を超える場合はいつでもオーバーフローする従来の１１ビット累算器である。累算器２３０からのオーバーフロー信号によって、整数間引き装置２１０にＮ又はＮ＋１のいずれかを選択的に出力するスイッチ２４０を制御する。整数間引き装置２１０は、入力サンプルがＫ個発生するごとに出力サンプルを発生する従来の「Ｋで分割する」間引き装置である。この応用例では、ＫはＮ又はＮ＋１のいずれに選択される。技術上一般的なように、また、本発明の背景でも説明したように、間引き装置２１０は、Ｌ個の入力サンプルの加重平均に基づいて各出力サンプルの値を決定し、これによって、Ｋ番目の入力サンプルだけを、対応する出力サンプルとして使用した場合に発生する出力サンプルに対する雑音及び干渉の影響を最小化するフィルタ機能を含むのが望ましい。入力サンプルの周波数はＦ１であり、出力サンプルの周波数Ｆ２はＦ２＝Ｆ１／（Ｎ＋Ｐ／Ｑ）である。
【００２３】
累算の剰余、即ち、モジュロＱは、入力として累算器２３０にフィードバックされ、これによって、連続する累算カウント値を維持する。この累算カウント値は、出力サンプルと所望の出力サンプル比に対応する理想的な出力サンプルとの間の位相差の尺度に対応する。オーバーフローが発生するごとに、このカウント値は、より長い時間間隔（Ｎ＋１）のサンプルの挿入に応じて減少し（なぜなら、Ｐ＜Ｑであるから）、これによって、より短い時間間隔（Ｎ）のサンプルによってもたらされた位相シフトを補償する。位相のカウント値がＱを超えて累算された場合はいつでも、より長い時間間隔のサンプルを挿入することによって、位相シフト誤差の値を入力サンプルクロック信号の半サイクルに制限する。即ち、位相誤差がＮ番目の入力サンプルと（Ｎ＋１）番目の入力サンプルとの間の中点を超えた場合、（Ｎ＋１）番目の入力サンプルで出力が発生し、これにより、入力サンプルクロック信号の半サイクル以内に位相誤差を収めるようにする。
【００２４】
前記の内容は、単に、本発明の原理を示すだけである。従って、当業者は、本書には明示的に記載されない変形的な構成を作製し、本発明を実施することが、請求の範囲の精神及び意図の範囲内で可能であることを理解されたい。
【図面の簡単な説明】
【図１】
本発明に係る端数間引き装置を含む例示の通信デバイスの図である。
【図２】
本発明に係る例示の端数間引き装置の図である。

Claims (19)

1. 受信信号に応じてアナログ信号を出力するフロントエンドデバイスと、
   前記アナログ信号に応じて一連の出力サンプルを出力するように構成され、前記フロントエンドデバイスに動作可能に結合されたアナログ／ディジタルコンバータと、
   を備えている通信デバイスであって、
   前記アナログ／ディジタルコンバータは、
   前記アナログ信号をサンプリングして、入力サンプル周波数で入力サンプルを出力するように構成されたサンプラと、
   前記入力サンプルを間引きして、前記最初の周波数の端数部分に対応する平均出力周波数で出力サンプルを出力するように構成された間引き器と、
   を含み、
   前記間引き器は、
   入力サンプルが整数個発生すると、前記出力サンプルの各出力サンプルを出力するように構成されている間引き装置と、
   前記整数を変化させて、前記平均出力サンプル周波数で前記出力サンプルを出力するように構成され、前記間引き装置に動作可能に結合されたコントローラとを含むことを特徴とする通信デバイス。
2. Ｎ，Ｐ及びＱを整数とすると、前記端数部分は、整数部分Ｎ及び端数部分Ｐ／Ｑに対応し、
   前記コントローラは、さらに、前記整数をＮとＮ＋１との間で変化させることにより、Ｑ個の出力サンプル集合ごとに、前記整数がＱ−Ｐ個の出力サンプルに対してＮとなり、Ｐ個の出力サンプルに対してＮ＋１となるように制御されるように構成されていることを特徴とする請求項１に記載の通信デバイス。
3. 前記コントローラは、さらに、前記整数を変化させることにより、前記出力サンプルに関連する位相誤差を前記入力サンプル周波数の半サイクル以内に維持するように構成されていることを特徴とする請求項２に記載の通信デバイス。
4. 前記コントローラは、複数の前記整数Ｐに対応する和を累算し、前記和がＱを超える場合は常に整数としてＮ＋１を選択する制御信号を出力するように構成されている累算器を含むことを特徴とする請求項２に記載の通信デバイス。
5. 前記サンプラは、直角位相サンプラであり、
   前記間引き器は、第１の直角位相間引き装置及び第２の直角位相間引き装置を含むことを特徴とする請求項１に記載の通信デバイス。
6. 前記アナログ／ディジタルコンバータは、シグマ・デルタＡＤＣに相当することを特徴とする請求項１に記載の通信デバイス。
7. 前記間引き器は、前記出力サンプルの各々の値を、対応する複数の入力サンプルの値に基づいて出力するように構成されていることを特徴とする請求項１に記載の通信デバイス。
8. アナログ信号をサンプリングして、入力サンプル周波数で入力サンプルを出力するように構成されているサンプラと、
   前記入力サンプルを間引きして、最初の周波数の端数部分に対応する平均出力周波数で出力サンプルを出力するように構成されている間引き器と、
   を備えているアナログ／ディジタルコンバータであって、
   前記間引き器は、
   入力サンプルが整数個発生すると、前記出力サンプルの各出力サンプルを出力するように構成されている間引き装置と、
   前記整数を変化させて、前記平均出力サンプル周波数で前記出力サンプルを出力するように構成され、前記間引き装置に動作可能に結合されたコントローラとを含むことを特徴とするアナログ／ディジタルコンバータ。
9. Ｎ，Ｐ及びＱを整数とすると、前記端数部分は、整数部分Ｎ及び端数部分Ｐ／Ｑに対応し、
   前記コントローラは、さらに、前記整数をＮとＮ＋１との間で変化させることにより、Ｑ個の出力サンプル集合ごとに、前記整数がＱ−Ｐ個の出力サンプルに対してＮとなり、Ｐ個の出力サンプルに対してＮ＋１となるように制御されるように構成されていることを特徴とする請求項８に記載のアナログ／ディジタルコンバータ。
10. 前記コントローラは、さらに、前記整数を変化させることにより、前記出力サンプルに関連する位相誤差を前記入力サンプル周波数の半サイクル以内に維持するように構成されていることを特徴とする請求項９に記載のアナログ／ディジタルコンバータ。
11. 前記コントローラは、複数の前記整数Ｐに対応する和を累算し、前記和がＱを超える場合は常に整数としてＮ＋１を選択する制御信号を出力するように構成されている累算器を含むことを特徴とする請求項９に記載のアナログ／ディジタルコンバータ。
12. 前記サンプラは、直角位相サンプラであり、
    前記間引き器は、第１の直角位相間引き装置及び第２の直角位相間引き装置を含むことを特徴とする請求項８に記載のアナログ／ディジタルコンバータ。
13. 前記アナログ／ディジタルコンバータは、シグマ・デルタＡＤＣに相当することを特徴とする請求項８に記載のアナログ／ディジタルコンバータ。
14. 前記間引き器は、前記出力サンプルの各々の値を、対応する複数の入力サンプルの値に基づいて出力するように構成されていることを特徴とする請求項８に記載のアナログ／ディジタルコンバータ。
15. 前記入力サンプリング周波数は、前記平均出力サンプリング周波数より実質的に高いことを特徴とする請求項８に記載のアナログ／ディジタルコンバータ。
16. 入力サンプルが整数個発生すると、前記出力サンプルの各出力サンプルを出力するように構成されている間引き装置と、
    前記整数を変化させて、前記平均出力サンプル周波数で前記出力サンプルを出力するように構成され、前記間引き装置に動作可能に結合されたコントローラとを備えていることを特徴とする間引き器。
17. Ｎ，Ｐ及びＱを整数とすると、前記端数部分は、整数部分Ｎ及び端数部分Ｐ／Ｑに対応し、
    前記コントローラは、さらに、前記整数をＮとＮ＋１との間で変化させることにより、Ｑ個の出力サンプル集合ごとに、前記整数がＱ−Ｐ個の出力サンプルに対してＮとなり、Ｐ個の出力サンプルに対してＮ＋１となるように制御されるように構成されていることを特徴とする請求項１６に記載の間引き器。
18. 前記コントローラは、さらに、前記整数を変化させることにより、前記出力サンプルに関連する位相誤差を前記入力サンプル周波数の半サイクル以内に維持するように構成されていることを特徴とする請求項１７に記載の間引き器。
19. 前記コントローラは、複数の前記整数Ｐに対応する和を累算し、前記和がＱを超える場合は常に整数としてＮ＋１を選択する制御信号を出力するように構成されている累算器を含むことを特徴とする請求項１７に記載の間引き器。