JPH08510100A

JPH08510100A - デジタル的にサンプルされた信号の再サンプリング同期装置

Info

Publication number: JPH08510100A
Application number: JP6519155A
Authority: JP
Inventors: グンナーホルム
Original assignee: グンナーホルム
Priority date: 1993-02-26
Filing date: 1994-02-22
Publication date: 1996-10-22
Also published as: EP0686320A1; WO1994019869A1; EP0686320A4; US5513209A

Abstract

(57)【要約】第１のデジタル信号を第２のデジタル信号へ変換するために、互いにフェーズロックされていない２つの異なるサンプリングクロック速度を有するデジタル再サンプリングシステム（３００）が提供される。フィルタ（３０２）は第１のクロック（Ｈ）によってクロックされ、以後に使用されないサンプルを任意選択的に除外して、第１のクロック速度で濾波されたサンプルを出力する。位相指示器（３２２）は、第１及び第２のクロックの相対位相位置を決定し、第１のクロックのチック間の何処に第２のクロックのチックがあるかを指示する整数位相値と端数位相値とを指示する。サンプルセレクタ（３０３）は整数位相値に基づいて非デシメーティングフィルタからＭ個のサンプルを選択する。重み発生器（３２４）は端数位相値に基づいてＭ個の重みを生成する。加重平均器（３０７）はＭ個の濾波されたサンプルにＭ個の重みで重み付けし、重み付けされたサンプルの合計もしくは平均を出力する。

Description

【発明の詳細な説明】デジタル的にサンプルされた信号の再サンプリング同期装置関連文書本出願は、ドキュメント＃274736として識別されているドキュメントディスクロージャプログラムの下で出願されたドキュメントに関連している。発明の背景本発明は、デジタル信号処理の分野に関する。より詳しく説明すれば、本発明の一実施例は、第１のクロックによってサンプルされた時間連続信号のサンプルされた表現を、上記第１のクロックとは同期していない第２のクロックによってサンプルされた時間連続信号のサンプルされた表現に変換するための手段を提供する。１つの応用である図１に示す通信システム１０において、第１及び第２のクロックは典型的には同期していない。通信システム１０は、送信機１２、受信機１６、及び送信機１２と受信機１６とを接続しているアナログチャネル１４からなっている。送信機１２は、エンコーダ１８、及び多分図示してない他のモジュールを備えている。受信機１６は、シグマ・デルタ（ΣΔ）変調（ＳＤＭ）アナログ・デジタル変換器（ＡＤＣ）２０、再サンプラ２２、及びクロック回復手段２４を備えている。エンコーダ１８は、デジタルサンプルのための入力と、アナログ信号のための出力と、低周波クロックＬに結合されていて、入力デジタルサンプルを表すアナログ信号セグメントを出力するタイミングをとるためのクロック入力とを有している。送信機１２のアナログ出力はチャネル１４の入力であり、チャネル１４はアナログ信号をＳＤＭＡＤＣ２０の入力まで輸送する。ＳＤＭＡＤＣ２０は高周波クロックＨによって駆動されるクロック入力を有し、この高周波クロックＨはチャネル１４から規則正しい間隔で出力されるアナログ信号のデジタルサンプリングをトリガするために使用される。ＳＤＭＡＤＣ２０の出力は再サンプラ２２へ接続される。再サンプラ２２の出力が通信システム１０の出力であり、この出力は送信機１２へ入力されたデジタルサンプルストリームではあるが、若干の遅延と恐らくは若干の歪みとを伴っている。再サンプラ２２の出力はクロック回復手段２４にも接続されている。クロック回復手段２４は、再サンプラ２２の第２のクロック入力へ回復されたクロックＬ’ を出力する。代替通信システム１０においては、クロックＬ’はデジタルサンプル出力から回復されるのではなく、送信機１２から外部クロックチャネル２１を介して再サンプラ２２へ供給されるか、もしくは他の外部クロック源から受信機１６へ供給されるようになっている。通信システム１０はアナログチャネル１４を通してデジタルサンプルを１つの点から別の点へ転送するために使用される。デジタルデータは送信機１２においてアナログ信号に変換され、アナログチャネル１４を通して送られ、受信機１６においてデジタル化され、そして初めに送られたデジタルデータを回復するよにデジタル的に処理される。これらのデジタル・アナログシステムはモデム通信、コンパクトディスクプレーヤ、デジタルオーディオテープ、移動電話等に使用される。典型的には、デジタルサンプルは有限の、取り得る値の集合から選択された値をとり、この特定の値は転送されるデジタルデータによって決定される。例えばモデム通信システムの特定実施例では、０及び１（ビット）の形状のデジタルデータが9600ビット／秒の転送速度で送信機へ入力される。送信機はこれらのビットを一時に４つ選択して“記号”を形成し、０から15までのデジタル値を生成する。送信機内のエンコーダはこれらのデジタル記号を受け、そのクロックサイクルの持続時間中にそのデジタル記号に関連付けられたアナログ信号のセグメントを出力する。公知のように、デジタル記号を完全に回復するためには、アナログセグメントの持続時間はクロックＬの少なくとも２クロックサイクルでなければならない。換言すればエンコーダ１８は、クロックＬの少なくとも２クロックサイクルの期間にわたって記号を表すセグメントを出力する。しかしながら、本システムに関する限り、もしタイミングが正しければ記号はアナログ信号のサンプルから決定することができるから、実際の記号は重要ではない。例えば、もしある記号を表す各アナログ記号セグメントの２つのサンプルをとれば、通常はその特定の記号を決定することができる（雑音が完全な回復を妨げ易い）。しかし、もし受信機１６がアナログセグメントの境界が何処にあるのかを知っていなければ、隣接する記号からのサンプルを混合する恐れがある。従って、アナログチャネル信号を、通常はクロック速度Ｌ（低周波クロック）と比較できるような転送速度で送られてくる入信号と同期してサンプリングすることが重要である。しかしながら、ＳＤＭＡＤＣにおけるように、アナログ信号が遥かに高い速度でサンプルされる場合には、このことが常に可能もしくは好都合であるとは限らない。典型的なデジタル受信機では、アナログ信号は先ずデジタル化され、次いでこの信号はデジタル信号プロセッサもしくはデジタルフィルタ回路によって処理される。アナログ信号とデジタル信号との間の一つの顕著な差異は、時間連続及び振幅連続である。時間連続性とは、アナログ信号はどの時点においても測定することができ、そしてその時点においてある値を有していることを意味している。一方振幅連続性とは、測定した時点における値が有限の範囲内で無限数の値を有し得ることを意味している。これに対して、一旦デジタル化されると、アナログ信号は、一連のデジタルサンプルであるデジタル信号によって表される。デジタルサンプルは有限数の値、通常はサンプルされたアナログ信号に最も近い値をとる。デジタル信号はその一連のデジタルサンプルとサンプルとの間には限定された値をとらない。以上の説明で指摘したように、デジタル信号はアナログ信号を有限近似するものであるという事実によって導入される誤差を最小にするためには、受信機はアナログ信号を正確にサンプルしなければならない。アナログ信号によって表されるデータを回復するためには、信号を回復するだけでは不十分である。それは、各アナログ信号セグメントの境界を見出さなければならないからである。若干のシステムでは、アナログ信号セグメント内の固定された点（通常は中心）においてアナログ信号を１回サンプリングすることによって、アナログセグメント（有限の可能性の集合の）を決定することができる。勿論、セグメントの中心が何処かを知るためには、デジタルサンプルをアナログ信号にエンコードするのにエンコーダが使用するクロックＬを回復する、もしくは受信機に供給しなければならない。若干の通信システム（図１に示す例のような）ではクロックＬは分離したクロックチャネル２１を通して送信機１２から受信機１６へ送られ、他のシステムではクロックＬは（非同期クロックを用いるデジタルミキサの場合のように）外部クロック源から供給される。しかしながら、クロックチャネル２１は通信容量を使用するので、通信容量が重要視されるようなシステムではクロックＬはアナログ信号自体から回復される。例えばコンパクトディスクプレーヤではチャネルは重要ではないから、クロッキング情報は容易にクロックチャネル上に供給することができる。しかし電話データ伝送の場合、別のクロックチャネルは費用がかかる。２つの非同期的にサンプルされた信号を混合するデジタルミキサ例では、一方の信号は、他方の信号を再サンプルするクロックとして使用して再サンプルされる。回復可能なクロック情報を有するアナログデータ信号を送る多くの方法が知られている。クロックを分離して転送するにしても、もしくはアナログ信号から回復可能ならしめても、２つのクロック、即ちサンプリングクロックＨ及び信号クロックＬが同期していないという問題は残る。クロックＨとクロックＬとを同期させ続けるための一つの明らかな方法は、クロックＬによって駆動されるクロック乗算器を使用してクロックＨを生成させること、換言すればクロックＨをクロックＬにフェーズロックさせることである。クロックＨはクロックＬよりも高周波数であるからクロックＬのジッタがクロックＨの周波数では増幅される。これが、クロックのフェーズロックが受入れられない１つの理由である。ＳＤＭＡＤＣ２０がアナログ信号をオーバサンプルして適切な分解能を得るためにはクロックＨは高くする必要があるから、クロックＨの周波数を下げることは実行可能な解決法ではない。図２は、通信システム１０（図１）に使用されるような典型的な再サンプリング受信機２５のブロック線図である。受信機２５は、ＳＤＭＡＤＣ２６と、ＳＤＭＡＤＣ２６の出力に結合されている再サンプラ２８と、信号を再サンプルするのに使用されるクロックの位相を調整するクロック回復手段２９とを備えている。クロック回復手段２９は、再サンプラ２８が出力したデジタルデータストリームを受け、位相シフト値もしくは回復されたクロックを再サンプラ２８の入力に供給する。代替実施例では、クロックは信号自体から回復するのではなく、他の手段によって生成される。ＳＤＭＡＤＣ２６は、ＳＤＭＡＤＣ２６へのアナログ入力を整形する雑音整形回路３０と、ＳＤＭＡＤＣ２６へのオーバサンプリングクロック入力のクロックチック（立ち上がり、もしくは立ち下がり縁のようなタイミング点）において、整形されたアナログ入力をＮデジタルサンプルレベルの１つに変換するＡ／Ｄ３２と、デジタルサンプルストリームを濾波し、デシメート（deci mate）する低域通過フィルタ（ＬＰＦ）３４とを備えている。“アナログ・デジタル変換器”とは変換器自体（Ａ／Ｄ３２のような）のことであり、一方“Σ Δ変調アナログ・デジタル変換器”即ちＳＤＭＡＤＣとは変換器と、濾波を使用する場合にはΣΔ変換器（ＳＤＭＡＤＣ２６のような）に便宜的に関連付けられる関連濾波のことである。図２では、この差がＳＤＭＡＤＣ２６とＡ／Ｄ３２とによって示されている。再サンプラ２８は、再サンプラ２８の入力に結合されているアップサンプラ３６と、アップサンプラ３６の出力に結合されているＬＰＦ３８と、ＬＰＦ３８の出力に結合されているサンプルセレクタ４０とを備えている。代替実施例ではＬＰＦ３８は補間器に置換されている。受信機２５は、以下のようにしてアナログ時間連続信号を、クロックＬ’のクロックチックにおけるアナログ信号の値を表すデジタルサンプルのストリームに変換する。アナログ信号は雑音整形回路３０に印加され、雑音整形回路３０は、ＳＤＭＡＤＣにおいて普通に行われているように、雑音を整形したアナログ信号をＡ／Ｄ３２へ出力する。Ａ／Ｄ３２は、入力アナログ信号のナイキスト比率（帯域幅の２倍）よりも遥かに高いクロック速度Ｈで（オーバサンプリング）入力アナログ信号をサンプリングする。Ａ／Ｄ３２の出力は、デジタル・アナログ変換器（Ｄ／Ａ）４１を通して雑音整形回路３０へフィードバックされる。雑音整形回路３０はアナログ信号を整形し、Ａ／Ｄ３２が振幅連続入力アナログ信号をＮレベル（典型的にはＮ＝２または３）だけでサンプリングすることによって生ずる量子化誤差雑音を減少させる。量子化雑音は、入力信号を高速度でサンプリングし、雑音を（雑音整形回路を使用して）信号の帯域幅よりも高い周波数範囲まで移動させ、その信号を低域通過濾波して雑音を含む高周波数を排除することによって減少させられる。ＬＰＦ３４は高周波数を濾波して除去し、データサンプリング速度を係数Ｄによってデシメートして信号帯域幅の２倍に匹敵するサンプリング速度を得る。Ｈ／Ｄクロック速度へのデシメーションは、デジタルサンプルの数を係数Ｄだけ減少させてデジタルサンプルの処理を簡易化すると共に、帯域制限された信号を表すデジタルサンプルの冗長度を排除するために行われるのである。アナログ信号は（１／２＊Ｈ／Ｄ）より低い周波数に帯域制限されるので、デシメーションによって情報が失われることはない。Ｎ積分器、デシメータ、及びＮ微分器からなるsincフィルタを使用すると必要ハードウェアはおおよそＤ／２に減少するが、このようなフィルタは固定されたデシメーション位相を誘起する。これは、異なる、そして多分変化するサンプリング位相へ再サンプリングする時には望ましくない副作用である。ＳＤＭＡＤＣ２６からクロック速度Ｈ／Ｄで出力されるデジタルサンプルはクロックＬのチックとは一致しない（Ｈ、もしくはＨ／Ｄ、及びＬは互いに無関係であるから）ので、信号は元のクロックＬに再同期させなければならない。これは受信機２５内において、信号を元のクロックＬにフェーズロックされている新しいクロックＬ’を用いて再サンプリングすることによって行われる。連動（インタロック）ドリフトの故に、クロックＬ及びＨ／Ｄのチックは必ずしも時間的に一致しないから、クロックＬ’のチックにおけるアナログ信号の値は、クロック速度Ｈ／Ｄのデジタルサンプルから直接使用することはできない。再サンプラ２８は、ＳＤＭＡＤＣ２６の出力から入手できるクロックＨ／Ｄチックにおける信号のサンプルからクロックＬ’チック時の時間連続アナログ信号の値を推定することによって、クロックＬ’チックにおけるこれらの値を供給する。以下に説明する図３は、この再サンプリングプロセスを示している。モデムのための典型的な低周波クロックＬは9600もしくは19200Hzであり、典型的な高周波クロックＨは2.5MHz（即ち2,457,600Hz、Ｄ＝128もしくは256）、または受信機が高速度でデータを処理することができればそれ以上である。クロックＨは、典型的には安定した水晶発振器から導出する。クロックＬも本来安定した発振器から導出することができるが、両発振器は無関係であるのでクロックＬ発振器はクロックＨに対して自由にドリフトする。更に、アナログチャネル遅延の変化がクロックＬに見掛け上のドリフトを導入する。元のクロックＬがアナログ信号から受信機２５において回復される場合には、回復されたクロックはチャネル遅延によって生ずるジッタを打ち消すが、もしクロックＨがクロックＬ’に結合されていれば、クロックＬ’上のジッタが雑音問題をもたらすようになる。図３（ａ）は、ＳＤＭＡＤＣ２６に印加される時間連続アナログ信号のグラフである。図３（ｂ）は、Ｈ／Ｄの速度で離散した時間にサンプルされたデジタル値からなるＳＤＭＡＤＣ２６の出力のグラフである。図３（ｅ）は、クロックＬ’のチックと一致する時点のアナログ信号のサンプルを表すデジタル値のグラフである。図３（ｃ）−（ｄ）は、クロックＨ／Ｄにおける値からクロックＬ’における値を導出する方法を示している。図３（ｃ）はアップサンプラ３６の出力のグラフであって、クロック速度Ｈ／Ｄのサンプルの間に０値のデジタルサンプルが挿入されてサンプルの数を増加させている。図３（ｄ）は、元のアナログ信号のグラフに重ね書きされたＬＰＦ３８の出力のグラフである。図３（ｄ）内の付加的なサンプルは元のアナログ信号を正確にサンプルしてはいないが、アナログ信号が（１／２＊Ｈ／Ｄ）より低い周波数に制限されている帯域制限された信号であるので、それらは接近している。図３（ｅ）のデジタルサンプルは、アップサンプルされ、低域通過濾波されたサンプルの数（この場合は、３）の補間によって計算されたものである。図２に示すように、ＳＤＭＡＤＣ及び再サンプラが組合わされている場合には、デジタル信号はダウンサンプルされ、濾波され、アップサンプルされ、そして再濾波されるが、これらの全てによって精度が失われ、不要な信号処理資源が消費される。入力アナログ信号は、先ず１つのクロック速度Ｈでデジタル化され、別のクロック速度Ｈ／Ｄにダウンサンプルされ、更に別のクロック速度Ｕ＊（Ｈ／Ｄ）にアップサンプルされ、そしてクロック速度Ｌ’で再サンプルされる。このことからサンプルされた信号を任意位相で再サンプルする改善された手段が必要であることが理解されよう。発明の概要本発明によれば、改良された再同期化サンプラが提供される。本発明によるデジタル再サンプリングシステムの一実施例においては、第１のデジタル信号が第２のデジタル信号に変換される。両デジタル信号は、互いにフェーズロックされていない２つの異なるクロック速度でサンプルされた同一のアナログ信号を表している。システムは、非デシメーティングフィルタ、位相指示器、サンプル選択器、重み発生器、加重平均器、及び出力クロッカを含む。第１のクロックによってクロックされる非デシメーティングフィルタは、第１のクロックのクロックサイクル当たり１つの濾波されたサンプルを出力する。但し、若干の実施例ではこのフィルタは、その後の信号経路において使用されないサンプルについては濾波されたサンプルを出力しない。位相指示器は、第１及び第２のクロックの相対位相位置を決定し、第２のクロックチック（立ち上がりもしくは立ち下がり縁、またはサイクルの他の識別可能な点）に対する第１のクロックチックを決定し、第２のクロックのチックが発生する第１のクロックのクロックサイクルを識別する整数を表す整数位相信号と、第１のクロックのそのクロックサイクル内における第２のクロックチックの位置を識別する端数を表す端数位相信号とを出力する。この整数は、時間原点と、第２のクロックの最新クロックサイクルのチックとの間の第１のクロックチックの数のモジュロカウントであってよく、このモジュロは第１と第２のクロック周波数の比に近い数である。若干の実施例では、整数位相出力が調停された（arbitr ated）クロックになる。サンプルセレクタは、非デシメーティングフィルタから供給される濾波されたサンプルから、整数位相値に基づく濾波されたサンプルを選択する。サンプルセレクタは、第２のクロックのクロックサイクル当たりＭ個の濾波されたサンプルを選択する。特定的には、第２のクロックのチック近辺のサンプルを選択する。重み発生器は端数位相に基づいてＭ個の重みを生成し、加重平均器はＭ個の濾波されたサンプルをＭ個の重みによって重み付けし、そして重み付けされたサンプルの和もしくは平均を出力する。もし必要であれば、出力クロッカは、第２のクロックのサイクル当たり１回平均されたサンプルの出力を第２のクロックのチックに同期させる。本発明の別の実施例では、再サンプリングシステムがＳＤＭＡＤＣシステム内に使用され、第１のクロックは高周波ΣΔサンプリングクロックであり、そして第２のクロックは信号クロックであって、この信号クロックはアナログ信号から回復されるか、もしくはクロックチャネルまたは外部クロック源から供給されるの何れかである。ＳＤＭＡＤＣシステムでは、非デシメーティングフィルタは通常は（必ずしもそうである必要はないが）低域通過フィルタである。本発明の更に別の実施例では、再サンプリングシステムがＳＤＭデジタル・アナログ変換器（ＤＡＣ）システム内に使用され、低周波クロックでクロックされるデジタルデータは、これもまた低周波クロックでサンプルされる１群Ｍ個のサンプルに選択される。位相検出器は、低周波クロックと高周波サンプリングクロックとの相対位相を検出する。これらのクロックは無関係であるから、これらは互いに他に対してドリフトし、相対位相は一定ではない。位相検出器は整数位相信号もしくは調停されたクロック（これは低周波クロックのチックに最も近い、またはそれに続く高周波クロックチックを識別する）と、端数位相信号、即ち値を出力する。端数位相クロックは、低周波チックが、識別されたクロックＨサイクルのクロックサイクルの中の何処にあるのかを指示する。端数位相値は、Ｍサンプル群内のサンプルに重みを付ける重み付け手段に印加され、入力配置手段は、Ｍ個の重み付けされたサンプルの１つを高周波クロックの各クロックサイクルに高周波出力線上に配置する。この高周波信号は高周波クロックで作動中のＳＤＭＡＤＣへ出力される。これにより、低周波デジタル信号は、デジタル・アナログ変換器（Ｄ／Ａ）へ入力される前に、高周波クロックで再サンプルされる。代替実施例では、Ｍ個のサンプルの群は有限インパルス応答（ＦＩＲ）フィルタによって濾波され、入力配置手段はそれに供給されたＭ個の濾波されたサンプルを平均し、平均して得られた１つの値をクロックＬクロックサイクル内の各クロックＨ（高周波クロック）毎にその出力に供給する。もし入力配置手段の後で、且つＳＤＭＤＡＣの前に、低域通過もしくは他のフィルタを使用するのであれば、高周波クロックの各チックにおいて入力サンプルを受け入れることができるフィルタを使用する。しかしながら、Ｍ個の自由に選択可能な、連続高周波クロックチックにおいて入力を受け入れることができるような別のフィルタを使用することも可能である。このように選択可能にすると、以降に使用することが予め分かっている各サンプルだけを確実にフィルタヘ入力することができる。本発明の本質及び長所は、以下の添付図面に基づく説明からより一層明白になるであろう。図面の簡単な説明図１は、通信システムのブロック線図である。図２は、アナログ信号をサンプリングし、サンプルされた信号を再サンプリングしてアナログ信号から回復されたクロックに同期させる公知の方法を示すブロック線図である。図３（ａ）−（ｅ）は、再サンプリング動作を示すグラフである。図４は、ＳＤＭＡＤＣ、低域通過フィルタ、及び再サンプラを含む本発明によるサンプリング及び再サンプリングシステムの実施例のブロック線図である。図５は、図４のシステムに使用されるＳＤＭＡＤＣの一実施例のブロック線図である。図６は、図４のシステムに使用される低域通過フィルタの一実施例のブロック線図である。図７は、図４のシステムに使用される低域通過フィルタの代替実施例のブロック線図である。図８は、図４のシステムに使用される再サンプラの一実施例のブロック線図である。図９は、低速度でクロックされるデータを、より高い、無関係な速度で出力するＳＤＭＡＤＣシステムのブロック線図である。図１０は、図９のＳＤＭＡＤＣシステムに使用される非デシメーティング低域通過フィルタのブロック線図である。図１１は、図９のＳＤＭＡＤＣシステムに使用されるＳＤＭＡＤＣのブロック線図である。図１２は、図９のＳＤＭＡＤＣシステムに使用される低域通過フィルタの代替実施例のブロック線図である。図１３は、本発明によるデジタル・デジタル再サンプリングシステムのブロック線図である。図１４は、中間の高周波クロックを使用するデジタル・デジタル再サンプリングシステムのブロック線図である。好ましい実施例の説明図４は、シグマ・デルタ（ΣΔ）変調（ＳＤＭ）再サンプリングＡＤＣシステム４２のブロック線図であって、このシステム４２は、クロック速度Ｌでクロックされたアナログ信号セグメントからなるアナログ信号を、クロック速度Ｌ’でクロックされたデジタル信号に変換する。ここに、クロックＬ’はクロックＬにフェーズロックされており、またデジタル信号はアナログ信号セグメントのサンプルを表すデジタルサンプルからなっている。ＡＤＣシステム４２は、ＳＤＭＡＤＣ４４、非デシメーティング低域通過フィルタ（ＬＰＦ）４６、再サンプラ４８、及びクロック回復手段５０からなっている。代替実施例ではクロック回復手段５０は使用されず、クロックＬ’は外部クロック源から供給される。ＡＤＣシステム４２への入力はアナログ信号であり、外部クロックが使用される場合、クロックチャネル５１上に、またはその他によって供給されるクロックＬ’が、アナログ信号をアナログ信号セグメントに分割することを指示する。ＳＤＭＡＤＣ４４の出力はクロック速度Ｈを有するデジタル信号であり、ＬＰＦ４６への入力である。ＬＰＦ４６の出力はクロック速度Ｈのデジタル信号（低めの出力速度の典型的なデシメーティング低域通過フィルタとは対照的である）であり、再サンプラ４８への入力である。再サンプラ４８の出力がＡＤＣシステム４２の出力である。もしクロック回復手段５０を使用していれば、その入力は再サンプラ４８の出力であり、クロック回復手段５０の出力であるクロックＬ’が再サンプラ４８の再サンプリングクロック入力になる。一方、もしクロックチャネル５１を使用するのであれば、それが再サンプラ４８の再サンプリングクロック入力になる。若干の実施例では、クロックＬ’は物理的な信号ではなく、クロックＬ’のサイクルのタイミングを指示する一連の数である。クロックの分野においては公知のように、一連のサイクルタイミング標識から物理的なクロック信号を再構成することができ、また物理的なクロックを一連のサイクルタイミング標識に分解することができる。クロックＨは数に分解することができる。例えば、関心デジタル信号がクロック速度Ｈでサンプルされた信号である場合、信号プロセッサ内の特定点を通過したサンプルの数を計数する簡単なカウンタにクロックＨを供給することができる。代替実施例では、部分的デシメーティングＬＰＦ４６が得られるようにＡＤＣシステム４２を設計することができ、この場合ＬＰＦ４６の出力は中間のクロック速度Ｉを有するデジタル信号になる。これは、非デシメーティングフィルタを後続させたデシメーティングフィルタ段として実現することができる。図５は、ＳＤＭＡＤＣ４４の一つの考え得る例としての一つの所与の型の二次ΣΔ変換器のブロック線図である。ＳＤＭＡＤＣ４４の順方向信号経路は、順番に、加算器５２、５４、積分器５６、増幅器５８、加算器６０、積分器６２及びＮレベルアナログ・デジタルサンプラ（Ａ／Ｄ）６４である。この順方向信号経路内の全ての成分の入力はアナログ信号（時間及び振幅連続）であり、またＡ／Ｄ６４を除く全ての成分の出力はアナログ信号である。Ａ／Ｄ６４の出力は、クロックＨのクロックサイクル当たり１回出力され、それぞれがＮレベルの１つを表すデジタルサンプルからなるデジタル信号である。ＳＤＭＡＤＣ４４のフィードバック経路は、デジタル・アナログ変換器（Ｄ／Ａ）６６、及び増幅器６８、７０及び７２を含む。Ｄ／Ａ６６はＡ／Ｄ６４のデジタル出力に結合され、その出力を変換してアナログに戻す。増幅器６８及び７０はそれらの入力にＤ／Ａ６６の出力を受けており、増幅器６８の出力は加算器５４への入力であり、増幅器７０の出力は加算器６０への入力である。増幅器７２は、積分器６２の出力に結合された入力を有しており、増幅器７２の出力は加算器５２への入力である。増幅器５８、６８、７０、７２の増幅度はそれぞれＣ₀、Ｃ₁、Ｃ₂、Ｃ₃である。特定の設計に依存して、これらの数値は１よりも大きく、１に等しく（この場合、増幅器を省くことができる）、または１よりも小さくすることができ、０にすることさえもできる。一つの応用、例えばモデムにおいては、これらの数値はＣ₀＝1/2、Ｃ₁＝−1/2、Ｃ₂＝−1/2、Ｃ₃＝０とすることができる。動作中、ＳＤＭＡＤＣ４４へのアナログ信号入力は、Ｈのクロック速度でデジタルＮレベルサンプルとして出力される。レベルの数Ｎを２の累乗とし、またＮ＝２が１ビット出力を与えるように選択されることが多い。１ビットサンプリングは入力信号を比較するための電圧レベルが複数になる問題を排除するが、１ビットサンプリングはかなりの量子化雑音を発生する。ΣΔ変換器の分野においては公知のように、この量子化雑音はＳＤＭＡＤＣ４４のアナログ成分によってより高い周波数帯域内へ移動（整形）させられる。図６はＬＰＦ４６のブロック線図である。このＬＰＦ４６は、通常は量子化雑音を含むＳＤＭＡＤＣ４４からのデジタル信号出力の高周波数成分を濾波して除去する。重要なのは、ＬＰＦ４６からのサンプル出力の数がサンプル入力の数と同一であることである。ＬＰＦ４６は、幾つかの信号処理要素からなる順方向経路を有している。これらの要素は、順番に、加算器８０、加算器８２、１クロックサイクルの後にその入力を出力する単位遅延器８４、乗算器８６、加算器８８、単位遅延器９０、乗算器９３、及び加算器９１である。加算器は、フィードバック信号（加算器８０、８２、８８）もしくはフィードフォワード信号（加算器９１）の何れかを順方向経路信号に加算するのに使用される。幾つかのフィードバック経路が存在している。乗算器９２は単位遅延器９０の出力にＣ₀を掛けた後に加算器８０の一方の入力に印加し、乗算器９４は単位遅延器８４の出力にＣ₁を掛けた後に加算器８２の一方の入力に印加し、乗算器９６は単位遅延器９０の出力にＣ₂を掛けた後に加算器８８の一方の入力に印加する。単位遅延器８４の出力からのフィードフォワード経路は、乗算器９５によってＣ₅が掛けられた後に加算器９１の入力に印加される。順方向経路内の乗算器８６及び乗算器９３は、それぞれＣ₃及び₄を掛ける。以上により、ＬＰＦ４６は二次の無限インパルス応答（ＩＩＲ）フィルタを形成する。特定の設計に依存してＣ₀、Ｃ₁、Ｃ₂、Ｃ₃、Ｃ₄及びＣ₅は各々、１よりも大きく、１に等しく（この場合、増幅器は省くことができる）、または１よりも小さくすることができ、０にすることさえできる。前記のモデムの例においては、これらの値は、Ｃ₀＝1/128、Ｃ₁＝１、Ｃ₂＝１−1/128、Ｃ₃＝1/64、Ｃ₄＝1 /128及びＣ₅＝０である。図６には二次ＩＩＲを示してあるが、好ましいフィルタはＳＤＭＡＤＣの雑音整形回路よりも少なくとも一次は多い次数を有しているものである。フィルタの最終出力内の雑音を排除するためには、この要求を満足した方がよい。もし二次ＳＤＭ雑音整形回路を使用すれば、雑音は12db/オクターブの割合でより高い周波数内へ上昇するように整形される。もし二次フィルタを使用すれば、このフィルタのロールオフは12db／オクターブであるから雑音は高周波数まで平坦になってしまう。従って少なくとも18db/オクターブのロールオフを有する三次フィルタを使用すべきである。このようなフィルタは、ＬＰＦ４６のようなＬＰＦを２つ直列にして信号経路内に配置することによって容易に構成できる。第２のフィルタは一次フィルタに落とす（合計三次にする）こともできる。この場合Ｃ₀ ＝Ｃ₂＝Ｃ₃＝Ｃ₄＝０にセットし、もしそれがハードウェアもしくはソフトウェアを節約するのであれば単位遅延器９０を省き、Ｃ₁＝１−1/128、Ｃ₅＝1/128にセットする。１組の値を例示したが、他の応用に対しては他の値が好ましいであろう。更に、可能な限り２の累乗で与えたこれらの値が理想的ではないかも知れず、そのような場合これらの値をより細かく分割しても差し支えない。図７は、ＡＤＣシステム４２の若干の実施例に使用される低域通過フィルタ４６’の代替実施例のブロック線図である。ＬＰＦ４６’は、積分器経路、セレクタシステム１１１、及び微分器アレイからなっている。積分器経路は、Ｎ段の積分器からなり、これらは積分器１０２、１０８、及び１１０で示されている。各積分器は同一であるので、積分器１０２だけを詳細に図示してある。積分器１０２は、加算器１０４（モジュロ加算器である）と単位遅延器１０６とからなっている。積分器１０２の入力は加算器１０４の入力に結合され、加算器１０４の出力は単位遅延器１０６の入力に結合されている。単位遅延器１０６の出力が積分器１０２の出力であり、また単位遅延器１０６の出力は加算器１０４の第２の入力へフィードバックされている。このようにすると、積分器１０２は古典的な積分器インパルス応答、即ちｚ^-1／（１−ｚ^-）を発生する。単位遅延器１０６はクロックＨによってクロックされている。クロックＨは、図４に示すように、ＬＰＦ４６’へのデジタル信号入力のサンプルと同期している。他のＮ−１の各積分器もクロックＨによってクロックされている単位遅延器を有している。積分器１１０の出力はセレクタシステム１１１へ供給される。セレクタシステム１１１は、積分器１１０からの積分されたサンプルをクロックＨで入力し、積分器１１０からの連続サンプルをＭ個出力する。この連続サンプルの特定の数Ｍは、再サンプラ３４（図８を参照して後述する）から供給される調停されたクロックによって決定される。ＬＰＦ４６’はＭ段の微分器段も備えている。段１１１６はセレクタシステム１１１から第１の入力を受け、入力の微分された信号を出力する。セレクタシステム１１１の別々の出力に結合されている段２１２８及び段Ｍ１３０も図示してある。典型的な１つの段、段１１１８の詳細を示してある。段は、クロックＬ’によってクロックされるＮ個の微分器からなっている。微分器１１１８のような微分器は、クロックＬ’によってクロックされる単位遅延器１２０、及び単位遅延器１２０の出力と単位遅延器１２０への入力との差を出力する減算器１２２（モジュロ減算器である）からなり、従ってインパルス伝達関数（１−ｚ^-1）を有するフィルタになっている。ＬＰＦ４６’はＮ次のsincフィルタであるが、その出力を実効的にデシメートしないフィルタである。典型的なsincフィルタでは、出力は固定された位相にデシメートされ、フィルタ以降の信号経路内の要素はこの固定されたサンプリング位相を持つように調整しなければならない。図２のシステムでは、この調整はアップサンプラ３６の追加である。従ってＨ／Ｌ微分器段を有するＬＰＦ４６ ’のようなフィルタは、Ｍ＝Ｈ／Ｌに設定することによって入力と同程度の値を出力することができる。しかしながら、実際にはＭ＝２または３で十分であることが多く、使用しようとするサンプルだけを処理するようにサンプルの選択のタイミングをとることによって、多くのハードウェアもしくはソフトウェアを節約することができる。セレクタシステム１１１を実現するには多くの方法があり、その一つを図７に示す。図７に示すセレクタシステム１１１は、Ｍ段の遅延線１１２とラッチ１１４とからなり、遅延線１１２はクロック速度Ｈでクロックされ、ラッチ１１４はクロック速度Ｌでクロックされている。微分器段へ送られるＭ値はクロックＬのチック（これは多分入力クロックＨに対して変化する）に対してタイミングをとっているから、再サンプリングプロセスに使用される位相の全てをカバーするために必要な微分器段はＭ段だけでよい。ＬＰＦ４６’の若干の実施例では、セレクタシステム１１１はカウンタ及びデマルチプレクサを備え、カウンタは各クロックＬのチックから始まるクロックＨのチックを計数し、デマルチプレクサはＭ個のサンプルの第１のサンプルを出力線の第１の線へ通過させ、次いでデマルチプレクサは次のＭ−１入力サンプルを残余のＭ−１出力線上へ通過させ、そして次のクロックＬのチックまで次の値を無視する。他の実施例では、各微分器段の第１段のクロックは正しい入力サンプルをラッチするようにタイミングがとられている。図７では、Ｎ及びＭは少なくとも３であるが、設計要求に依存してこれらの値は３より小さいことも可能である。例えば、Ｈを高くする程、Ｍを低くすることができる。また、最も内側の積分器及び微分器は、デジタルsincフィルタ設計の分野において公知のように、ホールド回路によって置換することができる。更に、必要であれば、クロックチックをＭ段遅延線の内容に対して中心決めするようにクロックＬチックを移動させる他の手段を設けることもできる。設計要求に依存して、ＬＰＦ４６もしくはＬＰＦ４６’の何れかを使用することができる。ＬＰＦ４６は使用されるハードウェア（または、もしソフトウェアで実現されていれば、使用される計算能力）に関してより効率的であり、そして全てのサンプルを供給する。一方ＬＰＦ４６’はデジタル信号に群遅延を導入せず、実際に使用されるＨ／Ｌの中からＭサンプルを供給する。ＬＰＦ４６は、乗算器係数を適切に選択することによって、一層効率的にすることさえもできる。もし係数が（前記の例で使用しているように）２の累乗であれば、乗算器はビットシフタに置換することができる。図８は、再サンプラ４８のブロック線図である。再サンプラ４８は、ＬＰＦ４６（図４、６参照）もしくはＬＰＦ４６’（図４、７参照）の何れかから入力を受けて、所望の信号、即ちＡＤＣシステム４２への元の入力であるアナログ信号のデジタル表現を出力するが、それはクロック速度Ｌ’でサンプルされたデジタル表現である。クロッキング信号が供給される若干の実施例では、クロックＬ’はクロックＬと同一である。再サンプラ４８は、サンプルセレクタ１３８、位相検出器１４４、重み発生器１４６、加重平均器１３９、及び出力ラッチ１５２からなる。サンプルセレクタ１３８は、Ｍ段遅延線１４０及びラッチ１４２を備えている。加重平均器１３９は乗算器１４８及び加算器１５０を備えている。遅延線１４０はクロックＨによってクロックされ、クロックＨサイクル当たり１回ＬＰＦ４６から入力サンプルを受信し、受信した最後のＭサンプルを蓄積する。遅延線１４０のＭ出力はラッチ１４２への入力であり、ラッチ１４２は調停されたクロックＬ’のクロックチックでそれらをラッチする。調停されたクロックチックは、クロックＬ’チックに続くクロックＨのクロックチックとのみ調和（例えば適当な遅延の後にそれらに追随するように）する。従って調停されたクロックは、Ｍ値がＭ段遅延内で変化している間にＭ値がラッチされるのを防ぐことができるが、調停されたクロックはクロックＬ’のチックの位置に関する全ての情報を有してはおらず、どのクロックＨチックが最も近かったかだけを有しているのである。この意味では、調停されたクロックは整数位相だけを指示していると言える。Ｍ出力線は、乗算器１４８への入力線である。位相検出器１４４は低クロック入力を有している。この入力は再サンプラ４８の再サンプリングクロック入力であり、この入力からクロックＬ’を受ける。また位相検出器１４４は高クロック入力をも有し、この入力からクロックＨを受ける。しかし若干の実施例では、クロックＬ’は、再サンプラ４８の再サンプリングクロック入力におけるクロックＬ’の到着時点によってクロックＬ’の各サイクルのタイミングが決定されるような物理的なクロック信号によって表されるのではなく、クロックＬ’の各サイクルの位置を表すメモリ内の値によって表されるのである。位相検出器１４４は整数位相出力を有しており、この出力はラッチ１４２（もしＬＰＦ４６を使用していれば）をクロックするか、もしくはＬＰＦ４６’（もし図７に示すようなＬＰＦ４６’が使用されていれば）へ出力される。位相検出器１４４は端数位相出力をも有しており、この出力は重み発生器１４６への入力である。前述したように、整数位相出力は調停されたクロックであることができる。重み発生器１４６はＭ個の重み付け値のためのＭ個の出力を有し、これらは乗算器１４８への入力である。乗算器１４８はＭ個の出力を有し、これらは加算器１５０への入力である。加算器１５０は１つの出力を有している。加算器１５０の１つの出力は出力ラッチ１５２への入力である。出力ラッチ１５２はクロックＬ’によってクロックされるクロック入力をも有している。出力ラッチ１５２の出力は再サンプラの出力でもあり、またＡＤＣシステム４２の出力でもある。ＬＰＦ４６’が使用される代替実施例においては、サンプルセレクタ１３８の機能はＬＰＦ４６’内のサンプルセレクタ１１１によって与えられる。Ｍデジタル信号線であるＬＰＦ４６’の出力は乗算器１４８への入力である。もしＬＰＦ４６’が使用されていれば、ラッチ１４２へ調停されたクロックを供給する整数位相信号は、代わりにＬＰＦ４６’へ供給される。実質的に、再サンプラ４８が何を行うのかを説明すれば、クロックＬ’のチック付近のクロック速度ＨにおいてＭサンプルを選択し、クロックＬ’のチックからのＭサンプルの距離に基づいてそれらに重みを付け、重み付けされたサンプルの平均をとり、そしてこの平均された値をクロックＬ’のチックにおける信号の値として出力することである。Ｍは一定の値であり、再サンプラ４８はデジタルシステムであるので、Ｍによる除算は単に付加された機能であるから、Ｍ個の重み付けされたサンプルの平均をとるのか、もしくは合計をとるのかは重要ではない。しかしながら論理的には、再サンプラ４８の出力を平均したサンプルとして使用すると、より有意義になる。非デシメーティングフィルタＬＰＦ４６及び準非デシメーティングフィルタＬＰＦ４６’は、Ｌ’のチックに最も近いクロックＨのＭチックからＭサンプルを供給し、これらのサンプルはＬ’のチックにおける元の信号の値を補間するために使用される。若干の設計では、再サンプラはクロックＨの速度でデータを処理することはできないので、信号経路内にデシメーティングフィルタを含ませてサンプル速度をＨからＨ’へ低下させている。勿論、この低めのクロック速度Ｈ’を使用したのでは、ＭサンプルはクロックＬ’のチックに近接しなくなり、従って元の信号の良好な近似は得られなくなる。応用に依存して、正確さと、低めのサンプル速度とのトレードオフは決定されるが、何れにしても、Ｍ信号サンプルをクロックＬ’のチックの付近で取得するのにアップサンプリングを必要としないように、低めのクロック速度Ｈ’を十分に高くすることが好ましい。もしより高い精度が必要であれば、Ｍを増加させることができる。位相検出器１４４は２つの入力を使用して位相オフセットを決定する。この位相オフセットはクロックＨのチックと、クロックＬ’のチックとの相対オフセットを表す実数（整数と端数）である。例えば、もしクロックＨ及びＬ’の立ち上がり縁をチックとして使用するのであれば、その位相オフセットはクロックＬ’ の立ち上がり縁がクロックＨの立ち上がり縁に対して何処にあったかを指示することになる。勿論、両クロックは無関係、即ち互いに独立しているから、この位相オフセット値はクロックＬ’の各立ち上がり縁毎に変化する。位相オフセットの測定の単位はクロックＨのクロックサイクルの数であり、Ｌ’チックが数で表されるような実施例では、これらの数はクロックＨを測定するのに使用される時間単位に同期した時間単位であり、この場合位相検出は２つの数の減算演算になる。論理的に、他の実施例では位相検出器１４４の２つの出力を整数クロック、もしくは前述したように調停されたクロック、及び端数位相出力信号と考えることができる。参照点が必要であるから、ＡＤＣシステム４２が動作を開始する時にクロックＨの立ち上がり縁を原点に指定し、その点に対して位相の全ての測定を行う。ＡＤＣシステム４２の動作にとって重要なのは実際の原点が全てではないから、どのサイクルを使用することもでき、原点をＤクロックサイクル毎に移動させてモジュロＤの実数である位相オフセットを与えることが可能である。原点のこの移動が、位相オフセットを単調に成長させ続ける。更に、もし比Ｈ／Ｌ’に最も近い整数にＤを選択すれば、位相オフセット値はＨ／Ｌ’とＤとの小さい差だけ変化するに過ぎなくなる。このように、位相オフセットは、クロックＨの立ち上がり縁（もしくは他のチック）に対するクロックＬ’の立ち上がり縁（もしくは他のチック）の位置をモジュロＤで記述する。位相検出器１４４は、位相オフセットを整数位相と、残余の端数位相とに分離する。Ｌ’クロック速度で更新されるこれらの２つの値は、整数位相信号及び端数位相信号として位相検出器１４４から出力される。整数位相信号または値は、Ｈクロック速度で再サンプラ４８へ入力されるＭサンプルを選択するために使用される。整数位相値はクロックＬ’のチックが発生しているクロックＨのクロックサイクルを識別しているから、時間的にクロックＬ’のチックに最も近い入力サンプル（クロックＨによってクロックされている）を識別することができる。一つの特定実施例では、Ｍ＝３である。Ｍ＝３の場合には、サンプルセレクタ１３８はクロックＬ’チックに最も近いクロックＨサンプルと、この第１の選択されたサンプルの前後の１つずつのサンプルを選択する。Ｍ＝４である別の実施例では、サンプルセレクタ１３８は、時間的にクロックＬ’チックの直前の２つのＨサンプルと、そのチックに後続する２つのクロックＨサンプルとを選択する。たとえクロックＬ’チックに後続するＭサンプルを使用するとしても、必要ならば、後に信号を適切な量だけ移動させることができる。適切に補間するために、ＭサンプルはクロックＬ’からのそれらの距離に依存する異なる重みを付けるべきである。例えばＭ＝４である場合、クロックＬ’に最も近い２つのサンプルには、各側上で遠くの位置にある２つのサンプルよりも重い重みを付ける。またもし２つの内側のサンプルの一方がクロックＬ’チックにより近ければ、その近い方のサンプルには他方のサンプルよりも大きい重みを与えるべきである。Ｍ＝２である一例では、２つのサンプルの一方に与えられる重みの１つは他方のサンプルに対するクロックＬ’からの距離に比例する。即ち２つの点間の値の古典的な線形補間が行われる。もしＭ＝３であれば、放物線補間を行うことができる。重み発生器１４６は、Ｍ個の選択されたサンプルに重み付けするための重み付け値を生成するこのプロセスを遂行する。重み発生器１４６は、クロックＬ’チックとＭサンプルとの相対位置を指示する端数位相値から、Ｍ個の各選択されたサンプル当たり１つずつのＭ個の重みを発生する。サンプルセレクタ１３８の故に、Ｍ個の選択されたサンプル内でクロックＬ’チックがとり得る位置はクロックＨの１サイクルまでしか変化することができず、それ以上に変化する場合には異なるサンプルを選択する（クロックＬ’の何等かの一定の位相シフトを無視する）。例えばもしＭ＝４であれば、クロックＬ’のチックは２つのサンプルの中間の何れかに位置する。もしＭが、例えばＭ＝３のように奇数であれば、使用される特定のサンプルは、サンプルセレクタ１３８がどのように実現されているかに依存する。一実施例では３つの選択されたサンプルの中心のサンプルはクロックＬ’チックの直前に発生するサンプルであり、一方他の実施例では中心サンプルはチックの前後で最もチックに近いサンプルである。加重平均器１３９は、Ｍ個の重みの１つによってそれぞれ重み付けされたＭ個の選択されたサンプルの加重平均（もしくは前述したように合計）を出力する。もし乗算器１４８がデジタルハードウェア内に組込まれていれば、乗算器１４８はＭ個の選択されたサンプルを受け、Ｍ個の各選択されたサンプルを関連付けられた重みと対にし、そして各対の積を出力する並列乗算器であることができる。もしデジタル信号プロセッサ内に実現されていれば、乗算器１４８はアレイ乗算ルーチンであることができる。乗算器１４８のＭ出力を合計する加算器１５０との組合せでは、加重平均器１３９は本質的に２つのベクトル（Ｍ個の選択されたサンプル値のベクトルと、重みのベクトル）のスカラドット積を発生する。加重平均器１３９はクロックＬ’の各チック毎に出力を計算するが、出力ラッチ１５２は出力のタイミングをクロックＬ’自体に確実に同期させるのに使用される。勿論、もし（例えば、クロックＬ’がソフトウェア内のみに存在する仮想クロックである場合のように）再サンプラ４８による値の出力が同期を必要としないならば、出力ラッチ１５２は不要である。またもし再サンプラ４８の成分が計算のために常に同一の時間量を使用するのであれば、出力ラッチ１５２は不要である。図９はΣΔ変調デジタル・アナログ（ＳＤＭＤＡＣ）システム１５２のブロック線図であって、低速度（クロックＬ）でクロックされているデータは、より高い無関係な速度（クロックＨ）でＳＤＭＤＡＣへクロックされる。ＳＤＭＤＡＣシステム１５２は、有限インパルス応答（ＦＩＲ）フィルタ１５３、サンプル重み付け手段１５８、サンプル速度変換器１６３、ＳＤＭＤＡＣ１６４、アナログフィルタ１６６、及び位相検出器１６８を備えている。ＦＩＲフィルタ１５３は、クロック速度Ｌでデータを受けるための入力と、クロッキング入力と、濾波されたサンプルのためのＭ出力とを備えている。サンプル重み付け手段１５８は、Ｍ個の濾波されたサンプルのためのＭ入力と、重み付け用の位相値のための入力と、Ｍ個の重み付けされたサンプルのためのＭ出力とを備えている。サンプル速度変換器１６３は、Ｍ個の重み付けされたサンプルのためのＭ入力と、配置位相のための入力と、クロッキング入力と、クロックされた出力とを備えている。ＳＤＭＤＡＣ１６４は、デジタル信号のための入力と、デジタル信号のタイミングをとるクロック入力と、アナログ信号出力とを備えている。ＦＩＲフィルタ１５３のデータ入力は、クロックＬのチックにおける信号のサンプルを表しているデジタルからアナログへ変換すべきデータを受ける。ＦＩＲフィルタ１５３の出力は、Ｍ個の濾波された信号である。図９に示すＦＩＲフィルタはＫ次ＦＩＲフィルタからなっているが、フィルタの若干はパススルーフィルタ（即ち、伝達関数＝１であって、整合された遅延を伴う）であってよい。Ｍ個の独立Ｋ次フィルタは各々Ｋ遅延段を使用し、また各フィルタのＫ遅延段は同一のデータを含むので、これらは１つの遅延線とＭ組のＫ値に組合わせることができる。ＦＩＲフィルタ１５３のＭ個の出力は、サンプル重み付け手段１５８へのＭ個の濾波されたサンプル入力であり、サンプル重み付け手段１５８のＭ個の重み付けされた出力はサンプル速度変換器１６３へのＭ個の重み付けされた信号入力である。若干の実施例では、サンプル速度変換器１６３は、Ｍ個の重み付けされた信号入力を受けるように結合された入力配置器１６０と、出力とを有しており、出力信号は出力される前に低域通過フィルタ１６２によって濾波される。何れの場合も、サンプル速度変換器１６３の出力は、ＳＤＭＤＡＣ１６４のデジタル信号入力に結合される。ＳＤＭＤＡＣ１６４のクロック入力はクロックＨによってクロックされる。ＳＤＭＤＡＣ１６４の出力はアナログ低域通過フィルタ１６６への入力であり、このアナログ低域フィルタがデジタル・アナログシステムのアナログ信号出力である。ＳＤＭＤＡＣ１６４の動作について以下に説明する。以下の説明ではクロックＬがクロックＨに結合されていないものとする。システム１５２は、それらがフェーズロックされていても動作するが、そのようなことは一般的ではない。例えば、もしクロックＬ及びクロックＨがフェーズロックされていればＦＩＲフィルタ１５３、サンプル重み付け手段１５８及びサンプル速度変換器１６３は、クロックＨのサイクルの数を計数してクロックＨのサイクルの固定された数に対する各入力データ値を出力する簡単なカウンタに置換することができる。また、 ΣΔ信号処理システムは処理されている信号よりも高いクロック速度で動作するから、以下の説明ではクロックＨはクロックＬよりも高い周波数クロックであるものとする。入力デジタル信号がフィルタ１５３によって受けられると、信号は濾波されてＭ個の濾波された信号にされる。簡単な実施例では、フィルタ１５３は遅延線のようにしか動作せず、Ｍ個の濾波された出力は、クロックＬのＭチックまでだけ遅延された濾波されないサンプルからなる。Ｍ＝２である場合には、２つの入力サンプルが重み付け手段１５８へ渡される。より複雑な場合には、フィルタ１５３から出力されたＭ個の濾波された値は、クロックＨの周期によって分離されたＭ個の隣接チックにおけるアナログ信号の近似である。この複雑な場合、Ｍ個の信号の１つは整合遅延されてはいるが濾波されていない入力であることができ、他の信号はＫ段を使用してＦＩＲによって濾波される。Ｋの値を高くする程、隣接クロックチックにおけるアナログ信号の近似はより良好になる。両方の場合共Ｍ個の信号はクロックＬのチックによって重み付け手段１５８へ印加されるが、両者は入力配置器１６０（後述）内では別々に処理される。位相検出器１６８は位相検出器１４４と同じように動作してクロックＬとクロックＨとの間の相差を検出し、クロックＨチックに対するクロックＬチックの位置を指示する整数値（もしくは裁定されたクロック）及び端数値をクロックＬの各サイクル毎に出力する。若干の実施例では、整数位相出力は最後のクロックＬチックからのクロックＨのサイクルの数の計数であり、一方他の実施例では、クロックＨサイクルの計数は合理的な境界内の計数を維持するためにあるモジュロ数に保たれ、整数位相出力はクロックＨサイクルの計数の関数としてのクロックＬチックを指示する。この説明から明白なように、相対位相を指示する両方法は等価である。サンプル重み付け手段１５８は、端数位相信号（１つの端数位相値／クロックＬサイクル）を使用し、Ｍ個の濾波された信号（これも、１サンプル／出力線／クロックＬサイクル）に重みを付ける。サンプル重み付け手段１５８は、重み発生器１４６及び乗算器１４８（図８参照）と同じように動作する。次いで重み値（Ｍ／クロックＬサイクル）は入力配置器１６０へ出力される。上述した簡単な場合には、入力配置器１６０はクロックＨのクロックサイクル当たりＭ個の重み付けされた値の１つを出力する。位相整数信号がクロックＬチックの後の最初のクロックＨサイクルを指示した後に第１の重み付けされた値が出力され、次いで第２の重み付けされた値が出力される等々と、位相整数信号が再度クロックＬチックの後の最初のクロックＨサイクルを指示するまで続けられる。他の実施例では、入力配置器１６０は、クロックＬの次のチックまで、クロックＨの最初のＭクロックサイクルの後のクロックＨの各クロックサイクルにＭ番目の値を出力する。勿論、クロックＬのクロックサイクル中に、Ｍよりも多くのクロックＨのクロックサイクルが発生する場合に限って、Ｍ出力の各々の間に何（ある値もしくは０）を出力するのかを決定する必要がある。上述した、より複雑な場合には、入力配置器１６０はそのＭ個の重み付けされた入力信号を平均し、クロックＬサイクルの持続時間の間この１つの結果をその出力に配置する。クロックＬサイクルの持続時間にわたって一定の出力値を要求するような応用においては、このより複雑な場合が好ましい。図１０はＬＰＦ１６２のブロック線図であり、図６に示すＬＰＦ４６と同じように動作するが、多分係数は異なる。ＬＰＦ４６と同じように、ＬＰＦ１６２の次数を増加させるために付加的な段の追加が可能である。どのように実現されていてもＬＰＦ１６２は入力配置器１６０から各入力サンプルを受け入れる。もし入力配置器１６０とＬＰＦ１６２とが組合わされていればＬＰＦ１６２はＭ段のＬＰＦ４６’と同じように実現することができる。図１１は、二次ΣΔデジタル・アナログ変換器であるＳＤＭＤＡＣ１６４のブロック線図であって、加算器１８２、２つの積分器１８３、１８４、３つのフィードバック経路１８５、１８７、１８９、Ｎレベル変換器１８６、及びＮレベルＤ／Ａ１８８を備えている。積分器１８３は、加算器１９２、単位遅延器１９０、及び単位乗算器１９４を備えている。積分器１８４は、加算器１９８、単位遅延器１９６、及び単位乗算器２００を備えている。順方向信号経路は入力信号を、加算器８２、積分器１８３、積分器１８４、Ｎレベル変換器１８６、及びＤ／Ａ１８８の順にクロックＨで通過させる。積分器１８３内では、積分器１８３の入力は加算器１９２へ印加され、加算器１９２は単位遅延器１９０へ信号を出力し、そして単位遅延器１９０は積分器１８４へ信号を出力する。積分器１８３内には、単位遅延器１９０から単位乗算器１９４を通して加算器１９２の別の入力までのフィードバック経路が設けられている。若干の実施例では、単位乗算器１９４は省かれるか、もしくは非単位係数乗算器に置換されている。積分器１８４内では、積分器１８４の入力は加算器１９８へ印加され、加算器１９８は単位遅延器１９６へ信号を出力し、そして単位遅延器１９６は変換器１８６へ信号を出力する。積分器１８４内には、単位遅延器１９６から単位乗算器２００を通して加算器１９８の別の入力までのフィードバック経路が設けられている。若干の実施例では、単位乗算器２００は省かれるか、もしくは非単位係数乗算器に置換されている。フィードバック経路１８５は変換器１８６の出力の信号を乗算器２０２を通して加算器１９２へフィードバックし、フィードバック経路１８７は変換器１８６の出力の信号を乗算器２０４を通して加算器１９８へフィードバックし、フィードバック経路１８９は積分器１８４の出力の信号を乗算器２０６を通して加算器１８２へフィードバックする。動作を説明する。デジタル信号はクロック速度ＨでＳＤＭＤＡＣ１６４へ入力され、デジタル要素によって濾波され、そして濾波された信号はクロック速度ＨでＮレベル変換器１８６へ印加される。ラッチ１８６はＮ個のとり得る値から１つのデジタル値を出力し、そのデジタル値によって表されるアナログ信号レベルがＤ／Ａ１８８から出力される。例えば、もし変換器１８６が２レベル変換器であれば、変換器１８６は積分器１８４によって出力されるデジタル値の最上位のビットを出力することができ、Ｄ／Ａ１８８は高電圧もしくは低電圧の何れかを出力する。３レベル変換器では、Ｄ／Ａ１８８は正電圧、０電圧、もしくは負電圧の１つを出力することができる。図１２はサンプル速度変換器２２０の代替実施例のブロック線図であって、この実施例は図９に示すＳＤＭＤＡＣシステム１５２内のサンプル速度変換器１６３の代わりに使用することができる。サンプル速度変換器２２０は、クロックＬサイクル当たりＭ個の入力値を受入れ、クロックＨのクロックサイクル当たり１つの出力値を出力する。サンプル速度変換器２２０は、Ｍ微分器段２２２、２２４、・・・、２２６、入力配置器２５０、及び積分器段２５１を備えている。各微分器段は同じように構成されているので段１２２２だけを詳細に図示してある。微分器段は、クロックＬによってクロックされているＮ微分器２２８、２３０、・・・、２３２を備えている。各微分器は、単位遅延器及び加算器を備えている。例えば、微分器１２２８は単位遅延器２３４及び加算器２３６を備えている。微分器段はクロックＬによってクロックされ、まとまってＭ個の信号を出力し（１つの値／信号／クロックＬサイクル）、これらのＭ個の信号は入力配置器２５０に印加される。入力配置器２５０は、入力配置器１６０（図９参照）と同様に、クロックＨの各クロックサイクルにＭ値の１つ（もしくは、若干の場合には０）を出力する。クロックＨによってクロックされた出力信号は積分器段２５１へ印加される。出力されるＭ値の特定の１つもしくは０は、入力配置器１６０に関して説明したように、入力配置器２５０への整数位相信号入力によって決定される。積分器段２５１は、同じように構成されたＮ個の積分器を備えている。これらの積分器の１つ、積分器１２５２を詳細に示してある。積分器１２５２は、普通の積分器のように結合されている加算器２５８及び単位遅延器２６０を備えている。図１３はデジタル・デジタル再サンプリングシステム３００のブロック線図であって、高周波数でサンプルされた信号は低周波数で再サンプルされる。これら２つの周波数は互いに無関係である。この再サンプリングシステム３００は、非デシメーティングフィルタ３０２（ＬＰＦ４６もしくはＬＰＦ４６’のような）、サンプルセレクタ３０３、加重平均器３０７、ラッチ３１２、位相検出器３２２、及び重み発生器３２４を備えている。入力信号はクロック速度Ｈでフィルタ３０２に印加され、フィルタ３０２は濾波された信号をクロック速度Ｈで出力する。フィルタ３０２及びサンプルセレクタ３０３はクロックＨによってクロックされ、ラッチ３１２はクロックＬによってクロックされる。非デシメーティングフィルタ３０２の出力はサンプルセレクタ３０３への入力である。サンプルセレクタ３０３のＭ出力は加重平均器３０７への入力である。サンプルセレクタ３０３はＭ段遅延線３０４及びラッチ３０６を備えている。加重平均器３０７は乗算器３０８及び加算器３１０を備えている。遅延線３０４はクロックＨによってクロックされ、クロックＨサイクル当たり１回フィルタ３０２から入力サンプルを受け、そしてＭ出力を有している。遅延線３０４のＭ出力はラッチ３０６への入力であり、ラッチ３０６はＭ出力線を有していて調停されたクロックによってクロックされる。ラッチ３０６のＭ出力線は乗算器３０８のための入力線である。位相検出器３２２は、クロックＬに結合されている低クロック入力と、クロックＨを受信する高クロック入力とを有しているが、若干の実施例ではクロックＨはフィルタ３０２への値の入力に結合されている仮想クロックである。位相検出器３２２は、ラッチ３０６への入力である整数位相出力（調停されたクロック）と、重み発生器３２４への入力である端数位相出力とを有している。重み発生器３２４は、乗算器３０８への入力であるＭ個の重み付け値のためのＭ個の出力を有している。乗算器３０８は、加算器３１０への入力であるＭ個の出力を有し、加算器３１０は１つの出力を有している。加算器３１０のこの１つの出力は、出力ラッチ３１２への入力であり、出力ラッチ３１２もクロックＬによってクロックされるクロック入力を有している。出力ラッチ３１２の出力は、再サンプリングシステム３００の出力でもある。サンプルセレクタ１３８（図８参照）と同様に、若干の実施例では、サンプルセレクタ３０３の機能は、Ｍ個の要素遅延線及びラッチによって与えられるのではなく、入力サンプルからクロック速度Ｈで連続的に選択されるＭ個のサンプルを出力するモジュールによって与えられる。但し、これらのＭ個のサンプルの選択は、位相検出器３２２からサンプルセレクタ３０３に供給される整数位相値（調停されたクロック）によって決定される。再サンプラ４８と同様に、再サンプリングシステム３００は、クロックＬのチック付近のクロック速度Ｈで信号入力のＭ個のサンプルを選択し、クロックＬのチックからのそれらの距離に基づいてＭ個のサンプルに重み付けし、重み付けされたサンプルの平均をとり、そして平均された値を信号の値としてクロックＬチックにおいて出力する。このようにするのにアップサンプラは必要としない。図１４は、中間の高周波数クロックを使用するデジタル・デジタル再サンプリングシステム４００のブロック線図である。再サンプリングシステム４００は、Ｋ次ＦＩＲフィルタ４０４、サンプル重み付け手段４０８、入力配置器４１０、非デシメーティングフィルタ４１４（ＬＰＦ４６もしくはＬＰＦ４６’のような）、サンプルセレクタ、加重平均器４２０、ラッチ４２４、及び位相検出器４２８、４３０を備えている。再サンプリングシステムは、クロック速度Ｌ₁で入力信号をフィルタ４０４の入力に受け、この同じ信号を、クロックＨを使用して、クロックＬ₂でサンプルされた入力信号として表される再サンプルされた信号を出力する。ここに、クロックＨはクロックＬ₁及びＬ₂よりも高い周波数であり、またこれら３つのクロックは互いに無関係である。このようなシステムは、独立したクロックでサンプルされたデジタル信号を混合するのに有用である。フィルタ４０４は、Ｍ信号（Ｍサンプル／クロックＬ₁サイクル）をサンプル重み付け手段４０８へ出力する。サンプル重み付け手段４０８は、位相検出器４２８から端数位相信号（１つの値／クロックＬ₁サイクル）を入力し、Ｍ個の重み付けされた信号（Ｍサンプル／クロックＬ₁サイクル）を入力配置器４１０へ出力する。入力配置器４１０は、位相検出器４２８からの整数位相信号とクロックＨとを受け、クロックＨのクロックサイクル当たり１つのサンプルを非デシメーティングフィルタ４１４へ出力する。非デシメーティングフィルタ４１４は、クロックＨのクロックサイクル当たり１つの濾波された値をサンプルセレクタ４１８へ出力する。サンプルセレクタは、クロックＨによってクロックされ、位相検出器４３０から整数位相信号（調停されたクロック）を受け、そしてクロックＬ₂のクロックサイクル当たりＭ個の選択されたサンプルを出力する。サンプルセレクタ４１８は、クロックＬ₂を直接受けることによって、もしくは整数位相信号及びクロックＨを使用してクロックＬ₂のチックを決定することによって、Ｍ個のサンプルの出力のタイミングをとることができる。この出力はラッチ４２４への入力である。ラッチ４２４は、もし使用されていれば、信号サンプルがクロックＬ₂のチックと同期して出力されるのを確実にする。クロックＬ₁における信号をクロックＬ₂における信号へ再サンプリングすることに関して以下に説明する。クロックＬ₁信号は、フィルタ４０４へ入力される。フィルタ１５３（図９参照）と同一のフィルタ４０４は、Ｌ₁クロック速度でＭ個の信号を出力する。位相検出器４２８は、クロックＨのチックに対してクロックＬ₁のチックが時間的に何処にあるのかを決定し、２つの信号を出力する。整数位相信号（調停されたクロック）は、クロックＬ₁チックを挟んでいるクロックＨチックを指示する。一方、端数位相信号は、これらのクロックＨチック間の何処にクロックＬ₁チックがあるのかを指示する。端数位相信号はサンプル重み付け手段４０８へ供給される。サンプル重み付け手段４０８は、Ｍ個の各信号に、それらのクロックＨチックに対する位置に応じて重みを付ける。重み付けされた値は入力配置器４１０へ渡される。入力配置器４１０は、供給された整数位相信号を参照し、クロックＨサイクル当たりＭ個の入力信号サンプルの１つを出力する。入力配置器４１０の動作は、入力配置器１６０（図９参照）のそれと同一である。入力配置器４１０は、クロックＨ当たり１つのサンプルを非デシメーティングフィルタ４１４へ出力し、非デシメーティングフィルタ４１４はこれらの値を濾波してクロックＨサイクル当たり１つのサンプル、即ち濾波された信号を出力する。勿論、先ず更に高い周波数でサンプリングすることによって、非デシメーティングフィルタ４１４を内部的にデシメートすることができる。非デシメーティングフィルタ４１４の出力はサンプルセレクタ４１８への入力である。サンプルセレクタ４１８は、クロックＬ₂の各クロックサイクルに、クロック速度ＨでサンプルＭを出力する。選択される特定Ｍサンプルは、サンプルセレクタ３０３（図１３参照）と同様に、整数位相（調停されたクロック）信号によって決定される。これらのＭサンプルは、加重平均器４２０によって重み付けされ、平均されてクロックＬ₂のクロックサイクル当たり１つのサンプルにされる。加重平均器４２０へのＭ個の各サンプル入力に与えられる重みは、重み発生器３２４及び加重平均器３０７（図１３参照）におけると同様に、端数位相信号によって決定される。位相検出器４３０は、クロックＬ₂とクロックＨとの相差の整数及び端数部分を指示する。最後に、ラッチ４２４は、もし使用されていれば、加重平均器４２０のクロック速度Ｌ₂出力がクロックＬ₂と同期するのを確実にする。以上の説明は、例示であって限定するものではない。当分野に精通していれば以上の説明から本発明の種々の変化は明白であろう。単なる例であるが、本発明はデジタルハードウェア、もしくはデジタル信号プロセッサ内で類似機能を遂行するソフトウェアモジュールで実現することができる。従って本発明の範囲は、以上の説明に関連して決定されるものではなく、請求の範囲に関連して決定されるべきである。

Claims

【特許請求の範囲】１．アナログ信号を表す第１のデジタル信号を上記アナログ信号を表す第２のデジタル信号に変換するためのデジタル再サンプリング装置において、上記第１のデジタル信号は第１のクロックのチックにおける上記アナログ信号のレベルをそれぞれが表している一連のデジタルサンプルからなり、上記第２のデジタルは第２のクロックのチックにおける上記アナログ信号のレベルを各々が表している一連のデジタルサンプルからなり、そして上記第１は上記第２のクロックとは無関係で、且つ上記第２のクロックより高い周波数であり、上記デジタル再サンプリング装置は、上記第１のクロックによってクロックされ、上記第１のデジタル信号を受けるように結合され、上記第１のクロックの各クロックサイクル毎に濾波されたサンプルを出力する非デシメーティングフィルタと、上記第１のクロック及び上記第２のクロックに結合され、上記第１のクロックの各クロックサイクル毎に、上記第２のクロックのチックに対する上記第１のクロックのチックの位置を指示する相対位相位置を指示するために、上記第２のクロックのチックが発生した上記第１のクロックのクロックサイクルを識別する整数を表す整数位相信号を出力する整数位相出力と、上記第１のクロックの上記クロックサイクル内の上記第２のクロックの上記チックの位置を識別する端数を表す端数位相信号とを出力する端数位相出力とを備えている位相指示手段と、上記非デシメーティングフィルタから上記濾波されたサンプルを受けるように結合され、また上記位相指示手段から上記整数位相信号を受けるように結合され、複数Ｍの上記濾波されたサンプルを選択するようになっていて、上記整数位相信号がＭ個の整数値の固定された範囲内の整数位相値を指示した時に上記所与のサンプルを選択するサンプルセレクタと、上記位相指示手段から上記端数位相信号を受けるように結合され、上記端数位相信号の関数であるＭ個の重み付け係数を出力する重み発生手段と、上記重み発生手段からの上記Ｍ個の重み付け係数と、上記サンプルセレクタからの上記Ｍ個の濾波されたサンプルとを受けるように結合され、上記Ｍ個の濾波されたサンプルの各々を上記Ｍ個の重み付け係数の対応する重み付け係数によって重み付けし、上記重み付けされたサンプルの合計を出力する加重平均手段と、上記加重平均手段の上記出力に結合され、上記第２のクロックのクロックサイクル当たり１回重み付けされた合計を出力する出力クロッキング手段とを備え、上記出力クロッキング手段の上記出力が上記第２のデジタル信号であることを特徴とするデジタル再サンプリング装置。２．上記非デシメーティングフィルタは、三次無限インパルス応答フィルタである請求項１に記載の装置。３．上記非デシメーティングフィルタは、Ｍ微分段を有する三次sincフィルタである請求項１に記載の装置。４．アナログ信号をデジタル信号に変換するためのアナログ・デジタル変換器装置において、上記デジタル信号は信号クロックのチックによって指示された時点における上記アナログ信号のサンプルを表す一連のデジタルサンプルであり、上記アナログ・デジタル変換器装置は、上記アナログ信号の誤差成分を整形した雑音整形信号を出力するために、上記アナログ信号と、上記誤差成分を決定するために使用されるフィードバック信号とを受入れるように構成されている雑音整形器と、上記雑音整形器の出力に結合され、上記信号クロックとは無関係で、且つ上記信号クロックよりも高い周波数のクロックであるサンプリングクロックのタイミング縁においてサンプルされた上記雑音整形信号のデジタルサンプルからなる中間デジタル信号を出力するアナログ・デジタルサンプラと、上記アナログ・デジタルサンプラの出力に結合され、上記フィードバック信号を上記雑音整形器へ供給するデジタル・アナログ変換器と、上記アナログ・デジタルサンプラの出力に結合され、上記中間デジタル信号の高周波数成分を濾波して除去し、Ｍを０より大きい整数として、上記信号クロックのサイクル当たり少なくともＭ個のサンプルを出力する低域通過フィルタと、上記信号クロックと上記サンプリングクロックとに結合され、上記サンプリングクロック及び上記信号クロックのタイミング縁のサイクルの相対位相位置を指示するために、時間的に信号クロックタイミング縁がどのサンプリングクロックタイミング縁の間に入るかを指示する整数位相信号と、上記サンプリングクロックタイミング縁の間の上記信号クロックタイミング縁のタイミングを指示する端数位相信号とを出力する位相指示手段と、上記低域通過フィルタと上記位相指示手段とに結合され、上記低域通過フィルタの上記出力から上記信号クロックのサイクル毎に上記整数位相信号によって決定されるＭ個のサンプルを選択するサンプルセレクタと、上記位相指示手段から上記端数位相信号を受けるように結合され、上記端数位相信号の関数であるＭ個の重み付け係数を出力する重み発生手段と、上記重み発生手段からの上記Ｍ個の重み付け係数と、上記サンプルセレクタからの上記Ｍ個のサンプルとを受けるように結合され、上記Ｍ個のサンプルの各々を上記Ｍ個の重み付け係数の対応する重み付け係数によって重み付けし、そして上記重み付けされたサンプルの合計を出力する加重平均手段と、上記加重平均手段の上記出力に結合され、上記信号クロックのクロックサイクル当たり１回重み付けされた合計を出力する出力クロッキング手段とを備え、上記出力クロッキング手段の上記出力が上記デジタル信号であることを特徴とするアナログ・デジタル変換器装置。５．上記雑音整形器及び上記アナログ・デジタルサンプラは少なくとも１つのＳＤＭ段のアナログ・デジタル変換器を形成し、上記低域通過フィルタは上記ＳＤＭアナログ・デジタル変換器の次数と少なくとも同一次数のフィルタである請求項４に記載の装置。６．上記雑音整形器及び上記アナログ・デジタルサンプラは少なくとも１つのＳＤＭ段のアナログ・デジタル変換器を形成し、上記低域通過フィルタは上記シグマ・デルタアナログ・デジタル変換器の次数よりも少なくとも１つ多い次数のフィルタである請求項４に記載の装置。７．デジタル信号をアナログ信号に変換するためのデジタル・アナログ変換装置において、上記デジタル信号は信号レベルをそれぞれが表している複数のデジタルサンプルであり、信号クロックの連続チックで上記変換装置によって受信されるようになっており、上記デジタル・アナログ変換装置は、上記信号クロックによってクロックされ、上記変換装置の入力において最新に受信された複数Ｋのデジタルサンプルを蓄積するデジタル遅延線と、上記最新に受信されたＫ個のデジタルサンプルを受けるように結合され、上記信号クロックのクロックサイクル当たり１つのデジタルサンプルからなるＭ個の濾波された信号を出力する複数ＭのＫ次デジタルフィルタのアレイと、上記信号クロックを受けるように結合され、また信号クロックとは無関係のクロック源から上記変換装置へ供給されるサンプリングクロックを受けるように結合され、上記サンプリングクロック及び上記信号クロックのチックのサイクルの相対位相位置を指示するために、時間的に信号クロックチックがどのサンプリングクロックチックの間に入るかを指示する整数位相信号と、上記サンプリングクロックチックの間の上記信号クロックチックのタイミングを指示する端数位相信号とを出力する位相指示手段と、上記位相指示手段から上記端数位相信号を受けるように結合され、上記端数位相信号の関数であるＭ個の重み付け係数を出力する重み発生手段と、上記重み発生手段からの上記Ｍ個の重み付け係数と、上記デジタルフィルタアレイからの信号クロックサイクル当たりＭ個のサンプルとを受けるように結合され、上記Ｍ個のサンプルの各々を上記Ｍ個の重み付け係数の対応する重み付け係数によって重み付けし、上記重み付けされたＭ個のサンプルを出力する重み付け手段と、上記重み付け手段と上記位相指示手段とに結合され、上記サンプリングクロックの各サイクルに上記整数位相信号によって決定され、選択されたＭ個のサンプルの１つを出力するサンプルセレクタと、上記サンプリングクロックによってクロックされ、上記サンプルセレクタによって出力された上記デジタルサンプルによって表されるデジタル信号に対応するアナログ信号を出力するシグマ・デルタアナログ・デジタル変換器と、を備えていることを特徴とするデジタル・アナログ変換装置。