JPH11506884A

JPH11506884A - 位相ロック・ループのためのデジタル制御発振器

Info

Publication number: JPH11506884A
Application number: JP9501103A
Authority: JP
Inventors: アダムス，ロバート・ダブリュー
Original assignee: アナログ・デバイセス・インコーポレーテッド
Priority date: 1995-06-07
Filing date: 1996-06-04
Publication date: 1999-06-15
Also published as: US5638010A; EP0830739A1; WO1996041419A1

Abstract

(57)【要約】デジタル位相ロック・ループにおけるデジタル制御発振器が、このデジタル制御発振器から出力されたクロック・パルスと同じ平均周波数の理想的なクロック信号との間の時間差を示す追加的な出力信号を提供する。この追加的な信号は、剰余信号と称される。この剰余信号は、連続的に可変の補間又はデシメーション・フィルタの出力を、このデジタル制御発振器に従って発生されたデジタル位相ロック・ループの出力クロック信号を用いて、外挿又は補間するのに用いられ得る。剰余信号は、補間又はデシメーション・フィルタで用いられるから、そのようなフィルタを用いるアナログ・デジタル・コンバータ、デジタル・アナログ・コンバータ及びサンプル・レート・コンバータにも応用可能である。このデジタル位相ロック・ループ回路は、これまでの回路よりも単純であるが、その理由は、より高次のマルチ・ビット・ノイズ整形器ではなく、１次システムである従来型のオーバフロー・アキュムレータが用いられるからである。更に、より単純な補間又はデシメーション・フィルタを用いてもよい。

Description

【発明の詳細な説明】位相ロック・ループのためのデジタル制御発振器発明の分野本発明は、デジタル制御発振器に関し、更に詳しくは、デジタル位相ロック・ループにおける使用に関する。デジタル位相ロック・ループは、アナログ・デジタル及びデジタル・アナログ・コンバータで見られる連続的に可変のデジタル補間及びデシメーション（decimation）フィルタにおいて、用いられる。更に、デジタル位相ロック・ループは、そのようなデジタル型の連続可変補間及び／又はデシメーション・フィルタを用いているサンプル・レート・コンバータにおいて用いることができる。発明の背景オーバサンプルされた（oversampled）シグマ・デルタ型デジタル・アナログ（Ｄ／Ａ）及びアナログ・デジタル（Ａ／Ｄ）コンバータでは、それぞれ、補間及びデシメーション・フィルタを用いる。これらのフィルタは、入力サンプル・レート又は出力サンプル・レートのどちらかの２進整数倍（binary multiple）である高周波のクロック信号を必要とするのが典型的である。すなわち、Ｄ／Ａコンバータにおける補間フィルタは、入力サンプル・レートの単純な２進整数倍である高周波クロック信号を必要とし、他方で、デシメーション・フィルタを用いているＡ／Ｄコンバータは、通常は、出力サンプル・レートの単純な２進整数倍である高周波クロック信号を必要とする。図１には、従来のシグマ・デルタ型Ｄ／Ａコンバータ３０が示されている。デジタル入力データ３２、フレーム・クロック３４及び高速マスタ・クロック３６がコンバータに入力される。高速のマスタ・クロックは、フレーム・クロックの単純な２進整数倍であり、典型的には、入力レートよりも、６４、１２８、２５６倍だけ高い。補間フィルタ３８は、フレーム・クロック・レートすなわち入力レート（Fs_in）のデジタル入力データ３２を取得して、高速のマスタ・クロックのレートで補間された出力４０を生じる。補間フィルタとＤ／Ａコンバータ３０の他の部分とを駆動するクロックが、クロック発生器５０によって提供され、クロック発生器５０は、フレーム・クロックとマスタ・クロックとを受け取り、それらを適切に分割する。次に、補間された出力４０は、ノイズ整形回路４２に与えられ、この回路は、最小で１ビットである縮小されたビット数の出力４４を提供する。Ｄ／Ａコンバータ４６は、ノイズ整形器４２の出力４４に従って、アナログ出力４８を提供する。種々の入力サンプル・レートが供給されなければならないシステムでは、例えば入力サンプル・レートの６４倍である要求される高周波のマスタ・クロックを発生することは、困難である可能性がある。アナログ位相ロック・ループ（ＰＬＬ）が、このクロックを発生することを要求されることが多い。従って、そのようなＤ／Ａ変換を実行するように設計されているデジタル集積回路は、入力データに位相ロックされていると考えられる高周波信号を受け取る入力を有し、そのような回路のユーザはアナログＰＬＬを用いてマスタ・クロックを発生することが、想定される。つまり、非同期のマスタ・クロックは、用いることができない。デジタルＰＬＬは、一般的には用いられないが、その理由は、デジタルＰＬＬを用いて入力クロック（Fs_in）に基づいて高周波マスタ・クロックを発生することは、デジタルＰＬＬが生じるクロック信号は入力クロックに対して非同期であるシステム・マスタ・クロックのエッジで切り換わらなければならないという事実により、通常は、深刻な性能（パフォーマンス）の低下につながるからである。システムのマスタ・クロック・レートは、入力サンプル・レートとは関係を有していないから、それぞれの６４＊Fs_inクロック・パルスに対しては、可変の数のシステム・マスタ・クロック・パルスが存在する。例えば、７ＭＨＺのシステム・マスタ・クロック周波数と６４＊FS_inの高周波マスタ・クロック周波数（約３ＭＨＺ）とでは、平均で、３ＭＨＺの信号のそれぞれのサイクルに対して、７／３のシステム・マスタ・クロック・パルスが存在する。６４＊FS_inのクロック信号はシステム・マスタ・クロックと共にクロックされるデジタルＰＬＬによって発生されるので、数サイクルの６４＊FS_inのクロック信号が、が、２システム・マスタ・クロック・サイクルの間に継続し、また、場合によっては、３システム・マスタ・クロック・サイクルの間に継続し、平均が、７／３に等しくなる。これは、デジタルＰＬＬの出力における大量のジッタとなり、それによって、Ｄ／Ａコンバータ４６の出力における結果的なアナログ信号に、歪みとノイズとが生じる原因となる。デジタルＰＬＬを用い、多数の入力サンプル・レートを供給するがアナログＰＬＬを必要とせず、ユーザが入力レートに位相ロックされたマスタ・クロックではなく単に非同期のマスタ・クロックを提供することを可能にするようなデジタル集積回路を提供することが好ましい。そのようなシステムは、アナログ・デバイシズ（Analog Devices）社によって、製品番号ＡＤ１８４３において、提供されてきている。この製品は、明確な長所を有してはいるが、複雑なノイズ整形方式を用いて、デジタルＰＬＬを用いることによって生じる問題を克服している。発明の概要デジタル位相ロック・ループの時間量子化エラーに起因して生じるエラーを克服するために、デジタル位相ロック・ループのデジタル制御発振器は、更に、ここで剰余信号（residue signal）と称する、時間量子化において見いだされるエラーの量を示す出力信号を与える。この剰余信号は、入力クロックに位相ロックされた想像上の理想的なアナログ・クロックの到着と入力クロックに位相ロックされたデジタル位相ロック・ループのクロックとの時間差の尺度（測度、measur e）である。この剰余信号が、デジタル位相ロック・ループの出力クロック信号を用いて補間又はデシメーション・フィルタの出力を外挿又は補間（内挿）するのに、用いられる。剰余信号は、補間又はデシメーション・フィルタで用いることができるので、アナログ・デジタル・コンバータ、デジタル・アナログ・コンバータ及びサンプル・レート・コンバータにも応用可能である。デジタル位相ロック・ループ回路は、従前の方法よりも単純であるが、その理由は、より高次のマルチビットのノイズ整形器ではなく、１次（first order）システムである従来型のオーバフロー・アキュムレータ（overflowing accumulator）を用いることができるからである。また、より単純な補間又はデシメーション・フィルタを用いてもよい。従って、本発明の１つの側面は、デジタル位相ロック・ループにおいて用いるデジタル制御発振器である。この発振器は、周波数制御信号を受け取る第１の入力と、マスタ・クロック信号を受け取る第２の入力と、周波数制御信号に比例する平均周波数で生じるクロック・パルスを出力クロック信号に提供する出力とを有するクロック信号発生器を含む。この発振器は、また、理想的なクロック信号のクロック・パルスの理想的な到着時間とクロック信号発生器からの出力クロック信号のクロック・パルスの到着時間との間の時間周期を測定する回路を含む。このデジタル制御発振器は、モジュロ・アキュムレータを用いて、マスタ・クロック信号に従ってラッチによってサンプリングされる周期的にオーバフローするランプ信号を提供する。このアキュムレータは、マスタ・クロックのレートの周波数制御信号に従ってインクリメントする。アキュムレータがラップ（wrap）するときには、アキュムレータの出力は、時間尺度を示し、従って、剰余信号を提供する。この出力の下位ビット（lower bits）は、マスタ・クロックの次のクロック・パルスに先立ってサンプリングして、ラッチされた剰余信号を提供することができる。特定の実施例では、デジタル制御発振器は、加算器とラッチとの組合せとして実現することができる。この加算器は、周波数制御信号に接続された入力と、ラッチの出力に接続された第２の入力とを有する。ラッチは、マスタ・クロックのすべてのパルスにおいて加算器の出力をラッチする。ラッチの最上位ビットは、位相ロックされたクロック信号を発生するのに用いられる。次に、ラッチの出力の下位ビットが、遅延されたマスタ・クロック信号によって制御された第２のラッチによってラッチされ、ＡＮＤゲートによって、位相ロックされたクロック信号とＡＮＤ演算がなされる。この第２のラッチの出力は、ラッチされた剰余信号を提供する。正規化された剰余信号は、ラッチされた剰余信号をラッチされた周波数制御信号を用いて除算することによって得られる。本発明の別の側面は、このようなデジタル制御発振器を用いて、入力クロック信号よりも実質的に高い平均周波数を有する出力クロック信号を発生するデジタル位相ロック・ループである。位相検出器が、入力信号と、位相ロックされたクロック信号を受け取るクロック除算器の出力とを受け取る。この位相検出器は、これらの２つのクロック信号の位相差の尺度である出力を生じる。ループ・フィルタが、位相検出器の出力をフィルタリングして、周波数制御信号を提供する。この周波数制御信号は、位相ロックされたクロック信号を提供するデジタル制御発振器に印加される。本発明の別の側面は、このようなデジタル位相ロック・ループを用いて、入力クロック信号によって定義されたレートで受け取られる入力データを補間して前記出力クロック信号によって定義されたレートで受け取られた入力データを補間するデジタル補間フィルタである。この補間フィルタは、位相ロックされたクロック信号を受け取る第１の入力と、入力データを受け取る第２の入力とを有する。このフィルタは、位相ロックされたクロック信号に従った時間間隔で入力データを補間することによって、出力値を提供する。補正回路が、第１の時間値からの補間された出力と、第２の時間値とラッチされた剰余信号とからの第２の補間された出力とを受け取るように接続された入力と、このデジタル制御発振器から前記時間周期の尺度を受け取る。この補正回路は、剰余信号に従って、補間されたデータに対して、補正機能を実行する。ある実施例では、この補正は、外挿の形式であり、補正された出力は、第２の出力と、前記剰余と第２の出力と前記第１の出力との差との積との和である。本発明の別の側面は、そのようなデジタル補間フィルタを用いたデジタル・アナログ・コンバータである。位相ロックされたクロック信号レートで提供されるこのフィルタの出力は、マスタ・クロックによってクロックされノイズ整形された信号を提供するノイズ整形器に与えられる。マスタ・クロックによってクロックされたＤ／Ａコンバータが、ノイズ整形器の出力を受け取り、対応するアナログ信号を出力する。本発明の別の側面は、ラッチされた剰余信号を提供する位相ロック・ループを用いるデシメーション・フィルタである。このフィルタは、位相ロックされたクロック信号に関係するレートを有する入力信号を受け取る。このデータは、一様のレートでデータを受け取り位相ロックされたクロック信号のクロック・パルスの実際の到着に対応する正確な値の補正された出力を発生する。ある実施例では、この補正回路は、ラッチされた剰余信号と２つの入力値とに従って、後方補間（backward interpolation）の形式を実行する。好ましくは、デシメーション・フィルタは、正規化されたラッチされた剰余信号を用いる。補正回路は、ラッチを用いて、除算回路がラッチされた剰余信号を計算する時間を許容する遅延を提供する。本発明の別の側面は、上述の補正回路を用いた補間フィルタを用いて入力サンプリング・レートを有する一連の入力サンプルを出力サンプリング・レートを有する一連の出力サンプルに変換するサンプル・レート・コンバータである。マスタ・クロック・レートが出力サンプリング・レートの単純な整数倍である場合には、単純なデシメーション・フィルタが、補正された補間フィルタによって出力される値を読み出すために提供される。データは、マスタ・クロック・レートによってデシメーション・フィルタによって読み出され、位相ロックされたクロック信号レートにおいて変化する。入力及び出力サンプリング・レートの両方がマスタ・クロックと非同期であるときには、補間フィルタとデシメーション・フィルタとのそれぞれは、位相ロック・ループ（ＰＬＬ）を有する。補間フィルタのためのＰＬＬは、入力サンプリング・レートにロックされ、デシメーション・フィルタのためのＰＬＬは、出力サンプリング・レートにロックされる。それぞれのＰＬＬは、それ自身のラッチされた剰余信号とそれ自身の対応する上述の補正回路とを提供する。本発明の別の側面は、上述のラッチされた剰余信号を発生する方法（プロセス）である。この方法は、クロック・パルスがマスタ・クロック信号のパルスと同期して発生される入力データ・レートに位相ロックされたクロック信号を発生するステップと、理想的なクロック・パルスの到着と位相ロックされたクロック信号の実際のクロック・パルスの到着との間の時間差を測定するステップとを含む。特に、この測定は、周波数制御信号を集積（アキュムレート）するモジュロ・アキュムレータを用いて周期的にオーバフローするランプ信号を発生し、このアキュムレータの出力をオーバフローが生じた直後でありマスタ・クロック・パルスが生じる前にサンプリングすることによって、実行される。本発明の別の側面は、そのようなラッチされた剰余信号とデジタル位相ロック・ループとを用いて入力信号を補間する方法である。入力データは、オーバサンプリングされ、位相ロックされたクロック信号によって定義されたレートで出力される。出力は、ラッチされた剰余信号に従って、補正される。好ましくは、補正は、少なくとも２つの後続の出力とラッチされた剰余信号とを用いた外挿の形式である。本発明の別の側面は、そのような位相ロック・ループのクロック信号とラッチされた剰余信号とを用いて入力信号をデシメートする方法である。入力信号は、ラッチされた剰余信号を用いて補正され、それにより、信号の値は、位相ロックされたクロック信号のサンプル時間に対応する。好ましくは、補正は、２つのシーケンシャルなサンプルと、ラッチされた剰余信号と、後方補間の形式とによって、実行される。補正された信号は、次に、補正された信号を位相ロックされたクロック信号のレートで読み出すフィルタを用いてデシメートされる。本発明の別の側面は、サンプルの入力及び出力シーケンスの入力及び出力サンプリング・レートの間で変換を行う方法である。この方法は、上述の補間方法を用いて入力シーケンスを補間することを含む。出力サンプリング・レートが補間フィルタによって用いられる位相ロック・ループを駆動するマスタ・クロックと非同期である場合には、上述のデシメーション・フィルタは、その入力を、補間フィルタの補正された出力から受け取る。図面の簡単な説明図１は、従来のオーバサンプリング式のシグマ・デルタ形デジタル・アナログ・コンバータのブロック図である。図２は、アナログ位相ロック・ループのブロック図である。図３は、本発明によるデジタル位相ロック・ループのブロック図である。図４は、マスタ・クロックと比較した本発明によるデジタル制御発振器の出力とアナログ位相ロック・ループの出力とのブロック図である。図５は、デジタル制御発振器のアキュムレータとアナログ及びデジタル位相ロック・ループ信号との関係を図解するタイミング図である。図６は、本発明によるデジタル・アナログ・コンバータを図解するブロック図である。図７は、デジタル位相ロック・ループによって駆動されたデジタル補間フィルタの出力とアナログ位相ロック・ループによって駆動されたデジタル補間フィルタの出力との関係を図解している。図８は、デジタル補間フィルタの出力がデジタル制御発振器からの剰余信号を用いてどのように補正されるかを図解する図である。図９は、本発明による補正回路を用いているデジタル補間フィルタのブロック図である。図１０は、補正のない場合のデジタル補間フィルタの出力信号の時間・周波数領域変換を図解するグラフである。図１１は、補正のある場合のデジタル補間フィルタの出力の時間・周波数領域変換のグラフである。図１２は、本発明による連続的に可変のデシメーション・フィルタのブロック図である。図１３は、補正のない場合の連続的に可変のデシメーション・フィルタの出力を図解するタイミング図である。図１４は、補正のない場合のデシメーション・フィルタの出力の時間・周波数領域変換のグラフである。図１５は、補正のある場合のデシメーション・フィルタの出力の時間・周波数領域変換のグラフである。図１６は、正規化された剰余を用いている連続的に可変のデシメーション・フィルタのブロック図である。図１７は、本発明によるデジタル補間フィルタを用いるサンプル・レート・コンバータのブロック図である。図１８は、補正のある場合のサンプル・レート・コンバータの出力の時間・周波数領域変換を図解するグラフである。図１９は、補正のない場合のサンプル・レート・コンバータの出力の時間・周波数領域変換を図解するグラフである。詳細な説明本発明は、次の詳細な説明を通じて、より完全に理解されるはずである。この説明は、添付した複数の図面を共に読まれるべきであるが、図面では、類似の参照番号は、類似の構造を示している。図２は、典型的なアナログ位相ロック・ループ（ＰＬＬ）３５を示し、図３は、本発明によるデジタルＰＬＬ４５の実施例を示している。アナログＰＬＬで用いられる電圧制御発振器５２（ＶＣＯ）は、電流源５６を介してコンデンサ５４を充電することによって動作し、コンパレータ６０によって判断されるように、電圧があるスレショルド５８に達すると、クロック・パルスがパルス発生器６２によって生じ、コンデンサが放電される。この発振器の周波数は、電流源の値によって制御され、電流源は、周波数制御信号７２によって制御される。周波数制御信号は、入力信号３４と、例えば１２８であるファクタによって除算器（divi der）８２を用いて除算された発振器の出力クロック７８とを受け取る位相検出器８０に基づくが、このファクタを用いて、位相ロック・ループは、入力レートを乗算するように設計されている。位相検出器の出力８４は、ループ・フィルタ８６に与えられ、このフィルタは、周波数制御信号７２を提供する。図３では、デジタルＰＬＬ４５は、デジタル制御発振器（ＤＣＯ）６６を有し、このＤＣＯは、高周波のマスタ・クロック信号６４によって駆動される。位相検出器のためのデジタルＰＬＬでは、入力クロック信号がマスタ・クロックに対して非同期である場合には、１又は複数の同期化ラッチが通常は用いられ、不安定（metastability）問題を回避する。デジタル制御発振器（ＤＣＯ）は、一般に、周波数制御信号７２を受け取りマスタ・クロック信号のエッジ上で生じ且つ周波数制御信号に比例する平均周波数のクロック・パルスを有するクロック信号を出力するクロック信号発生器を含む。クロック信号発生器は、モジュロ・アキュムレータ（modulo accumulator）を用いて実現され得る。図３に示された実施例では、モジュロ・アキュムレータは、加算器６８とラッチ７０とから構成されている。加算器は、周波数制御信号７２（Ｎビット）を受け取り、これは、ラッチ７０の出力７４の下位ビット（lower bits）に加算される。Ｎ＋１ビットである加算器から出力される和７６は、マスタ・クロックのエッジ上でラッチ７０の中にラッチされる。マスタ・クロック信号の立上り又は立下りである１つおきのエッジにおいて、周波数制御信号７２は、モジュロ・アキュムレータに加えられ、それによって、モジュロ・アキュムレータの値は、アナログＶＣＯにおけるコンデンサ電圧に類似する態様でランプ（ramp、傾斜）する。モジュロ・アキュムレータの値が、通常はトリビアル（trivial）な２進数である何らかのスレショルドに達するときには、モジュロ・アキュムレータは、ラップ（wrap）する。クロック・パルスが、モジュロ・アキュムレータがラップする度に生じる。実際には、このパルスは、アキュムレータのオーバフロー・ビットから導かれる。例えば、周波数制御信号７２が１６ビット・ワードでありアキュムレータ・ラッチからのフィードバックもまた１６ビットである場合には、これらの２つの信号の和は、１７ビット・ワードとなる。この１７ビットの信号がラッチされ、下位の１６ビットが加算器に戻される。１７番目のビットは、ラップ検出器として用いられ、このビットが１に設定されるときには常に、出力パルスが「クロック・アウト」線７８上に生じる。「剰余（ｒｅｓｉｄｕｅ）」７５は、ラップが生じた直後であり次のマスタ・クロック・パルスが生じる前の、例えばラッチ７０であるモジュロ・アキュムレータの値である。剰余信号は、一様の周期を有する信号として定義され実際のデジタルＰＬＬクロック信号の平均周波数を有する理想的なアナログＰＬＬクロック信号のクロック・パルスの到着と実際のＤＣＯクロック・パルスの到着との間の時間の尺度（measure）を提供する。この剰余７５は、位相ロックされたクロック信号７８のエッジと、遅延されたマスタ・クロックのエッジ６４ａ（ＡＮＤゲート８７によって図解されている）とにおいて、ラッチ８８によってラッチされ、次のオーバフローが生じるまで保持される。ラッチ８８の出力は、ラッチされた剰余信号７７である。オプションであるが、別のラッチ８７をラッチ８８と同じ時間にロードし、周波数制御信号７２を捕捉することもできる。ラッチされた周波数制御信号に対するラッチされた剰余信号７７の比率（ratio）は、以下でより詳細に説明するが、ラッチ正規化された剰余信号７７ａを提供する除算器８５によって決定される。図４は、剰余信号がある非同期マスタ・クロック・パルスから次にどのように変化するか、についての例を示している。理想的なアナログ・クロック・パルスは、線Ａの上に概略的に図解されている。高周波のマスタ・クロック信号６４が、線Ｂに図解されているが、これは、アナログ位相ロック・ループの理想的なアナログ・クロック・パルスとは非同期であるとして図解されている。線Ｃに示されているデジタル制御発振器のクロック信号７８は、理想的なアナログ・クロック・パルスとは非同期的に生じると概略的に示されているが、マスタ・クロックとは同期している。線Ｄに示されたラッチされた剰余信号７７は、この例では、デジタル制御発振器のクロック・パルスのそれぞれと共に減少するものとして示されている。ＤＣＯ信号がＶＣＯ信号と比較して非常に遅れているときには、大きな剰余が発生することに注意すべきである。デジタルＰＬＬの「平均」周波数（PLL FREQ）は、次の通りである。 PLL FREQ = mclk_freq*(Freq_control/Wrap_threshold) ここで、wrap_thresholdは、アキュムレータがラップするスレショルド値であり、通常は、トリビアル（ｔｒｉｖｉａｌ）な２のＮ乗の２進（バイナリ）数であり（Ｎは、ＤＣＯアキュムレータ・レジスタにおけるビット数）、freq_control は、周波数制御入力値（たとえば、図２では７２）であり、mclk_freqは、非同期マスタ・クロックの周波数である。アナログＶＣＯとデジタルＤＣＯとが共に、全く同じ長いタームの周波数を有するクロック信号を生じる場合を想定してみる。位相もまた同期している場合には、アキュムレータの出力７５におけるデジタル信号は、図５の９０に示すように、アナログＶＣＯのコンデンサ上の連続時間アナログ・ランプ信号のサンプルを表す。同期しているＤＣＯとＶＣＯとによって生じるクロック信号を比較すると、デジタル・クロック信号は、常に、アナログ・クロック信号と比較して「遅延」しているが、これは、ＤＣＯはマスタ・クロックによってクロックされるから、モジュロ・アキュムレータの出力７５がスレショルド８９に到達するときにラップが生じたことを検出する前には、マスタ・クロックの次のエッジまで待たなければならないという事実に起因する。この遅れの程度は、ラップが生じた後で剰余信号７７を調べることによって、見いだすことができる。例えば、剰余信号が大きいと、これは、クロックが、理想的なアナログＶＣＯクロックと比較して非常に遅れていることを意味する。同様に、剰余信号が小さいと、これは、クロックは、理想的なアナログＶＣＯクロックと比較してほんの僅かに遅れているに過ぎないことを意味する。ＤＣＯクロックと理想的なＶＣＯクロックとの間の時間差は、数量化が可能であり、次の式で表される。剰余（residue）＝A/B ここで、Ａは、デジタル及びアナログ・クロックにおける対応するパルスの間の時間差であり、Ｂは、図５に示されているように、アナログ・クロックの周期である。換言すると、剰余信号は、理想的なアナログＶＣＯクロックの周期の一部分（ fraction）として測定されたデジタル・クロックの遅れ（lateness）を表す。この関係は、以下で述べるように、デジタルＰＬＬを用いるデジタル補間器又はデシメータの出力を補正するのに用いられる。別の剰余信号を基本的なＤＣＯ回路から導くことも可能である。周波数制御信号に対する剰余信号の比率をとることにより、「正規化された（ｎｏｒｍａｌｉｚｅｄ）」剰余信号に、次の式によって与えられる値が提供される。 Normalized_residue = A/C ここで、Ｃは、マスタ・クロックの周期であり、Ａは、図５に表されているように、ＤＣＯのクロックと理想的なアナログＶＣＯクロックとの間の位相差である。換言すれば、正規化された剰余は、マスタ・クロック周期の一部分として表現されるデジタル及びアナログ・クロックの間の時間差である。正規化された剰余７７ａは、除算器８５によって提供される。図６は、デジタルＰＬＬ４５を用いて要求される高周波のクロック信号３６ａを発生するが、この信号は、入力クロック・レートの整数倍である。このＤ／Ａコンバータ９２は、図１の場合と類似しているが、成分は、非同期マスタ・クロック・レートで動作している。高周波の非同期マスタ・クロック６４が、この回路の動作には、依然として必要であるが、それは、いかなる意味でも、フレーム・クロック（入力サンプル・レート）に関係する必要はない。そのようなコンバータは、従って、デジタルＰＬＬを駆動するのに用いられる非同期のシステム・マスタ・クロックを受け取る入力を有するデジタル集積回路において、実現される。これによって、回路が、そのようなコンバータを用いて固定された非同期高周波クロックを提供するように設計されることが可能になり、アナログＰＬＬに対する必要性がなくなり、よって、多数の応用例のための回路設計が簡略化される。図６のＤ／Ａコンバータ９２は、補間フィルタ３８ａの出力４０ａとノイズ整形器４２ａの入力９８との間に挿入された「補正回路」９６を含む。この補正回路は、デジタルＰＬＬ４５からの「剰余」（residue）信号７７を用いて、補間フィルタ出力の値を、データがＤＡＣ出力で生じる実際の時間に対応させるように、変更する。この補正を行うことにより、デジタルＰＬＬからのジッタされたクロック３６ａを用いることにより入り込む歪み（distortion）を劇的に減少させることができる。補正の基礎を説明するために、図７では、２つのデジタル補間器、すなわち、アナログＶＣＯの出力から駆動される補間器とＤＣＯの出力から駆動される補間器とを、比較している。マスタ・クロックは、典型的には、平均ＤＣＯ周波数よりも、２から１６の範囲（上限は存在しないが）のファクタだけ高い。例えば、オーディオ・システムでは、平均のＤＣＯ周波数は３ＭＨＺであり、マスタ・クロックは１２ＭＨＺ程度である。これは、平均では、ＤＣＯ出力パルスは、４つのマスタ・クロック・パルスごとに生じることを意味している。実際の数は、長期的な平均レートは正確であるようにサイクルごとに変動する。図７に示されている補間フィルタは共にデジタル型であり同じ入力を受け取り出力において同じ数を生じるが、その結果は、異なる時間で利用可能である。デジタルＰＬＬはマスタ・クロック信号のエッジに対応する時間に生じるように制約されたクロック・パルスを生じるので、デジタルＰＬＬに駆動された補間器の出力は、マスタ・クロック・レートにおける離散時間信号であると考えることができる。従って、出力は、平均で、４マスタ・クロック・サイクルに１回だけ変化するが、出力信号は、フル・レートで捕捉された出力データを用いて分析される。デジタルＰＬＬによって駆動されたシステムが正しい解答を間違った時間に生じるという事実は、出力信号に歪みを生じさせる。例えば、コンピュータ・シミュレーションによれば、オーバサンプリング・ファクタが６４であり、マスタ・クロックが補間器の出力レートよりも周波数が４倍高いと、最悪の場合の歪みは、約８０ｄＢである。図８では、歪み補正回路がどのように機能するかをグラフィカルに図解している。値Ｙ１は理想的なクロック時間１０２に対応する時間Ｎ−１において、補間器が生じる出力値である。Ｙ２は、現在の時間Ｎにおける補間器の値である。Ｙ２は、理想的なアナログ・クロックが時間１００で生じるはずである場合と比較して、「遅れて」生じている。Ｙ２の値は、デジタルＶＣＯの「剰余」信号に含まれる情報を用いて補正することができ、この剰余信号は、理想的なアナログ・クロックとアナログ・クロック時間周期の一部分として表されたデジタル・クロックとの間の時間差の正確な尺度である。特に、実際のデジタルＰＬＬクロック時間に対応するＹ２の新たな値１０４は、次の式に従って線形外挿法によって発生させることができる。 Y2_new = Y2 + (Y2 - Y1)*residue 図９には、上述の補正を実行する回路の実施例が図解されている。デジタルＰＬＬのクロック・レートで、減算が１回、加算が１回、乗算が１回実行される。そして、Ｙ２が、Ｙ１を与える出力を有する遅延１１０に印加される。Ｙ２及びＹ１は、加算器１１２に入力されるが、その出力は、乗算器１１４に接続されている。乗算器１１４は、剰余信号７７を受け取る第２の入力を有し、剰余信号とＹ２及びＹ１の差との積を出力する。加算器１１６は、Ｙ２と乗算器の出力とを受け取る入力を有し、その和を、補正された出力として生じる。剰余信号は、デジタルＰＬＬが出力クロックを生じるときにラッチされ、それにより、後続のマスタ・クロック６４の・パルスは、その値を変化させない。剰余信号は、デジタルＰＬＬのクロック３６ａが新たなパルスを発生しない場合のマスタ・クロック周期の間は、マスタ・クロック・レートで反復される。信号のよりよい評価は、補正が次のサイクルまで遅延される場合に達成されることがすぐに理解されるであろうが、これは、理論的に、線形補間が、線形外挿よりも正確であるからである。この方法の問題は、そのような補正は、補正されたデータが現在のデジタルＰＬＬクロック出力に対応する時間において出力に与えられることを想定してなされていることである。補正されたデータが１サイクル後まで与えられない場合には、理想的なアナログ・クロックに対する遅れに関するクロックのタイミングは異なっており、従って、補正は、もはや有効ではない。補間器出力における隣接するサンプルの間の差は、典型的には小さな数である。通常は、この数は補間比率（ｉｎｔｅｒｐｏｌａｔｉｏｎｒａｔｉｏ）に正比例して減少する。例えば、オーバサンプリング・ファクタが、２の６乗である場合には、差分の取られた（differentiated）信号は、入力信号よりも６ビット小さくなる。同様に、所望の質のレベルに依存して、剰余信号において要求されるビット数は、より下位のビットを切り捨てることによって、減少させることができる。ビット数が減少することにより、補正乗算器（multiplier）１１４の大きさを減少させることができる。図１０と図１１とは、１２．２８８ＭＨＺのマスタ・クロック周波数と４４．１ＫＨｚでサンプリングされた２０ＫＨｚの正弦波入力信号に適用された６４である補間ファクタとに対する、補正がある場合と補正のない場合との、デジタルＰＬＬに駆動された補間器の高速フーリエ変換（ＦＦＴ）のプロットを示している。補正されていないＦＦＴ（図１０）は、基本振幅に対して、最高で−８０ｄＢの歪みを示している。補正された回路（図１１）では、歪みは、−１１０ｄＢよりもよい程度まで改善されている。これらのプロットは、最悪の場合の入力信号（最高の周波数、最高の振幅）に対して発生された。本発明は、また、連続的に可変のデシメーション・フィルタを用いたＡ／Ｄコンバータに適用可能である。図１２には、連続的に可変のデシメーションのための回路が示されている。デジタルＰＬＬは、例えば４４．１ＫＨｚである出力レートの整数倍である周波数を有するクロック信号１２２にロックされている。デジタルＰＬＬは、補間の場合とちょうど同じように、非同期高周波マスタ・クロック１２４によって、駆動される。入力信号３０は、完全なマスタ・クロック・レートであると想定される。デジタルＰＬＬクロック１２６は、入力をラッチ１２８の中にクロックするのに用いられる。デジタルＰＬＬクロック１２６は、すべてのマスタ・クロック・サイクルでオンになる（fire）するのはなく、結果的には、入力データのサブサンプリングが生じる。次に、入力信号の勾配が、隣接のサンプルの間の差をとることにより、評価される。遅延１３２と加算器１３４とが、出力１３６において、この差を提供する。この評価された勾配には、次に、乗算器１３８を用いて、ラッチされた剰余信号７７が乗算される。乗算器１３８が出力する積は、補間の場合とちょうど同じように、加算器１４０を用いて、現在の入力サンプルに加えられる。補正された値であるYn_correctedを提供する補正回路の機能を記述する式は、次の通りである。 Yn_-corrected = Yn + (Yn-1 - Yn)*RESIDUE この補正された出力は、クロック除算器１４４によって導かれる信号を用いて制御されるデシメーション・フィルタ１４２に加えられる。評価された勾配のマイナスのもの（negative）が上の式では用いられていることに注意すべきである。この理由は、補間とデシメーションとの間の僅かな差に起因する。補間の場合には、データの振幅は、ジッタされた時間において再生されるときにはその時間に対して振幅が正確となるように、変更される。デシメーションの場合には、デシメーション・フィルタは、その入力における数は、一様にサンプリングされた信号から来ると想定する。数が利用可能となる実際の時は、問題ではない。デシメーション・フィルタは、単に、一連の入力数を取り、その数に対して何らかの計算を行いデシメートされた出力数を生じる。そして、補正の目標は、一様の周期を有するクロック信号のサンプルを正確に表す入力数を生じさせることである。図１３を参照すると、剰余信号７７（線Ｆに示されている）は、デジタルＰＬＬクロック・パルス１２６が、想像上の一様なクロック（線Ｃに示されている）と比較して、どのくらい遅延しているか（線Ｄに示されている）を示している。ここで、この理想的なクロックのクロック周波数は、デジタルＰＬＬクロックの平均クロック周波数と同じである。線Ａ及びＢは、マスタ・クロック・レート（Ｂ）でサンプリングされた実際のデータ（Ａ）を示している。剰余信号７７は、従って、デジタルＰＬＬ（線Ｅに示されている）がクロックするデータから、そのデータが理想的なアナログ・サンプリング時間において有していたであろう値まで、線Ｄに示されているデジタルＰＬＬのクロック・レートでクロックされる線Ｅに示されているデータを用いて、後ろ向き（後方、backward）に補間するのに用いられる。図１４及び図１５は、コンピュータ・シミュレーションによって生じる、補正回路を伴う場合と伴わない場合での、デシメートされた信号のＦＦＴを示している。歪みは、例えば、６．１４４ＭＨｚのマスタ・クロックと６４＊４４．４ＫＨｚのデジタルＰＬＬ平均周波数とを用いて、４４．１ＫＨｚでサンプリングされた２０ＫＨｚの正弦波である、最悪の場合（最高の周波数、最高の振幅）の信号を用いて、約−８０ｄＢ（図１４）から約−１０６ｄＢ（図１５）まで、縮小される。補間だけでなくデシメーションもあまり十分には機能しないという事実を、次に説明する。既に用いられている剰余信号７７は、RESIDUE = A/Bによって与えられ、ここで、ＡはＤＣＯクロックと理想的なアナログ・クロック時間との時間差であり、Ｂは理想的なアナログ・クロックの周期である。信号勾配の評価は、デジタルＰＬＬのサブサンプリングされた入力データの隣接するサンプルを用いてなされる。デジタルＰＬＬのクロックは不規則であるので、入力サンプルの勾配は、現在のデジタルＰＬＬのサンプリングされた入力と先のデジタルＰＬＬのサンプリングされた入力との瞬間的な差Δτに関して評価される。従って、評価された勾配が理想的なアナログ・クロック時間において取られたサンプルに基づくと仮定される場合には、評価された勾配は、不正確である。しかし、これらの勾配の測定の長期的な平均は正確であるから、この補正回路の性能は、その機能が解析的には正確ではない（not analytically exact）としても、優れている。この近似に起因する誤差（エラー）は、ほとんどが、高周波におけるものであり、デシメーション・フィルタのフィルタリング作用によって除去される傾向がある。性能（パフォーマンス）の改善は、瞬間的な勾配の評価を平均化又はフィルタリングして評価の改善を得ることによって、達成できる。図１６は、性能が改善されているより複雑なデシメーション・フィルタである。先に指摘したように、出力は、「正規化された剰余」と称されるＤＣＯから入手可能であり、剰余信号７７は、周波数制御数によって除算されて、比率Ａ／Ｃを生じる。ここで、Ａは、理想的なアナログ・クロックとデジタルＰＬＬクロックとの間の時間差であり、Ｃは、マスタ・クロック周期である。この正規化された剰余信号を用いることにより、マスタ・クロック・サンプリングされた入力は、直接に操作することができ、補正ファクタが、適切に発生される。正規化された剰余が性能を改善させることの理由は、勾配信号はマスタ・クロック・レートでの一様のサンプルに基づいており、従って、図１３の回路に内在するエラーを有しないからである。この回路の欠点は、正規化された剰余を発生させるのに、リアルタイムの除算動作が必要になる点である。従って、図１６はまた、追加的なラッチ１４６及び１４８を含み、除算に要した時間を補償するように、補正回路において遅延を提供する。補間フィルタの出力に接続されたデシメーション・フィルタを用いることにより、本発明を、サンプル・レート・コンバータとして用いることが可能になる。例えば、マスタ・クロック信号が、所望の出力レートのトリビアルな２のＮ乗整数倍である場合には、マスタ・クロック補間された信号は、図１７に示すように、従来のデシメータ１４２に与えることができる。このデシメーション・フィルタ１４２は、データを、デジタルＰＬＬ４５のレートで変化する連続的に可変の補間フィルタから受け取り、そのデータを、マスタ・クロック１２４を受け取るクロック除算器１４４によって発生されるマスタ・クロック・レート又はそのいずれかの約数（submul tiple）で読み出す。この場合には、デシメーション・フィルタ１４２が「適応的」（adaptive）である必要はない。マスタ・クロック・レートが入力又は出力レートに関係していないより一般的な場合には、デシメーション・フィルタ１４２は、図１３及び図１６との関係で上述したように、連続的に可変であり、図９に示されている連続的に可変である補間フィルタの出力を受け取るように接続されている。この実施例では、フィルタのそれぞれが、位相ロック・ループである。補間フィルタのためのＰＬＬは、入力サンプリング・レートにロックされ、他方で、デシメーション・フィルタのためのＰＬＬは、出力サンプリング・レートにロックされている。それぞれのＰＬＬは、図９、図１３及び図１６に示されるように、それ自身のラッチされた剰余信号と、それ自身の対応する補正回路とを提供する。図１７のサンプル・レート・コンバータに対してコンピュータ・シミュレーションによって発生されたＦＦＴのプロットが、補正回路がオンの場合とオンでない場合とに分けて、図１８及び図１９に、それぞれ示されている。これらのシミュレーションでは、共に、非同期マスタ・クロックは、２７ＭＨＺの周波数を有するものと仮定され、他方で、（補間フィルタに対する）ＰＬＬクロックは、６．１３６ＭＨＺの平均周波数を有するものと仮定されている。示されているのは、２０ＫＨｚの正弦波入力の結果である。補正された及び補正されていない場合の、補間及びデシメーション・フィルタとサンプル・レート・コンバータとに関するシミュレーションのなされた出力からわかるように、本発明は、これらの回路のＳＮ比を改善する単純な方法を提供する。本発明のいくつかの実施例を以上で説明したが、当業者には、ここで述べたものは、単に例示的であり制限的ではなく、単なる例によって説明されていることが明らかであろう。多数の修正及び実施例が、この技術分野の範囲内に含まれる。これらの及びそれ以外の修正は、次に掲げる請求の範囲によって定義される本発明の範囲に含まれるものである。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年８月１５日【補正内容】（３４条補正）請求の範囲１．入力クロック信号によって定義されたレートで受け取られた入力データを補間し、出力クロック信号によって定義されたレートでフィルタリングされた出力信号を発生するデジタル補間フィルタであって、デジタル制御発振器であって、周波数制御信号を受け取る第１の入力と、マスタ・クロック信号を受け取る第２の入力と、前記周波数制御信号に比例する平均周波数で生じるクロック・パルスを出力クロック信号に提供する出力とを有するクロック信号発生器と、前記出力クロック信号に接続された入力と及び前記出力クロック信号から受け取られたそれぞれのクロック・パルスに対して、一様な周期と前記出力クロック信号の平均周波数と等しい周波数とを有する想像上の理想的なクロック信号のクロック・パルスの到着時間と前記出力クロック信号から受け取られたクロック・パルスの到着時間との間の時間周期の尺度（measure）を提供する出力とを有する時間測定回路と、を備えているデジタル制御発振器と、前記入力クロック信号を受け取るように接続された第１の入力と、前記出力クロック信号を前記デジタル制御発振器から受け取るように接続された第２の入力と、第１及び第２の入力の位相差の尺度を示す信号を提供する出力とを有する位相検出器と、前記位相検出器の出力を受け取るように接続され、前記周波数制御信号を前記デジタル制御発振器に提供する出力を有するループ・フィルタと、を備えており、前記フィルタは、更に、前記デジタル制御発振器の出力クロック信号を受け取る第１の入力と、前記入力データを受け取る第２の入力と、補間された入力データを示す信号を前記出力クロック信号に従った時間間隔で提供する出力とを有する補間器と、第１の時間からの前記補間された出力と第２の時間からの第２の補間された出力とを受け取るように接続された第１の入力と、前記デジタル制御発振器から前記時間周期の尺度を受け取るように接続された第２の入力と、前記時間周期の尺度に従った第１及び第２の補間された出力に適用された補正関数の結果を示すフィルタリングされた出力信号を提供する出力とを有する補正回路と、を備えていることを特徴とするデジタル補間フィルタ。２．前記補正関数は外挿関数であり、補正された出力は、前記第２の出力と、前記時間周期の尺度と前記第２の出力と前記第１の出力との差との積との和であることを特徴とする請求項１記載のデジタル補間フィルタ。３．前記入力データをアナログ信号に変換する回路において実現されており、前記デジタル制御発振器の出力クロック信号によって定義されるレートで前記フィルタリングされた出力信号を受け取るように接続された入力と、ノイズ整形された信号を提供する出力とを有するノイズ整形器と、前記ノイズ整形器の出力を受け取るように接続された入力と、前記ノイズ整形された信号に従ってアナログ信号を提供する出力とを有するデジタル・アナログ・コンバータと、を備えていることを特徴とする請求項１又は請求項２記載のデジタル補間フィルタ。４．マスタ・クロック信号によって定義されたレートで受け取られた入力データをデシメートし、位相ロックされた出力クロック信号に関係するレートでデシメートされた出力信号を提供するデジタル・デシメーション・フィルタであって、デジタル制御発振器であって、周波数制御信号を受け取る第１の入力と、マスタ・クロック信号を受け取る第２の入力と、前記周波数制御信号に比例する平均周波数で生じるクロック・パルスを出力クロック信号に提供する出力とを有するクロック信号発生器と、前記位相ロックされた出力クロック信号に接続された入力と及び前記位相ロックされた出力クロック信号から受け取られたそれぞれのクロック・パルスに対して、一様な周期と前記位相ロックされた信号の平均周波数と等しい周波数とを有する想像上の理想的なクロック信号のクロック・パルスの到着時間と前記位相ロックされた出力クロック信号から受け取られたクロック・パルスの到着時間との間の時間周期の尺度（measure）を提供する出力とを有する時間測定回路と、を備えているデジタル制御発振器と、前記マスタ・クロック信号を受け取るように接続された第１の入力と、前記位相ロックされた出力クロック信号を前記デジタル制御発振器から受け取るように接続された第２の入力と、第１及び第２の入力の位相差の尺度を示す信号を提供する出力とを有する位相検出器と、前記位相検出器の出力を受け取るように接続され、前記周波数制御信号を前記デジタル制御発振器に提供する出力を有するループ・フィルタと、を備えており、前記フィルタは、更に、前記マスタ・クロック信号に従った入力データを受け取り、前記位相ロックされた出力クロック信号のそれぞれのクロック・パルスに対する入力データから補正された出力を発生する補正回路と、前記位相ロックされた出力クロック信号に関係するレートで前記補正回路から補正された出力を受け取るように接続された入力と前記デシメートされた出力信号を提供する出力とを有するデシメータと、を備えていることを特徴とするデジタル・デシメーション・フィルタ。５．前記補正回路は、前記時間周期の尺度と２つの入力値とに従って後方補間を実行することを特徴とする請求項４記載のデジタル補間フィルタ。６．前記デシメーション・フィルタは、前記時間周期の正規化された尺度を用いることを特徴とする請求項５記載のデジタル補間フィルタ。７．前記入力データを第２の出力サンプリング・レートで一連の出力サンプルに変換するサンプル・レート・コンバータにおいて実現されており、前記フィルタリングされた出力信号を受け取る入力と、前記第２の出力サンプリング・レートに従ったレートでデシメートされフィルタリングされた出力信号を提供する出力とを有するデシメーション・フィルタを備えていることを特徴とする請求項１又は請求項２記載のデジタル補間フィルタ。８．前記クロック信号発生器は、前記周波数制御信号を受け取る第１の入力と、前記マスタ・クロック信号を受け取る第２の入力と、前記周波数制御信号と前記マスタ・クロック信号とに従ってインクリメントする出力とを有するモジュロ・アキュムレータであり、前記モジュロ・アキュムレータは、この出力がスレショルドを超えるときには周期的にラップ（wrap）して、前記周波数制御信号に比例する平均周波数で生じるパルスを有する出力クロック信号を発生し、前記時間測定回路は、前記モジュロ・アキュムレータの出力の下位ビットを受け取るように接続された入力と、前記出力クロック信号を受け取るように接続されたラッチ入力と、前記モジュロ・アキュムレータがラップするときに前記モジュロ・アキュムレータの出力の前記下位ビットのサンプルを与え、前記マスタ・クロック信号の任意の後続のパルスの前に時間に関する前記尺度を与える出力とを有するラッチであることを特徴とする請求項５ないし請求項７のいずれかに記載の請求項記載のフィルタ。９．前記モジュロ・アキュムレータは、前記周波数制御信号を受け取るように接続された入力と第２の入力と前記第１及び第２の入力の和を提供する出力とを有する加算器と、前記加算器の出力に接続された入力と前記加算器の第２の入力に接続された出力とを有し、前記マスタ・クロック信号のパルスにおいて前記加算器の出力をラッチする第２のラッチであって、この第２のラッチの出力の最上位ビットが前記出力クロック信号を提供する、該第２のラッチと、を備えていることを特徴とする請求項８記載のフィルタ。１０．前記周波数制御信号を受け取るように接続された第１の入力と、前記測定された時間周期を受け取るように接続された第２の入力と、前記第２の入力に対する前記第１の入力の比率（quotient）を提供する出力とを有する除算器を更に備えていることを特徴とする請求項１ないし請求項９のいずれかに記載のフィルタ。１１．入力クロック信号によって定義されたレートで受け取られた入力データを補間し、出力クロック信号によって定義されたレートでフィルタリングされた出力信号を発生する方法であって、周波数制御信号とこの出力クロック信号のパルスの間の時間差の尺度とによって定義される平均周波数を有する出力クロック信号と、一様の周期と前記出力クロック信号の平均周波数に等しい周波数とを有する理想的なクロック信号とを、前記出力クロック信号を提供する最上位ビットと下位ビットとを有するオーバフロー・ランプ信号を、前記周波数制御信号を受け取るように接続された入力とマスタ・クロック信号のパルスに応答して前記周波数制御信号のアキュムレーションを示す信号を提供する出力とを有するアキュムレータを用いて、周期的に発生し、前記アキュムレータの最上位ビットの変化に応答して、前記マスタ・クロック信号の後続のパルスが生じる前に、前記アキュムレータの出力の下位ビットをサンプリングすることによって、発生するステップと、前記入力クロック信号と前記出力クロック信号との位相差を決定し、前記位相差をフィルタリングして、前記発生するステップで用いられる周波数制御信号を提供し、前記出力クロック信号を前記入力クロック信号に位相ロックすることによって、入力クロック信号に位相ロックされ入力クロック信号よりも実質的に高い平均周波数を有する出力クロック信号を、作成するステップと、前記位相ロックされた出力クロック信号によって定義されたレートで前記入力データをオーバサンプリングし、前記位相ロックされた出力クロック信号のそれぞれのパルスに対するサンプルを提供するステップと、前記位相ロックされた出力クロック信号の関連するパルスの時間周期の尺度に従って、前記オーバサンプリングされた入力信号のそれぞれのサンプルを補正し、前記フィルタリングされた出力信号を提供するステップと、を含むことを特徴とする方法。１２．前記補正するステップは、それぞれのサンプルに対するフィルタリングされた出力信号の少なくとも２つの出力と前記サンプルに関連する時間周期の尺度とを用いて前記オーバサンプリングされた入力信号を外挿するステップを含むことを特徴とする請求項１１記載の方法。１３．前記入力データをアナログ信号に変換する方法において用いられ、前記フィルタリングされた出力信号をノイズ整形するステップと、前記ノイズ整形された信号を前記アナログ信号に変換するステップと、を含むことを特徴とする請求項１１又は請求項１２記載の方法。１４．マスタ・クロック信号によって定義されたレートで受け取られた入力データをデシメートし、出力クロック信号に関係するレートでデシメートされた出力信号を提供する方法であって、周波数制御信号とこの出力クロック信号のパルスの間の時間差の尺度とによって定義される平均周波数を有するデジタル制御された出力クロック信号と、一様の周期と前記出力クロック信号の平均周波数に等しい周波数とを有する理想的なクロック信号とを、前記出力クロック信号を提供する最上位ビットと下位ビットとを有するオーバフロー・ランプ信号を、前記周波数制御信号を受け取るように接続された入力とマスタ・クロック信号のパルスに応答して前記周波数制御信号のアキュムレーションを示す信号を提供する出力とを有するアキュムレータを用いて、周期的に発生し、前記アキュムレータの最上位ビットの変化に応答して、前記マスタ・クロック信号の後続のパルスが生じる前に、前記アキュムレータの出力の下位ビットをサンプリングすることによって、発生するステップと、前記入力クロック信号と前記出力クロック信号との位相差を決定し、前記位相差をフィルタリングして、前記発生するステップで用いられる周波数制御信号を提供し、前記出力クロック信号を前記入力クロック信号に位相ロックすることによって、入力クロック信号に位相ロックされ入力クロック信号よりも実質的に高い平均周波数を有する出力クロック信号を、作成するステップと、前記位相ロックされた出力クロック信号のそれぞれのパルスに対する時間周期の尺度を用いて前記入力データのそれぞれの値を補正し、補正されたデータに、前記位相ロックされた出力クロック信号のサンプル時間に対応する値を提供するステップと、前記位相ロックされた出力クロック信号の周波数に関係するレートで前記補正された入力データを読み出すことによって、デシメーション・フィルタを用いて、前記補正された信号をデシメートするステップと、を含むことを特徴とする請求項１６記載の方法。１５．前記補正するステップは、前記入力信号の少なくとも２つのシーケンシャルなサンプルと前記時間周期の尺度との後方補間を実行するステップを含むことを特徴とする請求項１４記載の方法。１６．前記補正するステップは、前記時間周期の正規化された尺度を用いることを特徴とする請求項１５記載の方法。１７．前記入力データを出力サンプリング・レートを有する一連の出力サンプルに変換する方法において用いられ、前記フィルタリングされた出力信号を前記出力サンプリング・レートでデシメートするステップを含むことを特徴とする請求項１１又は請求項１２記載の方法。１８．前記発生するステップは、前記周波数制御信号と前記マスタ・クロック信号のそれぞれのパルスに対する和とを集積（アキュムレート）するステップと、前記マスタ・クロック信号のそれぞれのパルスに対する集積された周波数制御信号をサンプリングして前記和を提供するステップであって、前記和の最上位ビットは前記出力クロック信号を提供する、ステップと、を含むことを特徴とする請求項１１ないし請求項１７の任意の請求項記載の方法。１９．前記時間周期の尺度を前記周波数制御信号で除算して、正規化された剰余信号を提供するステップを更に含むことを特徴とする請求項１１ないし請求項１８の任意の請求項記載の方法。

Claims

【特許請求の範囲】１．周波数制御信号を受け取る第１の入力と、マスタ・クロック信号を受け取る第２の入力と、前記周波数制御信号に比例する平均周波数で生じるクロック・パルスを出力クロック信号に提供する出力とを有するクロック信号発生器と、前記出力クロック信号に接続された入力と、前記出力クロック信号から受け取られたそれぞれのクロック・パルスに対して、一様な周期を有する想像上の理想的なクロック信号のクロック・パルスの到着時間と前記出力クロック信号から受け取られたクロック・パルスの到着時間との間の時間周期の尺度（measure）を提供する出力とを有する時間測定回路と、を備えていることを特徴とするデジタル制御発振器。２．前記クロック信号発生器は、前記周波数制御信号を受け取る第１の入力と、前記マスタ・クロック信号を受け取る第２の入力と、前記周波数制御信号と前記マスタ・クロック信号とに従ってインクリメントする出力とを有するモジュロ・アキュムレータであり、前記出力は、この出力がスレショルドを超えるときには周期的にラップ（wrap）して、前記周波数制御信号に比例する平均周波数で生じるパルスを有する出力クロック信号を発生し、前記時間測定回路は、前記モジュロ・アキュムレータの出力の下位ビットを受け取るように接続された入力と、前記出力クロック信号を受け取るように接続されたラッチ入力と、前記モジュロ・アキュムレータがラップするときに前記モジュロ・アキュムレータの出力の前記下位ビットのサンプルを与え前記マスタ・クロック信号の任意の後続のパルスの前に時間に関する前記尺度を提供する出力とを有するラッチであることを特徴とするデジタル制御発振器。３．前記モジュロ・アキュムレータは、前記周波数制御信号を受け取るように接続された入力と第２の入力と前記第１及び第２の入力の和を提供する加算器と、前記加算器の出力に接続された入力と前記加算器の第２の入力に接続された出力とを有し、前記マスタ・クロック信号のパルスにおいて前記加算器の出力をラッチする第２のラッチであって、この第２のラッチの出力の最上位ビットが前記出力クロック信号を提供する、第２のラッチと、を備えていることを特徴とする請求項２記載のデジタル制御発振器。４．前記周波数制御信号を受け取るように接続された第１の入力と、前記測定された時間周期を受け取るように接続された第２の入力と、前記第２の入力に対する前記第１の入力の比率（quotient）を提供する除算器を更に備えていることを特徴とする請求項１ないし請求項３記載のデジタル制御発振器。５．デジタル位相ロック・ループにおいて実現されており、入力クロック信号よりも実質的に高い平均周波数を有する出力クロック信号を発生し、前記入力クロック信号を受け取るように接続された第１の入力と、前記出力クロック信号をこのデジタル制御発振器から受け取るように接続された第２の入力と、第１及び第２の入力の位相差の尺度を示す信号を提供する出力とを有する位相検出器と、前記位相検出器の出力を受け取るように接続され、前記周波数制御信号をこのデジタル制御発振器に提供する出力を有するループ・フィルタと、を備えていることを特徴とする請求項１ないし請求項４記載のデジタル制御発振器。６．前記デジタル位相ロック・ループは、デジタル補間フィルタにおいて実現されており、前記入力クロック信号によって定義されたレートで受け取られる入力データを補間して前記出力クロック信号によって定義されたレートでフィルタリングされた出力信号を発生し、このデジタル制御発振器の出力クロック信号を受け取る第１の入力と、前記入力データを受け取る第２の入力と、補間された入力データを示す信号を前記出力クロック信号に従った時間間隔で提供する出力とを有する補間器と、第１の時間からの前記補間された出力と第２の時間からの第２の補間された出力とを受け取るように接続された入力と、このデジタル制御発振器から前記時間周期の尺度を受け取るように接続された第２の入力と、前記時間周期の尺度に従った第１及び第２の補間された出力に適用された補正関数の結果を示すフィルタリングされた出力信号を提供する出力とを有する補正回路と、を備えていることを特徴とする請求項５記載のデジタル制御発振器。７．前記補正関数は外挿関数であり、補正された出力は、前記第２の出力と、前記時間周期の尺度と前記第２の出力と前記第１の出力との差との積との和であることを特徴とする請求項６記載のデジタル制御発振器。８．前記入力データをアナログ信号に変換する回路において実現されており、このデジタル制御発振器の出力クロック信号によって定義されるレートで前記デジタル補間フィルタの出力を受け取るように接続された入力と、ノイズ整形された信号を提供する出力とを有するノイズ整形器と、前記ノイズ整形器の出力を受け取るように接続された入力と、前記ノイズ整形された信号に従ってアナログ信号を提供する出力とを有するデジタル・アナログ・コンバータと、を備えていることを特徴とする請求項６又は請求項７記載のデジタル制御発振器。９．前記マスタ・クロック信号によって定義されたレートで受け取られた入力データをデシメートして前記位相ロックされた出力クロック信号に関係するレートでデシメートされた出力信号を提供するデジタル・デシメーション・フィルタにおいて実現されており、前記マスタ・クロック信号に従った入力データを受け取り、前記位相ロックされた出力クロック信号のそれぞれのクロック・パルスに対する入力データから補正された出力を発生する補正回路と、前記位相ロックされた出力クロック信号に関係するレートで前記補正回路から補正された出力を受け取るように接続された入力と前記デシメートされた出力信号を提供する出力とを有するデシメータと、を備えていることを特徴とする請求項５記載のデジタル制御発振器。１０．前記補正回路は、前記時間周期の尺度と２つの入力値とに従って後方補間を実行することを特徴とする請求項９記載のデジタル制御発振器。１１．前記デシメーション・フィルタは、前記時間周期の正規化された尺度を用いることを特徴とする請求項１０記載のデジタル制御発振器。１２．前記入力データを出力サンプリング・レートで一連の出力サンプルに変換するサンプル・レート・コンバータにおいて実現されており、前記フィルタリングされた出力信号を受け取る入力と、前記出力サンプリング・レートに従ったレートでデシメートされフィルタリングされた出力信号を提供する出力とを有するデシメーション・フィルタを備えていることを特徴とする請求項６又は請求項７記載のデジタル制御発振器。１３．周波数制御信号とこの出力クロック信号のパルスの間の時間差の尺度とによって定義される平均周波数を有するデジタル制御された出力クロック信号と、一様の周期と前記出力クロック信号の平均周波数に等しい周波数とを有する理想的なクロック信号とを発生する方法であって、前記出力クロック信号を提供する最上位ビットと下位ビットとを有するオーバフロー・ランプ信号を、前記周波数制御信号を受け取るように接続された入力とマスタ・クロック信号のパルスに応答して前記周波数制御信号のアキュムレーションを示す信号を提供する出力とを有するアキュムレータを用いて、周期的に発生するステップと、前記アキュムレータの最上位ビットの変化に応答して、前記マスタ・クロック信号の後続のパルスが生じる前に、前記アキュムレータの出力の下位ビットをサンプリングするステップと、を含むことを特徴とする方法。１４．前記発生するステップは、前記周波数制御信号と前記マスタ・クロック信号のそれぞれのパルスに対する和とを集積（アキュムレート）するステップと、前記マスタ・クロック信号のそれぞれのパルスに対する集積された周波数制御信号をサンプリングして前記和を提供するステップであって、前記和の最上位ビットは前記出力クロック信号を提供する、ステップと、を含むことを特徴とする請求項１３記載の方法。１５．前記時間周期の尺度を前記周波数制御信号で除算して、正規化された剰余信号を提供するステップを更に含むことを特徴とする請求項１３又は請求項１４記載の方法。１６．入力クロック信号に位相ロックされ、入力クロック信号よりも実質的に高い平均周波数を有する出力クロック信号を作成する方法において用いられ、前記入力クロック信号と前記出力クロック信号との位相差を決定するステップと、前記位相差をフィルタリングして、前記発生するステップで用いられる周波数制御信号を提供し、前記出力クロック信号を前記入力クロック信号に位相ロックするステップと、を含むことを特徴とする請求項１３ないし請求項１５の任意の請求項記載の方法。１７．前記入力クロック信号によって定義されたレートで受け取られた入力データを補間し、前記位相ロックされた出力クロック信号によって定義されたレートで、フィルタリングされた出力信号を発生する方法において用いられ、前記位相ロックされた出力クロック信号によって定義されたレートで前記入力データをオーバサンプリングし、前記位相ロックされた出力クロック信号のそれぞれのパルスに対するサンプルを提供するステップと、前記位相ロックされた出力クロック信号の関連するパルスの時間周期の尺度に従って、前記オーバサンプリングされた入力信号のそれぞれのサンプルを補正し、前記フィルタリングされた出力信号を提供するステップと、を含むことを特徴とする請求項１６記載の方法。１８．前記補正するステップは、それぞれのサンプルに対するフィルタリングされた出力信号の少なくとも２つの出力と前記サンプルに関連する時間周期の尺度とを用いて前記オーバサンプリングされた入力信号を外挿するステップを含むことを特徴とする請求項１７記載の方法。１９．前記入力データをアナログ信号に変換する方法において用いられ、前記フィルタリングされた出力信号をノイズ整形するステップと、前記ノイズ整形された信号を前記アナログ信号に変換するステップと、を含むことを特徴とする請求項１７又は請求項１８記載の方法。２０．前記マスタ・クロック信号によって定義されたレートで受け取られた入力データをデシメートする方法において用いられ、前記マスタ・クロック信号は、位相差を決定する前記ステップへの入力クロック信号であり、前記位相ロックされた出力クロック信号に関係するレートでデシメートされた出力信号を提供し、前記位相ロックされた出力クロック信号のそれぞれのパルスに対する時間周期の尺度を用いて前記入力データのそれぞれの値を補正し、補正されたデータに、前記位相ロックされた出力クロック信号のサンプル時間に対応する値を提供するステップと、前記位相ロックされた出力クロック信号の周波数に関係するレートで前記補正された入力データを読み出すことによって、デシメーション・フィルタを用いて、前記補正された信号をデシメートするステップと、を含むことを特徴とする請求項１６記載の方法。２１．前記補正するステップは、前記入力信号の少なくとも２つのシーケンシャルなサンプルと前記時間周期の尺度との後方補間を実行するステップを含むことを特徴とする請求項２０記載の方法。２２．前記補正するステップは、前記時間周期の正規化された尺度を用いることを特徴とする請求項２１記載の方法。２３．前記入力データを出力サンプリング・レートを有する一連の出力サンプルに変換する方法において用いられ、前記フィルタリングされた出力信号を前記出力サンプリング・レートでデシメートするステップを含むことを特徴とする請求項１７又は請求項１８記載の方法。