KR100588221B1 - 디지털 피엘엘 - Google Patents

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KR100588221B1
KR100588221B1 KR1020050017903A KR20050017903A KR100588221B1 KR 100588221 B1 KR100588221 B1 KR 100588221B1 KR 1020050017903 A KR1020050017903 A KR 1020050017903A KR 20050017903 A KR20050017903 A KR 20050017903A KR 100588221 B1 KR100588221 B1 KR 100588221B1
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Abstract

본 발명은 기준클럭신호와 궤환클럭신호의 위상차에 대응되는 정수값을 출력하는 디지털 위상차검출기와 이 디지털 위상차검출기의 출력 정수값에 오프셋을 주는 지연오프셋 가산기와 오프셋이 가산된 정수값을 소정의 정수값으로 변환하는 디지털 루프필터와 그 정수값에 따라 주파수를 조절하여 최종클럭신호를 출력하는 디지털 클럭신호 출력부와 이 디지털 클럭신호 출력부의 출력신호를 분주시키는 분주기로 이루어진 디지털 PLL에 관한 것으로서, 간단히 원하는 만큼의 시간지연을 발생시킬 수 있으며, 지터가 보다 줄어든 최종출력클럭을 얻을 수 있다.
디지털, PLL, 지연, 오프셋, 가산기, 정수

Description

디지털 피엘엘{Digital Phase-Locked Loop}
도 1a는 종래의 디지털 PLL을 도시한 블록도,
도 1b는 도 1a의 디지털PLL에 연결된 지연제너레이터를 도시한 블록도,
도 2는 본 발명에 따른 디지털 PLL을 도시한 블록도,
도 3은 도 2의 디지털 위상차검출기를 예로 들어 도시한 블록도,
도 4a 내지 도 4c는 본 발명에 따른 디지털 PLL의 타이밍도
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 디지털 위상차 검출기 210 : 지연오프셋 가산기
220 : 디지털 루프 필터 230 : 디지털 클럭신호 출력부
240 : 분주기(N)
본 발명은 디지털 위상차검출기에서 출력하는 정수값(k)에 오프셋을 주어 최종출력클럭신호가 k△T만큼 시간지연된 신호가 되도록 함으로써 간단하게 원하는 만큼 시간지연된 최종출력신호를 얻도록 하는 디지털 PLL에 관한 것이다.
일반적으로, 디지털 PLL은 기준클럭신호와 궤환클럭신호의 위상차에 대응되 는 소정의 디지털 정수값을 이용해 출력주파수를 록킹시키는 것으로서, 도 1은 이러한 종래의 디지털 PLL을 예로 들어 도시한 도면이다.
이에 도시된 바와 같이, 종래의 디지털 PLL(100)은 외부로부터 입력되는 위상차검출 클럭신호(PFD 클럭신호)에 따라 클럭킹하여 기준클럭신호와 궤환클럭신호의 위상차에 대응되는 정수값을 출력하는 디지털 위상차검출기(110)와, 상기 디지털 위상차검출기(110)의 출력정수값을 소정의 신호조절용 정수값으로 변환하는 디지털 루프필터(120)와, 상기 디지털 루프필터(120)의 변환 정수값에 대응되는 레벨의 아날로그 전압을 출력하는 D/A변환기(130)와, D/A변환기(130)에서 출력하는 전압레벨에 따라 주파수를 가변하여 출력하는 전압제어발진기(VCXO)(140)와, 전압제어발진기(140)에서 출력하는 신호를 분주시켜 디지털 위상차검출기(110)로 입력하는 분주기(150)로 이루어진다.
이렇게 이루어진 디지털 PLL(100)은 디지털 위상차검출기(110)가 외부로부터 입력되는 위상차클럭신호에 따라 클럭킹하여 기준클럭신호와 궤환클럭신호의 위상차에 대응되는 정수값을 출력하고, 디지털 루프필터(120)가 그 정수값을 소정의 신호조절용 정수값으로 변환하며, D/A변환기(130)가 이 디지털 루프필터에서 변환한 정수값에 대응되는 레벨을 가진 아날로그 전압을 출력하면, 전압제어발진기(140)는 D/A변환기(130)에서 출력하는 전압레벨에 따라 주파수를 가변하여 최종클럭신호를 출력한다.
한편, 이러한 디지털 PLL은 때때로 최종출력 클럭신호를 지연시킬 필요가 있는데, 이를 위해 디지털 PLL은 최종출력단에 도 1b에 도시된 바와 같이. 지연 제너 레이터(160)를 추가하여 최종출력 클럭신호에 원하는 만큼의 시간지연을 준다.
이러한 지연 제너레이터는 단순히 지연신호라인을 이용하거나 DLL(Delayed Locked Loop)로 구현되며, 단순히 지연신호라인을 이용할 경우에는 구조는 간단하지만 지연의 양이 공정변화에 민감하게 달라지며, DLL을 사용할 경우에는 지연의 양은 일정하게 조절할 수 있으나, 구조가 복잡해지고, 비용이 많이 요구되는 문제점이 발생된다.
또한, 디지털 PLL의 최종출력단에 지연 제너레이터를 추가하기 때문에, 최종출력의 지터는 디지털 PLL의 지터와 지연 제너레이터의 합산이 되어 최종출력클럭의 지터가 더욱 커지게 되는 문제점이 추가로 발생된다.
이에 본 발명은 상기한 문제점을 해소시키기 위하여 개발된 것으로서, 지연 제너레이터를 사용하지 않고 간단히 최종출력클럭에 시간지연을 발생시킬 수 있도록 하는 디지털PLL을 제공하는데 그 목적이 있다.
본 발명의 목적에 따른 디지털 PLL은 디지털 위상차 검출기의 결과가 위상차검출 클럭주기를 단위로 가진다는 점을 이용하여 디지털 위상차검출기에서 출력하는 정수값(k)에 오프셋을 주어 최종출력클럭신호가 k△T만큼 시간지연되도록 하는 것을 특징으로 한다.
본 발명에 따라, 예컨대, 위상차검출 클럭신호에 따라 클럭킹하여 기준클럭신호와 궤환클럭신호의 위상차에 대응되는 정수값을 출력하는 디지털 위상차검출기와 이 디지털 위상차검출기의 출력 정수값에 오프셋을 주는 지연오프셋 가산기와 오프셋이 가산된 정수값을 소정의 정수값으로 변환하는 디지털 루프필터와 그 정수값에 따라 주파수를 조절하여 최종클럭신호를 출력하는 디지털 클럭신호 출력부와 이 디지털 클럭신호 출력부의 출력신호를 분주시키는 분주기로 이루어진 구조를 가질 수 있다.
본 발명은 위상이 상이한 두 개의 위상차검출 클럭신호를 사용하여 기준클럭신호와 궤환클럭신호를 샘플링시켜 △T를 분수배정도로 예컨대, a/b ×△T정도로 더 미세한 단위로 시간지연시킬 수 있는 것을 특징으로 한다.
본 발명에 따라 a와 b의 값은 다위상 클럭 발생기와 위상 보간기를 이용하여 조절할 수 있다.
본 발명은 더 미세한 단위로 시간지연시키기 위해 디지털 위상차 검출기를, 입력 위상차검출 클럭의 피드백신호와 위상차검출 클럭신호로 궤환클럭신호와 기준클럭신호를 각기 계수하는 제1계수부; 상기 위상차검출 클럭신호를 계수하는 카운터를 가지고, 상기 제1계수부에서 계수한 궤환클럭신호와 기준클럭신호를 상기 카운터에서 출력하는 신호에 따라 계수하는 제2계수부; 및 상기 제2계수부에서 계수한 궤환클럭신호와 기준클럭신호를 감산시켜 지연오프셋 가산기로 출력하는 감산기로 구성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 살펴보면 다음과 같다.
도 2는 본 발명에 따른 디지털 PLL을 도시한 블록도로서, 본 발명에 따른 디지털 PLL은 디지털 위상차검출기의 결과가 위상차검출 클럭주기를 단위로 가진다는 점을 이용하여 디지털 위상차검출기에서 출력하는 정수값(k)에 오프셋을 주어 최종출력클럭신호가 k△T만큼 시간지연되도록 하는 구조를 갖는 것을 특징으로 한다.
예를 들면, 상기 도 2에 도시된 바와 같이, 본 발명에 따른 디지털 PLL은 외부로부터 입력되는 위상차검출 클럭신호(PFD클럭신호)에 따라 클럭킹하여 기준클럭신호와 궤환클럭신호의 위상차에 대응되는 정수값을 출력하는 디지털 위상차검출기(200)와, 상기 디지털 위상차검출기(200)에서 출력하는 정수값에 오프셋을 더하는 지연오프셋 가산기(210)와, 디지털 저역통과 필터링을 수행하는 펌웨어를 가지고, 상기 지연오프셋 가산기(210)에서 출력하는 정수값을 소정의 신호조절용 정수값으로 변환하는 디지털 루프필터(220)와, 상기 디지털 루프필터(220)에서 변환한 신호조절용 정수값에 따라 주파수를 조절하여 최종클럭신호를 출력하는 디지털 클럭신호 출력부(230)와, 상기 디지털 클럭신호 출력부(230)에서 출력하는 신호를 분주시켜 궤환클럭신호로 상기 디지털 위상차검출기(200)로 출력하는 분주기(240)로 구성될 수 있다.
이러한 구성을 가진 디지털 PLL에서, 디지털 위상차검출기(200)는 기준클럭신호와 분주기(240)에서 분주된 클럭신호의 위상 차이를 검출하여 16비트 데이터로 출력하는 것으로서, 기준클럭신호와 궤환클럭신호를 PDF클럭신호로 클럭킹하여 기준클럭신호의 상승 에지와 궤환클럭신호의 상승 에지를 검출하고 두 상승 에지의 차이를 카운팅하여 16비트로 이루어져 소정의 정수값(k)을 가진 디지털 데이터로 출력한다.
지연오프셋 가산기(210)는 디지털 위상차검출기(200)에서 출력하는 정수값 (k)에 오프셋을 주어 최종클럭신호를 k△T만큼 시간지연시키도록 하는데, k의 사인(+, -)을 조절함에 따라 최종클럭신호를 앞으로 끌어당기는 것과 뒤로 미는 것이 모두 가능하다.
디지털 루프필터(220)는 마이크로 프로세서의 펌웨어(firmware)로 설계될 수 있으며, 상기 디지털 위상차검출기(210)에서 일정시간만큼 지연되어 출력된 16비트 데이터를 읽어 소정의 대역폭으로 디지털 저역 통과 필터링을 수행하고 필터링된 결과인 신호조절용 정수값을 16비트 디지털 데이터 비트로 출력한다.
디지털 클럭신호 출력부(230)는 상기 디지털 루프필터(220)에서 변환한 신호조절용 정수값에 따라 주파수를 조절하여 최종클럭신호를 출력하는데, 이렇게 출력되는 최종클럭신호는 디지털 위상차검출기(200)의 출력 정수값(k)에 오프셋을 주어 k△T만큼 시간지연된 신호가 된다.
한편, 분주기(240)는 상기 디지털 클럭신호 출력부(230)와 디지털 위상차검출기(200) 사이에 연결되어, 디지털 클럭신호 출력부(230)에서 출력하는 신호를 분주(N)시켜 궤환클럭신호로 상기 디지털 위상차검출기(200)로 출력하게 된다.
이와 같이, 본 발명에 따른 디지털 PLL은 아날로그적인 지연회로의 추가없이 간단한 가산기만으로도 디지털 위상차검출기에서 출력하는 정수값(k)에 오프셋을 주어 최종출력클럭신호가 k△T만큼 시간지연된 신호를 얻을 수 있게 된다.
도 3은 본 발명에 따른 디지털 위상차검출기(200)를 예로 들어 도시한 블록도로서, 본 발명에 따른 디지털 위상차검출기(200)는 서로 위상이 상이한 두 개의 위상차검출 클럭신호를 사용하여 기준클럭신호와 궤환클럭신호를 샘플링시켜 △T를 분수배정도로 예컨대, a/b ×△T정도로 더 미세하게 시간지연을 조절시킬 수 있는 구조를 갖는 것을 특징으로 한다.
그리고, a와 b의 값은 도시되지 않은 다위상 클럭 발생기와 위상 보간기를 이용하여 조절할 수 있으므로, △T보다 작은 양의 미세 시간 지연 또한 가능하다.
한편, 본 발명에 따른 디지털 위상차 검출기(200)는, 상기 도 3에 도시된 바와 같이, 예컨대 입력 위상차검출 클럭의 피드백신호(PFD클럭 피드백신호)와 위상차검출 클럭신호(PFD클럭신호)로 궤환클럭신호와 기준클럭신호를 각기 계수하는 제1계수부(201); 상기 위상차검출 클럭신호를 계수하는 카운터를 가지고, 상기 제1계수부(201)에서 계수한 궤환클럭신호와 기준클럭신호를 상기 카운터에서 출력하는 신호에 따라 계수하는 제2계수부(202); 및 상기 제2계수부(202)에서 계수한 궤환클럭신호와 기준클럭신호를 감산시켜 지연오프셋 가산기로 출력하는 감산기(203)로 이루어지는 구성을 갖는다.
이러한 구성을 갖는 디지털 위상차 검출기에서 제1계수부(201)는 입력 위상차검출 클럭의 피드백신호와 위상차검출 클럭신호로 궤환클럭신호와 기준클럭신호를 각기 계수하는 구조를 갖는데, 예컨대 상기 도 3에 도시된 바와 같이, 두 개의 D플립플롭으로 구성할 수 있는데, 이 때 제1D플립플롭에는 입력단자 및 CP단자에 기준클럭신호와 위상차검출 클럭신호를 입력받고 출력단자를 통해 위상차검출 클럭신호에 따라 기준클럭신호를 계수한 신호가 출력되며, 제2D플립플롭에는 입력단자 및 CP단자에 궤환클럭신호 및 위상차검출 클럭의 피드백신호를 각기 입력받고 출력단자를 통해 위상차검출 클럭의 피드백신호에 따라 궤환클럭신호를 계수한 신호가 출력되는 구조를 가질 수 있다.
그리고, 제2계수부(202)는 상기 위상차검출 클럭신호를 계수하는 카운터를 가지고, 상기 제1계수부(201)에서 계수한 궤환클럭신호와 기준클럭신호를 상기 카운터에서 출력하는 신호에 따라 계수하는데, 예컨대 상기 도 3에 도시된 바와 같이, 제3D플립플롭에는 입력단자 및 CP단자에 제1D플립플롭에서 기준클럭신호를 계수하여 출력한 신호와 카운터에서 출력하는 신호를 각기 입력받고 출력단자를 통해 기준클럭신호를 카운터에서 출력하는 신호로 계수한 신호를 출력하고, 제4D플립플롭에는 입력단자 및 CP단자에 제2D플립플롭에서 궤환클럭신호를 계수하여 출력한 신호와 카운터에서 출력하는 신호를 각기 입력받고 출력단자를 통해 궤환클럭신호를 카운터에서 출력하는 신호로 계수한 신호를 출력하는 구조를 가질 수 있다.
마지막으로, 감산기(203)는 상기 제2계수부(202)에서 계수한 궤환클럭신호(A)와 기준클럭신호(B)를 감산시켜 감산결과(A-B)에 대응되는 정수값의 디지털 데이터 비트를 지연오프셋 가산기로 출력한다.
도 4a는 k=0인 경우의 디지털 PLL의 타이밍도로서, 본 발명에 따른 지연오프셋 가산기는 디지털 위상차검출기에서 출력하는 정수값이 0이상일 때 1을 가산시켜 주는데, 이는 디지털 루프필터의 입력이 0이 되는 데드존(dead zone)을 없애기 위함이며, 이 때 궤환클럭신호는 기준클럭신호와 -0.5△T만큼 시차를 두고 록킹(locking)이 이루어진다.
도 4b는 k=5인 경우의 디지털 PLL의 타이밍도로서, k=5인 경우에는 디지털 위상차검출기의 출력이 -5 또는 -6일 때, 지연오프셋 가산기에서 5를 더하고 데드 존(dead zone)을 제거한 후의 디지털 루프필터 입력이 1, 또는 -1이 되므로 디지털 PLL이 록킹(locking)되어지며, 따라서 궤환클럭신호는 기준클럭신호와 -5.5△T 만큼 시차를 두고 록킹되어진다. 즉 k의 값에 따라 궤환클럭신호가 k△T만큼의 시간지연을 갖게 된다.
도 4c는 본 발명에 따라 다위상클럭을 이용하여 △T보다 더 미세하게 시간지연양을 조절할 수 있는 것을 보여주는 타이밍도로서, 이에 도시된 바와 같이, 위상차검출 클럭신호가 기준클럭신호와 궤환클럭신호를 서로 위상이 상이한 클럭으로 샘플링하도록 만들어 주되, 궤환클럭신호를 샘플링하는 클럭이 기준클럭신호를 샘플링하는 신호보다 a/b×△T만큼 늦도록 함으로써(a,b는 자연수) 상기 도 4c에 도시된 바와 같은 상태에서 록킹(locking)을 발생시킬 수 있도록 하는데, a와b의 값은 다위상 클럭발생기와 위상 보간기를 이용해 조절할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 디지털PLL은 아날로그적인 시간지연회로의 추가없이 간단한 디지털 가산기만으로 원하는 만큼의 시간지연을 발생시킬 수 있으며, 또한 종래의 지연 제너레이터에서 추가되는 지터가 사라지므로 특성이 우수한 최종출력클럭을 얻을 수 있는 효과가 있다.
본 발명은 기재된 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (2)

  1. 외부로부터 입력되는 위상차검출 클럭신호에 따라 클럭킹하여 기준클럭신호와 궤환클럭신호의 위상차에 대응되는 정수값을 출력하는 디지털 위상차 검출기;
    상기 디지털 위상차 검출기에서 출력하는 정수값에 오프셋을 주어 최종클럭신호를 시간지연시키도록 하는 지연오프셋 가산기;
    디지털 저역통과 필터링을 수행하는 펌웨어를 가지고, 상기 지연오프셋 가산기에서 출력하는 정수값을 소정의 신호조절용 정수값으로 변환하는 디지털 루프필터;
    상기 디지털 루프필터에서 변환한 신호조절용 정수값에 따라 주파수를 조절하여 최종클럭신호를 출력하는 디지털 클럭신호 출력부;
    상기 디지털 클럭신호 출력부에서 출력하는 신호를 분주시켜 궤환클럭신호로 상기 디지털 위상차 검출기로 출력하는 분주기로 이루어지는 디지털 PLL.
  2. 제 1 항에 있어서, 상기 디지털 위상차검출기는;
    입력 위상차검출 클럭의 피드백신호와 위상차검출 클럭신호로 궤환클럭신호와 기준클럭신호를 각기 계수하는 제1계수부;
    카운터를 가지고, 상기 제1계수부에서 계수한 궤환클럭신호와 기준클럭신호를 상기 카운터에서 출력하는 신호에 따라 계수하는 제2계수부; 및
    상기 제2계수부에서 계수한 궤환클럭신호와 기준클럭신호를 감산시켜 지연 오프셋 가산기로 출력하는 감산기로 이루어지는 것을 특징으로 하는 디지털 PLL.
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