KR101449855B1 - 주파수 고정 장치 - Google Patents

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KR101449855B1
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김철우
송준영
배상근
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고려대학교 산학협력단
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Abstract

주파수 고정 장치가 제공된다. 본 발명에 따른 주파수 고정 장치는 특정 주파수를 가지는 클록 신호를 출력하는 디지털 제어 발진기(Digital Controlled Oscillator), 상기 출력된 클록 신호를 특정 분주비로 분주하여 기준 클록(reference clock) 신호의 특정 배율을 가지는 피드백 클록 신호로 출력하는 분주기(divider), 상기 기준 클록 신호를 상기 피드백 클록 신호로 샘플링하여 획득된 샘플링 결과가 미리 설정된 값을 가지는지 여부를 판단하여 업/다운 카운터 신호를 출력하는 주파수 검출기(frequency detector) 및 상기 업/다운 카운터 신호에 따라 상기 디지털 제어 발진기에서 출력되는 클록 신호의 주파수를 조절하기 위한 제어 코드를 출력하는 디지털 필터(digital filter)를 포함한다.

Description

주파수 고정 장치{FREQUENCY LOCK APPARATUS}
본 발명은 주파수 고정 장치에 관한 것으로서, 더욱 상세하게는 발진기(oscillator)에서 생성된 클록을 분주하고 이를 이용하여 주파수를 조절하는 장치에 관한 것이다.
클록 및 데이터 복원 회로는 수신기에서 데이터를 에러 없이 수신하기 위해서 필요한 블록이다.
송신기에서 데이터를 전송할 때 사용한 클록과 수신기에서 데이터를 복원할 때 사용되는 클록의 위상이 다르기 때문에 수신기에서는 자체 클록을 생성한 후 이를 이용하여 데이터를 복원해야 한다.
클록 및 데이터 복원 회로는 크게 기준 클록이 있는 경우와 없는 경우로 분류할 수 있다.
먼저, 기준 클록이 있을 경우에는 클록을 복원하는 회로와 데이터와의 위상을 맞추는 회로로 구성을 하여 데이터를 복원할 수 있다.
이때, 클록을 복원하는 회로에서는 기준 클록을 이용하여 원하는 주파수의 클록을 만들어 내고 데이터와의 위상을 맞추는 회로에서는 데이터를 가장 잘 샘플링 할 수 있는 위상에 클록이 위치하도록 클록의 위상을 조절한다.
이 경우, 기준이 되는 클록이 있기 때문에 원하는 주파수를 맞추기에 용이하다는 장점이 있지만, 별도의 기준 클록을 수신기에 제공해야 하므로 추가적인 핀이 필요하고, 또한 기준 클록을 만들기 위한 외부의 발진기가 필요하게 된다.
또한 외부의 발진기는 대체로 낮은 주파수를 가지고 있기 때문에 클록을 복원하는 회로에 넓은 면적을 차지하는 커패시터(capacitor)를 필요로 하게 되며, 이는 경제적인 측면에서 불이익을 가져오는 문제가 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로, 기준 클록 없이 클록 및 데이터를 복원하기 위해서, 발진기(oscillator)에서 생성된 클록을 분주하고 이를 이용하여 주파수를 조절하는 주파수 고정 장치를 제공하고자 한다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 주파수 고정 장치는 특정 주파수를 가지는 클록 신호를 출력하는 디지털 제어 발진기(Digital Controlled Oscillator), 상기 출력된 클록 신호를 특정 분주비로 분주하여 기준 클록(reference clock) 신호의 특정 배율을 가지는 피드백 클록 신호로 출력하는 분주기(divider), 상기 기준 클록 신호를 상기 피드백 클록 신호로 샘플링하여 획득된 샘플링 결과가 미리 설정된 값을 가지는지 여부를 판단하여 업/다운 카운터 신호를 출력하는 주파수 검출기(frequency detector) 및 상기 업/다운 카운터 신호에 따라 상기 디지털 제어 발진기에서 출력되는 클록 신호의 주파수를 조절하기 위한 제어 코드를 출력하는 디지털 필터(digital filter)를 포함한다.
본 발명의 일 측면에서, 상기 피드백 클록 신호는 상기 기준 클록 신호의 4배 주파수를 가진다.
또한, 본 발명의 일 측면에서 상기 주파수 검출기는, 상기 기준 클록 신호의 한 주기에 대해 상기 기준 클록 신호를 상기 피드백 클록 신호로 샘플링하여 획득한 샘플링 결과가 미리 설정된 4비트의 값을 가지는지 여부를 판단한다.
또한, 본 발명의 일 측면에서 상기 주파수 검출기는 상기 획득한 샘플링 결과가 0011, 1100, 1001 또는 0110 중 하나인지 여부를 판단한다.
또한, 본 발명의 일 측면에서 상기 주파수 검출기는 상기 획득한 샘플링 결과가 상기 0011, 1100, 1001 또는 0110 중 하나가 아닌 경우 상기 업/다운 카운터 신호를 출력한다.
또한, 본 발명의 일 측면에서 상기 주파수 검출기는, 상기 기준 클록 신호를 상기 피드백 클록 신호로 샘플링하여 제1 샘플링 신호를 출력하는 샘플링부, 상기 제1 샘플링 신호의 위상을 90도 단위로 변경하여 제2 내지 제4 샘플링 신호를 출력하는 위상 변경부 및 상기 제1 내지 제4 샘플링 신호를 이용하여 상기 업/다운 카운터 신호를 출력하는 업/다운 카운터 신호 출력부를 포함한다.
또한, 본 발명의 일 측면에서 상기 업/다운 카운터 신호 출력부는, 하나 이상의 버퍼, 인버터, 플립플롭 및 논리 소자를 포함한다.
또한, 본 발명의 일 측면에서 상기 업/다운 카운터 신호 출력부는, 상기 제1 샘플링 신호와 제3 샘플링 신호의 조합 및 상기 제3 샘플링 신호와 상기 제1 샘플링 신호의 조합으로 상기 업/다운 카운터 신호를 출력한다.
또한, 본 발명의 일 측면에서 상기 업/다운 카운터 신호 출력부는, 상기 제1 샘플링 신호를 상기 제3 샘플링 신호를 이용하여 샘플링하는 제1 플립플롭, 상기 제3 샘플링 신호를 상기 제1 샘플링 신호를 이용하여 샘플링하는 제2 플립플롭, 상기 제2 샘플링 신호를 상기 제4 샘플링 신호를 이용하여 샘플링하는 제3 플립플롭 및 상기 제4 샘플링 신호를 상기 제2 샘플링 신호를 이용하여 샘플링하는 제4 플립플롭을 포함한다.
본 발명의 일 실시예에 따르면, locking time을 감소시킬 수 있으며, 주파수 오프셋 문제를 해결할 수 있다.
또한, 디지털 방식으로 구현되므로, 여러 공정에 쉽게 적용할 수 있는 장치로 제작이 용이하다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 주파수 고정 장치의 구성을 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 주파수 검출 알고리즘을 구현하는 디지털 논리 회로이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 주파수 고정 장치의 시뮬레이션 결과를 도시한 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다.
또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 주파수 고정 장치의 구성을 도시한 도면이다.
본 발명의 일 실시예에 따른 주파수 고정 장치(100)는 분주기(divider)(110), 주파수 검출기(frequency detector)(120) 및 디지털 필터(digital filter)(130) 및 디지털 제어 발진기(Digital Controlled Oscillator)(140)를 포함할 수 있다.
각 구성 요소를 설명하면, 분주기(110)는 디지털 제어 발진기(140)로부터 출력된 클록 신호를 특정 분주비로 분주하여 기준 클록(reference clock) 신호의 특정 배율을 가지는 피드백 클록 신호로 출력할 수 있다.
이때, 분주기(110)는 피드백 클록 신호가 기준 클록 신호의 4배가 되도록 특정 분주비를 설정할 수 있다.
한편, 주파수 검출기(120)는 기준 클록 신호를 분주기(110)로부터 출력된 피드백 클록 신호로 샘플링하고, 샘플링된 결과가 미리 설정된 값을 가지는지 여부를 판단하여 업/다운 카운터 신호를 출력할 수 있다.
여기서, 피드백 클록 신호는 기준 클록 신호의 4배 주파수를 가질 수 있으며, 주파수 검출기(120)는 상기 샘플링된 결과가 미리 설정된 4비트의 값을 가지는지 여부를 판단할 수 있다.
구체적으로, 주파수 검출기(120)는 샘플링된 결과가 미리 설정된 4비트의 값, 즉 0011, 1100, 1001 또는 0110 중 하나인지 여부를 판단할 수 있으며, 판단 결과, 샘플링된 결과가 상기 0011, 1100, 1001 또는 0110 중 하나가 아닌 경우 업(up)/다운(down) 카운터 신호를 출력할 수 있다.
이를 위해 주파수 검출기(120)는 샘플링부(121), 위상 변경부(122) 및 업(up)/다운(down) 카운터 신호 출력부(123)를 포함할 수 있다.
여기서 샘플링부(121)는 기준 클록 신호를 피드백 클록 신호로 샘플링하여 제1 샘플링 신호를 출력할 수 있다.
또한, 위상 변경부(122)는 샘플링부(121)로부터 출력된 제1 샘플링 신호의 위상을 90도 단위로 변경하여 제2 내지 제4 샘플링 신호를 출력할 수 있다.
또한, 업/다운 카운터 신호 출력부(123)는 위상 변경부(122)로부터 출력된 제1 내지 제4 샘플링 신호를 이용하여 업/다운 카운터 신호를 출력할 수 있다.
이때, 업/다운 카운터 신호 출력부(123)는 제1 샘플링 신호와 제3 샘플링 신호의 조합 및 제2 샘플링 신호와 제4 샘플링 신호의 조합으로 업/다운 카운터 신호를 출력할 수 있다.
여기서, 업/다운 카운터 신호 출력부(123)는 하나 이상의 버퍼, 인버터(inverter), 플립플롭 및 논리 소자를 포함할 수 있으며, 상기 플립플롭은 제1 샘플링 신호를 제3 샘플링 신호를 이용하여 샘플링하는 제1 플립플롭, 제3 샘플링 신호를 제1 샘플링 신호를 이용하여 샘플링하는 제2 플립플롭, 제2 샘플링 신호를 제4 샘플링 신호를 이용하여 샘플링하는 제3 플립플롭 및 제4 샘플링 신호를 제2 샘플링 신호를 이용하여 샘플링하는 제4 플립플롭을 포함할 수 있다.
한편, 디지털 필터(130)는 주파수 검출기(120)로부터 출력되는 업/다운 카운터 신호에 따라 디지털 제어 발진기(140)에서 출력되는 클록 신호의 주파수를 조절하기 위한 제어 코드를 출력할 수 있다.
한편, 디지털 제어 발진기(140)는 디지털 필터(130)로부터 수신된 제어 신호에 근거하여 클록 신호의 주파수를 조절할 수 있으며, 주파수가 조절된 클록 신호를 분주기(110)로 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 주파수 검출 알고리즘을 구현하는 디지털 논리 회로이다.
주파수 검출기(120)는 복수의 플립플롭과 인버터, 그리고 OR 게이트로 구현될 수 있으며, S<0:3>의 4개 신호를 조합하여 플립플롭을 통해 현재 주파수가 느린지 또는 빠른지를 판단할 수 있다.
참고로, △t는 플립플롭의 입력에 고의적으로 딜레이를 인가하여 제시된 알고리즘에 맞도록 샘플링을 하면서 플립플롭의 셋업 또는 홀드타임으로 인한 에러의 발생을 방지하기 위한 블록이다.
전술하였지만, 주파수 검출기(120)는 기준 클록 신호를 분주기(110)로부터 출력된 피드백 클록 신호로 샘플링하고, 샘플링된 결과가 미리 설정된 4비트(0011, 1100, 1001 또는 0110)의 값을 가지는지 여부를 판단하여 업/다운 카운터 신호를 출력할 수 있다.
이를 위해, 도 2에 도시된 바와 같이, 주파수 검출기(120)는 제 1 플립플롭(123a), 제 2 플립플롭(123b), 제 3 플립플롭(123c) 및 제 4 플립플롭(123d)을 포함할 수 있다.
여기서, 제 1 플립플롭(123a)은 제1 샘플링 신호(S[0])를 제3 샘플링 신호(S[2])를 이용하여 샘플링할 수 있으며, 제 2 플립플롭(123b)은 제3 샘플링 신호(S[2])를 제1 샘플링 신호(S[0])를 이용하여 샘플링할 수 있다.
또한, 제 3 플립플롭(123c)은 제2 샘플링 신호(S[1])를 제4 샘플링 신호(S[3])를 이용하여 샘플링할 수 있으며, 제 4 플립플롭(123d)은 제4 샘플링 신호(S[3])를 제2 샘플링 신호(S[1])를 이용하여 샘플링할 수 있다.
상기 샘플링의 결과가 4비트 신호, 즉 0011, 1100, 1001 또는 0110 중 하나가 아닌 경우, Mode 신호는 '1' 또는 '0'을 출력하게 된다.
여기서, Mode 신호의 출력 값이 '1'인 경우, 이는 현재 주파수가 빠르다는 것을 의미하며, 주파수 검출기(120)는 다운 카운터를 동작시키고, 디지털 필터(130)는 다운 카운터 신호에 따라서 디지털 제어 발진기(140)에서 출력되는 신호가 낮아지도록 제어 신호를 생성할 수 있다.
또한, Mode 신호의 출력 값이 '0'인 경우, 이는 현재 주파수가 느리다는 것을 의미하며, 주파수 검출기(130)는 업 카운터를 동작시키고, 디지털 필터(130)는 업 카운터 신호에 따라서 디지털 제어 발진기(140)에서 출력되는 신호가 높아지도록 제어 신호를 생성할 수 있다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 주파수 고정 장치(100)의 시뮬레이션 결과를 도시한 그래프이다.
먼저 도 3은 클록 신호의 주파수가 고정된 경우(lock state), 주파수 고정 장치(100)의 시뮬레이션 결과를 도시한 그래프이다.
클록 신호의 주파수가 고정된 상태에서는 도 3에 도시된 바와 같이 S[0:3]의 신호가 일정하며, S[0]과 S[2], S[1]과 S[3]은 반대 위상을 갖는 신호가 됨을 알 수 있다.
도 4는 클록 신호의 주파수가 원하는 주파수보다 높은(빠른) 경우, 주파수 고정 장치(100)의 시뮬레이션 결과를 도시한 그래프이다.
클록 신호의 주파수가 원하는 주파수보다 높은(빠른) 경우, 도 3과 같은 일정한 패턴이 유지되지 않고 다른 파형이 발생되며, 특히, overlap region(410)이 발생됨을 알 수 있다.
더 상세히 설명하면, S[2]의 라이징 엣지(rising edge)에서의 S[0] 값은 '1'이 되고, S[3]의 라이징 엣지에서의 S[1]의 값은 '1'이 된다.
또한, S[0]의 라이징 엣지에서 반전된 S[2]의 값과 S[1]의 라이징 엣지에서 반전된 S[3]의 값들도 각각 '1'을 출력하게 된다.
이러한 경우, 주파수 검출기(120)는 현재 주파수가 빠르다는 것으로 판단하여 다운 카운터를 동작시키고, 디지털 필터(130)는 다운 카운터에 따라서 디지털 제어 발진기(140)에서 출력되는 신호가 낮아지도록 하는 제어 신호를 출력할 수 있다
도 5는 클록 신호의 주파수가 원하는 주파수보다 낮은(느린) 경우, 주파수 고정 장치(100)의 시뮬레이션 결과를 도시한 그래프이다.
클록 신호의 주파수가 원하는 주파수보다 낮은(느린) 경우, 도 3과 같은 일정한 패턴이 유지되지 않고 다른 파형이 발생되며, 특히, 도 4와 같이 overlap region이 발생되지 않음(510)을 알 수 있다.
이러한 경우, 주파수 검출기(120)는 현재 주파수가 느리다는 것으로 판단하여 업 카운터를 동작시키고, 디지털 필터(130)는 업 카운터에 따라서 디지털 제어 발진기(140)에서 출력되는 신호가 높아지도록 하는 제어 신호를 출력할 수 있다.
전술한 바와 같이, 클록 신호의 주파수가 고정된 경우(lock state), S<0:3>은 011, 1100, 1001, 0110의 4가지 경우의 상태만 가능하므로, 디지털 필터(130)는 주파수가 고정된 경우(lock state)가 아닌 것으로 판단되는 경우만 UP/DOWN 카운터를 동작시켜 제어 신호를 조절하는 디지털 방식으로 구현됨으로써, 반도체 공정, 동작 전압, 동작 온도의 변화와 무관하게 일정한 성능을 보정할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 주파수 고정 장치
110 : 분주기
120 : 주파수 검출기
121 : 샘플링부
122 : 위상 변경부
123 : 업(up)/다운(down) 카운터 신호 출력부
123a : 제 1 플립플롭, 123b : 제 2 플립플롭
123c : 제 3 플립플롭, 123d : 제 4 플립플롭
130 : 디지털 필터
140 : 디지털 제어 발진기

Claims (9)

  1. 특정 주파수를 가지는 클록 신호를 출력하는 디지털 제어 발진기(Digital Controlled Oscillator);
    상기 출력된 클록 신호를 특정 분주비로 분주하여 기준 클록(reference clock) 신호의 특정 배율을 가지는 피드백 클록 신호로 출력하는 분주기(divider);
    상기 기준 클록 신호를 상기 피드백 클록 신호로 샘플링하여 획득된 샘플링 결과가 미리 설정된 값을 가지는지 여부를 판단하여 업/다운 카운터 신호를 출력하는 주파수 검출기(frequency detector); 및
    상기 업/다운 카운터 신호에 따라 상기 디지털 제어 발진기에서 출력되는 클록 신호의 주파수를 조절하기 위한 제어 코드를 출력하는 디지털 필터(digital filter);
    를 포함하되, 상기 피드백 클록 신호는 상기 기준 클록 신호의 4배 주파수를 갖는, 주파수 고정 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 주파수 검출기는,
    상기 기준 클록 신호의 한 주기에 대해 상기 기준 클록 신호를 상기 피드백 클록 신호로 샘플링하여 획득한 샘플링 결과가 미리 설정된 4비트의 값을 가지는지 여부를 판단하는 주파수 고정 장치.
  4. 제 3 항에 있어서,
    상기 주파수 검출기는
    상기 획득한 샘플링 결과가 0011, 1100, 1001 또는 0110 중 하나인지 여부를 판단하는 주파수 고정 장치.
  5. 제 4 항에 있어서,
    상기 주파수 검출기는
    상기 획득한 샘플링 결과가 상기 0011, 1100, 1001 또는 0110 중 하나가 아닌 경우 상기 업/다운 카운터 신호를 출력하는 주파수 고정 장치.
  6. 제 5 항에 있어서,
    상기 주파수 검출기는,
    상기 기준 클록 신호를 상기 피드백 클록 신호로 샘플링하여 제 1 샘플링 신호를 출력하는 샘플링부;
    상기 제 1 샘플링 신호의 위상을 90도 단위로 변경하여 제 2 내지 제 4 샘플링 신호를 출력하는 위상 변경부; 및
    상기 제 1 내지 제 4 샘플링 신호를 이용하여 상기 업/다운 카운터 신호를 출력하는 업/다운 카운터 신호 출력부를 포함하는 주파수 고정 장치.
  7. 제 6 항에 있어서,
    상기 업/다운 카운터 신호 출력부는,
    하나 이상의 버퍼, 인버터, 플립플롭 및 논리소자를 포함하는 주파수 고정 장치.
  8. 제 7 항에 있어서,
    상기 업/다운 카운터 신호 출력부는,
    상기 제 1 샘플링 신호와 상기 제 3 샘플링 신호의 조합 및 상기 제 2 샘플링 신호와 상기 제 4 샘플링 신호의 조합으로 상기 업/다운 카운터 신호를 출력하는 주파수 고정 장치.
  9. 제 8 항에 있어서,
    상기 업/다운 카운터 신호 출력부는,
    상기 제 1 샘플링 신호를 상기 제 3 샘플링 신호를 이용하여 샘플링하는 제 1 플립플롭;
    상기 제 3 샘플링 신호를 상기 제 1 샘플링 신호를 이용하여 샘플링하는 제 2 플립플롭;
    상기 제 2 샘플링 신호를 상기 제 4 샘플링 신호를 이용하여 샘플링하는 제 3 플립플롭; 및
    상기 제 4 샘플링 신호를 상기 제 2 샘플링 신호를 이용하여 샘플링하는 제 4 플립플롭을 포함하는 주파수 고정 장치.
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