KR102435183B1 - 주파수 고정 루프, 전자 디바이스, 및 주파수 생성 방법 - Google Patents

주파수 고정 루프, 전자 디바이스, 및 주파수 생성 방법 Download PDF

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KR102435183B1
KR102435183B1 KR1020207015353A KR20207015353A KR102435183B1 KR 102435183 B1 KR102435183 B1 KR 102435183B1 KR 1020207015353 A KR1020207015353 A KR 1020207015353A KR 20207015353 A KR20207015353 A KR 20207015353A KR 102435183 B1 KR102435183 B1 KR 102435183B1
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보에 테크놀로지 그룹 컴퍼니 리미티드
베이징 보에 테크놀로지 디벨로프먼트 씨오., 엘티디.
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Abstract

주파수 고정 루프, 전자 디바이스, 및 주파수 생성 방법이 제공된다. 주파수 고정 루프(10)는: 입력 주파수(
Figure 112020054065433-pct00138
)와 피드백 주파수(
Figure 112020054065433-pct00139
) 사이의 크기 관계를 판단하여 제어 신호를 획득하고, 제어 신호에 따라 주파수 제어 워드(F)를 결정하도록 구성되는 제어 회로(11) - 제어 신호는 제1 서브 제어 신호(Cf) 및 제2 서브 제어 신호(Cs)를 포함하고, 제어 회로(11)는 입력 주파수(
Figure 112020054065433-pct00140
)가 피드백 주파수(
Figure 112020054065433-pct00141
)보다 큰 경우에 제1 서브 제어 신호(Cf)를 생성하도록 구성되며, 제어 회로(11)는 입력 주파수(
Figure 112020054065433-pct00142
)가 피드백 주파수(
Figure 112020054065433-pct00143
)보다 작은 경우에 제1 서브 제어 신호(Cf)와 상이한 제2 서브 제어 신호(Cs)를 생성하도록 구성됨 -; 및 주파수 제어 워드(F)에 따라 목표 주파수(
Figure 112020054065433-pct00144
)를 갖는 출력 신호(Sout)를 생성 및 출력하도록 구성되는 디지털 제어 발진 회로(12)를 포함한다.

Description

주파수 고정 루프, 전자 디바이스, 및 주파수 생성 방법
본 개시내용의 실시예들은 주파수 고정 루프, 전자 디바이스, 및 주파수 생성 방법에 관한 것이다.
산업의 급속한 발달과 사물 인터넷의 급속한 보급으로, 지능형 디바이스들은 낮은 전력 소비의 특성들을 가질 필요가 있다. 지능형 디바이스들에서, 집적 회로 지능형 칩은 모든 전자 정보를 제어 및 프로세싱할 수 있다. 집적 회로 지능형 칩에서, 클록 신호들은 다양한 전자 디바이스들의 활동들을 구동 및 조정하는 데 사용된다. 신뢰성있는 클록 프로세싱 유닛은 집적 회로 지능형 칩의 작업에 필요불가결하다.
현재, 위상 고정 루프들은 전자 칩들에서 가장 널리 사용되는 클록 프로세싱 유닛이다. 설계 유형들에 따라, 위상 고정 루프들은 아날로그 위상 고정 루프, 디지털 위상 고정 루프, 및 디지털-아날로그 하이브리드 위상 고정 루프로 나누어질 수 있다. 아날로그 위상 고정 루프는, 높은 정밀도, 빠른 응답 등과 같은 특성들을 갖지만, 아날로그 위상 고정 루프는 큰 회로 부피, 높은 비용, 긴 연구 개발 기간을 가지며 이식이 용이하지 않다. 전압 제어 발진기는 디지털 형태로 만들기가 어려우며, 따라서 위상 고정 루프는 아날로그 회로들을 포함할 필요가 있다. 이러한 경우에 기반하여, 디지털-아날로그 하이브리드 위상 고정 루프가 현재 가장 널리 사용된다. 디지털-아날로그 하이브리드 위상 고정 루프에서, 전압 제어 발진기는 아날로그 회로의 형태를 취하는 반면, 위상 검출기, 루프 필터, 주파수 분주기, 및 다른 컴포넌트들은 디지털 회로들의 형태를 취하며, 이는 회로를 제어하고 회로의 크기를 감소시키는 데 유리하다.
본 개시내용의 적어도 하나의 실시예는 주파수 고정 루프를 제공하고, 이 주파수 고정 루프는 입력 주파수와 피드백 주파수 사이의 크기 관계를 판단하여 제어 신호를 획득하고, 제어 신호에 따라 주파수 제어 워드를 결정하도록 구성되는 제어 회로 - 제어 신호는 제1 서브 제어 신호 및 제2 서브 제어 신호를 포함하고, 제어 회로는 입력 주파수가 피드백 주파수보다 큰 경우에 제1 서브 제어 신호를 생성하도록 구성되며, 제어 회로는 입력 주파수가 피드백 주파수보다 작은 경우에 제1 서브 제어 신호와 상이한 제2 서브 제어 신호를 생성하도록 구성됨 -; 및 주파수 제어 워드에 따라 목표 주파수를 갖는 출력 신호를 생성 및 출력하도록 구성되는 디지털 제어 발진 회로를 포함한다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프에서, 제어 회로는 주파수 검출기 및 신호 생성 서브 회로를 포함하며, 주파수 검출기는 입력 주파수와 피드백 주파수 사이의 크기 관계를 판단하여 제어 신호를 획득하도록 구성되고, 주파수 검출기는 입력 주파수가 피드백 주파수보다 큰 경우에 제1 서브 제어 신호를 생성 및 출력하도록 구성되며, 주파수 검출기는 입력 주파수가 피드백 주파수보다 작은 경우에 제2 서브 제어 신호를 생성 및 출력하도록 구성되고; 신호 생성 서브 회로는 제어 신호에 따라 주파수 제어 워드를 생성하고 클록 신호의 제어 하에서 주파수 제어 워드를 디지털 제어 발진 회로에 출력하도록 구성되며, 클록 신호는 출력 신호 또는 피드백 주파수를 갖는 피드백 신호이다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프에서, 신호 생성 서브 회로는, 제1 서브 제어 신호에 따라, 조정될 주파수 제어 워드로부터 제1 조정 파라미터를 감산하여 주파수 제어 워드를 생성하도록 구성되거나; 또는 신호 생성 서브 회로는, 제2 서브 제어 신호에 따라, 조정될 주파수 제어 워드에 제2 조정 파라미터를 가산하여 주파수 제어 워드를 생성하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프에서, 신호 생성 서브 회로는 동작 모듈 및 저장 모듈을 포함하며, 동작 모듈은, 제1 서브 제어 신호에 따라, 조정될 주파수 제어 워드로부터 제1 조정 파라미터를 감산하여 주파수 제어 워드를 생성하도록 구성되거나, 또는 동작 모듈은, 제2 서브 제어 신호에 따라, 조정될 주파수 제어 워드에 제2 조정 파라미터를 가산하여 주파수 제어 워드를 생성하도록 구성되며; 저장 모듈은 조정될 주파수 제어 워드 및 주파수 제어 워드를 저장하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프에서, 주파수 검출기는 제1 회로, 제2 회로, 및 제3 주파수 분주 회로를 포함하며, 피드백 신호의 피드백 주기는 제1 에지, 제2 에지, 및 제3 에지를 포함하고, 제2 에지는 제1 에지와 제3 에지 사이에 있으며, 제3 주파수 분주 회로는 입력 주파수를 갖는 입력 신호를 수신하고 입력 신호에 대해 주파수 분주를 수행하여 제1 중간 주파수를 갖는 제1 중간 신호를 획득하도록 구성되고; 제1 회로는 제1 에지의 제1 논리 값, 제2 에지의 제2 논리 값, 및 제3 에지의 제3 논리 값을 판단 및 출력하도록 구성되며; 제2 회로는 제1 논리 값, 제2 논리 값, 및 제3 논리 값에 따라 제1 서브 제어 신호 또는 제2 서브 제어 신호를 생성 및 출력하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프에서, 제3 주파수 분주 회로의 제3 주파수 분주 계수는 2이고, 제1 회로는 제1 D 플립플롭, 제2 D 플립플롭, 제3 D 플립플롭, 제4 D 플립플롭, 및 제1 NOT 게이트를 포함하며, 제2 회로는 제1 XOR 게이트, 제2 XOR 게이트, 제2 NOT 게이트, 제3 NOT 게이트, 제1 AND 게이트, 및 제2 AND 게이트를 포함하고, 제1 D 플립플롭의 데이터 입력 단자는 제1 중간 신호를 수신하도록 구성되며, 제1 D 플립플롭의 클록 입력 단자는 피드백 신호를 수신하도록 구성되고, 제1 D 플립플롭의 출력 단자는 제2 D 플립플롭의 데이터 입력 단자 및 제1 XOR 게이트의 제1 데이터 입력 단자에 접속되며, 제1 D 플립플롭의 출력 단자는 제1 논리 값을 출력하도록 구성되고; 제2 D 플립플롭의 클록 입력 단자는 피드백 신호를 수신하도록 구성되며, 제2 D 플립플롭의 출력 단자는 제2 XOR 게이트의 제1 데이터 입력 단자에 접속되고, 제2 D 플립플롭의 출력 단자는 제3 논리 값을 출력하도록 구성되며; 제1 NOT 게이트는 피드백 신호를 수신하고 피드백 신호를 반전시켜 중간 피드백 신호를 획득하도록 구성되고; 제3 D 플립플롭의 데이터 입력 단자는 제1 중간 신호를 수신하도록 구성되며, 제3 D 플립플롭의 클록 입력 단자는 중간 피드백 신호를 수신하도록 구성되고, 제3 D 플립플롭의 출력 단자는 제4 D 플립플롭의 데이터 입력 단자에 접속되며; 제4 D 플립플롭의 클록 입력 단자는 피드백 신호를 수신하도록 구성되고, 제4 D 플립플롭의 출력 단자는 제1 XOR 게이트의 제2 데이터 입력 단자 및 제2 XOR 게이트의 제2 데이터 입력 단자에 접속되며, 제4 D 플립플롭의 출력 단자는 제2 논리 값을 출력하도록 구성되고; 제1 XOR 게이트의 출력 단자는 제2 NOT 게이트의 입력 단자 및 제1 AND 게이트의 제1 데이터 입력 단자에 접속되며; 제2 XOR 게이트의 출력 단자는 제3 NOT 게이트의 입력 단자 및 제1 AND 게이트의 제2 데이터 입력 단자에 접속되고; 제2 NOT 게이트의 출력 단자는 제2 AND 게이트의 제1 데이터 입력 단자에 접속되며, 제3 NOT 게이트의 출력 단자는 제2 AND 게이트의 제2 데이터 입력 단자에 접속되고; 제1 AND 게이트의 출력 단자는 제1 서브 제어 신호를 출력하도록 구성되며, 제2 AND 게이트의 출력 단자는 제2 서브 제어 신호를 출력하도록 구성된다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프에서, 주파수 제어 워드는 양의 정수이다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프에서, 제1 조정 파라미터 및 제2 조정 파라미터 둘 다는 1이다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프는 제1 주파수 분주 회로를 추가로 포함하며, 제1 주파수 분주 회로는 목표 주파수에 기초하여 피드백 주파수를 생성하고, 피드백 주파수를 갖는 피드백 신호를 제어 회로에 입력하도록 구성되고, 피드백 주파수는:
Figure 112020054065433-pct00001
으로서 표현되고, 여기서
Figure 112020054065433-pct00002
는 피드백 주파수를 나타내고,
Figure 112020054065433-pct00003
는 목표 주파수를 나타내며, N은 제1 주파수 분주 회로의 제1 주파수 분주 계수를 나타내고, N은 양의 정수이다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프에서, 입력 주파수와 주파수 제어 워드 사이의 관계는:
Figure 112020054065433-pct00004
으로서 표현되고, 여기서
Figure 112020054065433-pct00005
는 기본 시간 유닛(base time unit)의 주파수를 나타내고, F는 주파수 제어 워드를 나타내거나; 또는, 입력 주파수와 주파수 제어 워드 사이의 관계는:
Figure 112020054065433-pct00006
로서 표현되고, 여기서 f1과 f2 둘 다는 피드백 주파수를 나타내며, p와 q는 계수들이고, p는 f1의 가중치를 나타내며, q는 f2의 가중치를 나타내고,
Figure 112020054065433-pct00007
는 기본 시간 유닛의 주파수를 나타내며, F는 주파수 제어 워드를 나타낸다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프는 제1 주파수 분주 회로 및 제2 주파수 분주 회로를 추가로 포함하며, 제1 주파수 분주 회로는 목표 주파수에 기초하여 피드백 주파수를 생성하고, 피드백 주파수를 갖는 피드백 신호를 제어 회로에 입력하도록 구성되고, 제2 주파수 분주 회로는 입력 주파수에 대해 주파수 분주를 수행하여 제2 중간 주파수를 생성하고, 제2 중간 주파수를 갖는 제2 중간 신호를 제어 회로에 입력하도록 구성되며, 피드백 주파수는:
Figure 112020054065433-pct00008
로서 표현되고, 여기서
Figure 112020054065433-pct00009
는 피드백 주파수를 나타내고,
Figure 112020054065433-pct00010
는 목표 주파수를 나타내며, P는 제1 주파수 분주 회로의 제1 주파수 분주 계수를 나타내고, P는 양의 정수이며,
제2 중간 주파수는:
Figure 112020054065433-pct00011
로서 표현되고, 여기서
Figure 112020054065433-pct00012
는 제2 중간 주파수를 나타내며,
Figure 112020054065433-pct00013
는 입력 주파수를 나타내고, D는 제2 주파수 분주 회로의 제2 주파수 분주 계수를 나타내며, D는 양의 정수이고, P는 D보다 크거나 같다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프에서, 입력 주파수와 주파수 제어 워드 사이의 관계는:
Figure 112020054065433-pct00014
로서 표현되고, 여기서
Figure 112020054065433-pct00015
는 기본 시간 유닛의 주파수를 나타내고, F는 주파수 제어 워드를 나타내거나; 또는,
입력 주파수와 주파수 제어 워드 사이의 관계는:
Figure 112020054065433-pct00016
로서 표현되고, 여기서 f1과 f2 둘 다는 피드백 주파수를 나타내며, p와 q는 계수들이고, p는 f1의 가중치를 나타내며, q는 f2의 가중치를 나타내고,
Figure 112020054065433-pct00017
는 기본 시간 유닛의 주파수를 나타내며, F는 주파수 제어 워드를 나타낸다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 고정 루프에서, 디지털 제어 발진 회로는: 기본 시간 유닛을 생성 및 출력하도록 구성되는 기본 시간 유닛 생성 서브 회로; 및 주파수 제어 워드 및 기본 시간 유닛에 따라 목표 주파수를 갖는 출력 신호를 생성 및 출력하도록 구성되는 주파수 조정 서브 회로를 포함한다.
본 개시내용의 적어도 하나의 실시예는 전자 디바이스를 또한 제공하고, 이 전자 디바이스는: 입력 주파수를 갖는 입력 신호를 제공하도록 구성되는 주파수 소스; 및 본 개시내용의 상기의 실시예들 중 임의의 것에 따른 주파수 고정 루프를 포함한다.
본 개시내용의 적어도 하나의 실시예는 본 개시내용의 상기의 실시예들 중 임의의 것에 따른 주파수 고정 루프에 기초한 주파수 생성 방법을 또한 제공하며, 이 방법은: 입력 주파수와 피드백 주파수 사이의 크기 관계를 판단하여 제어 신호를 획득하고, 제어 신호에 따라 주파수 제어 워드를 결정하는 단계 - 제어 신호는 제1 서브 제어 신호 및 제2 서브 제어 신호를 포함하고, 제1 서브 제어 신호는 입력 주파수가 피드백 주파수보다 큰 경우에 생성되며, 제1 서브 제어 신호와 상이한 제2 서브 제어 신호는 입력 주파수가 피드백 주파수보다 작은 경우에 생성됨 -; 및 주파수 제어 워드에 따라 목표 주파수를 갖는 출력 신호를 생성 및 출력하는 단계를 포함한다.
예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 주파수 생성 방법에서, 제어 신호에 따라 주파수 제어 워드를 결정하는 단계는: 제1 서브 제어 신호에 따라, 조정될 주파수 제어 워드로부터 제1 조정 파라미터를 감산하여 주파수 제어 워드를 생성하는 단계; 또는, 제2 서브 제어 신호에 따라, 조정될 주파수 제어 워드에 제2 조정 파라미터를 가산하여 주파수 제어 워드를 생성하는 단계를 포함한다.
본 개시내용의 실시예들의 기술적 해결책들을 명확하게 예시하기 위해, 실시예들의 도면들이 이하에서 간략하게 설명될 것이고; 설명된 도면들이 본 개시내용의 일부 실시예들에만 관련되고 따라서 본 개시내용을 제한하지 않음이 명백하다.
도 1은 본 개시내용의 실시예에 의해 제공된 주파수 고정 루프의 개략 블록 다이어그램이다;
도 2는 본 개시내용의 실시예에 의해 제공된 주파수 고정 루프의 구조 개략 다이어그램이다;
도 3은 본 개시내용의 실시예에 의해 제공된 주파수 검출기의 회로 구조의 개략 다이어그램이다;
도 4a는 본 개시내용의 실시예에 의해 제공된 주파수 검출기가 제1 서브 제어 신호를 생성하는 경우의 타이밍 차트이다;
도 4b는 본 개시내용의 실시예에 의해 제공된 주파수 검출기가 제1 서브 제어 신호를 생성하는 경우의 다른 타이밍 차트이다;
도 4c는 본 개시내용의 실시예에 의해 제공된 주파수 검출기가 제2 서브 제어 신호를 생성하는 경우의 타이밍 차트이다;
도 4d는 본 개시내용의 실시예에 의해 제공된 주파수 검출기가 제2 서브 제어 신호를 생성하는 경우의 다른 타이밍 차트이다;
도 5는 본 개시내용의 실시예에 의해 제공된 신호 생성 서브 회로의 구조 개략 다이어그램이다;
도 6은 본 개시내용의 실시예에 의해 제공된 다른 주파수 고정 루프의 구조 개략 다이어그램이다;
도 7a는 본 개시내용의 실시예에 의해 제공된 기본 시간 유닛 생성 서브 회로의 개략 블록 다이어그램을 도시한다;
도 7b는 본 개시내용의 실시예에 의해 제공된 기본 시간 유닛 생성 서브 회로의 구조 개략 다이어그램을 도시한다;
도 8은 본 개시내용의 실시예에 의해 제공된 균등하게 이격된 위상들을 갖는 K개의 기준 출력 신호들의 개략 다이어그램이다;
도 9는 본 개시내용의 실시예에 의해 제공된 주파수 조정 서브 회로의 개략 블록 다이어그램을 도시한다;
도 10은 본 개시내용의 실시예에 의해 제공된 주파수 조정 서브 회로의 작동 원리의 개략 다이어그램을 도시한다;
도 11a는 본 개시내용의 실시예에 의해 제공된 주파수 조정 서브 회로의 구조 개략 다이어그램이다;
도 11b는 본 개시내용의 실시예에 의해 제공된 다른 주파수 조정 서브 회로의 구조 개략 다이어그램이다;
도 12는 본 개시내용의 실시예에 의해 제공된 주파수 고정 루프의 주파수 트래킹 특성들의 개략 다이어그램이다;
도 13은 본 개시내용의 실시예에 의해 제공된 다른 주파수 고정 루프의 회로 구조의 개략 다이어그램이다;
도 14는 본 개시내용의 실시예에 의해 제공된 주파수 고정 루프의 주파수 비(frequency ratio)의 테스트 다이어그램이다;
도 15는 본 개시내용의 실시예에 의해 제공된 전자 디바이스의 개략 블록 다이어그램이다;
도 16은 본 개시내용의 실시예에 의해 제공된 주파수 생성 방법의 개략 플로차트이다.
본 개시내용의 실시예들의 목적들, 기술적 세부사항들 및 장점들을 명백하게 하기 위해, 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면들과 관련하여 명확하고 충분히 이해가능한 방식으로 설명될 것이다. 명백하게는, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아닌 일부일 뿐이다. 본 명세서에서의 설명된 실시예들에 기초하여, 본 기술분야의 통상의 기술자는, 임의의 발명적 작업 없이, 본 개시내용의 범위 내에 있을 다른 실시예(들)를 획득할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 및 과학 용어들은 본 개시내용이 속하는 기술분야의 통상의 기술자에 의해 통상적으로 이해되는 것과 동일한 의미들을 갖는다. 본 개시내용에서 사용되는 용어들 "제1", "제2" 등은 임의의 순서, 양 또는 중요도를 나타내도록 의도되지 않고, 다양한 컴포넌트들을 구별하도록 의도된다. 용어들 "포함하다(comprise)", "포함하는(comprising)", "포함하다(comprise)", "포함하는(including)" 등은 이러한 용어들 이전에 언급되는 요소들 또는 객체들이 이러한 용어들 이후에 열거되는 요소들 또는 객체들 및 이들의 등가물들을 포괄하지만, 다른 요소들 또는 객체들을 배제하지 않는다. 문구들 "접속", "접속된" 등은 물리적 접속 또는 기계적 접속을 정의하도록 의도되지 않고, 직접적으로 또는 간접적으로, 전기적 접속을 포함할 수 있다. "위에(On)", "아래에(under)", "우측(right)", "좌측(left)" 등은 상대적 위치 관계를 나타내기 위해서만 사용되며, 설명되는 객체의 위치가 변경될 때, 상대적 위치 관계는 그에 따라 변경될 수 있다.
본 개시내용의 실시예들에 대한 이하의 설명을 명확하고 간결하게 유지하기 위해, 일부 알려진 기능들 및 알려진 컴포넌트들에 대한 상세한 설명들은 본 개시내용으로부터 생략된다.
클록 신호는 중요한 제어 신호이다. 클록 신호는 주파수 소스에 의해 직접적으로 또는 위상 고정 루프(phase locked loop)(PLL)에 의해 간접적으로 생성될 수 있다. 디지털 위상 고정 루프는 현재 위상 고정 루프의 분야에서 연구 개발의 초점이다. 올-디지털 위상 고정 루프(all-digital phase locked loop)(ADPLL) 내의 발진기는 디지털 발진기라고 불리며, 디지털 발진기의 주파수는 디지털 값을 사용하는 변수에 의해 제어된다. ADPLL이 디지털 프로세싱에 적합하도록, ADPLL은 아날로그 설계의 복잡성을 감소시킨다. 그렇지만, 이러한 ADPLL 내의 디지털 발진기는 많은 수의 아날로그 회로들을 포함하며, 순수 디지털 회로가 아니다.
본 개시내용의 적어도 하나의 실시예는 주파수 고정 루프, 전자 디바이스, 및 주파수 생성 방법을 제공한다. 주파수 고정 루프는 입력 주파수와 피드백 주파수 사이의 크기 관계에 의해 주파수 제어 워드를 생성하고, 이어서 시간-평균-주파수 직접 주기(time-average-frequency direct period)(TAF-DPS) 합성기에 기초하여 목표 주파수를 생성하도록 제어한다. 주파수 고정 루프는, 높은 정밀도, 빠른 응답 속도, 낮은 전력 소비, 작은 부피, 프로그래밍가능성(programmability) 등과 같은, 특성들을 갖는다. 입력 주파수는 임의의 값일 수 있고 목표 주파수에 대응할 필요가 없으며, 주파수 고정 루프는 순수 디지털 회로이고 다양한 칩들에 쉽게 통합될 수 있다. 주파수 고정 루프는, 마이크로전자공학, 감지, 제어, 측정, 구동 등과 같은, 분야들에서 사용될 수 있다.
본 개시내용의 실시예들이 첨부 도면들을 참조하여 아래에서 상세히 설명되지만, 본 개시내용은 이러한 특정 실시예들로 제한되지 않는다.
도 1은 본 개시내용의 실시예에 의해 제공된 주파수 고정 루프의 개략 블록 다이어그램이고, 도 2는 본 개시내용의 실시예에 의해 제공된 주파수 고정 루프의 구조 개략 다이어그램이다.
예를 들어, 도 1에 도시된 바와 같이, 주파수 고정 루프(10)는 제어 회로(11) 및 디지털 제어 발진 회로(12)를 포함할 수 있다. 제어 회로(11)는 입력 주파수와 피드백 주파수 사이의 크기 관계를 판단하여 제어 신호를 획득하고, 제어 신호에 따라 주파수 제어 워드를 결정하도록 구성된다. 예를 들어, 제어 신호는 제1 서브 제어 신호 및 제2 서브 제어 신호를 포함할 수 있고, 제어 회로(11)는 입력 주파수가 피드백 주파수보다 큰 경우에 제1 서브 제어 신호를 생성하도록 구성되며, 제어 회로(11)는 입력 주파수가 피드백 주파수보다 작은 경우에 제1 서브 제어 신호와 상이한 제2 서브 제어 신호를 생성하도록 구성된다. 디지털 제어 발진 회로(12)는 주파수 제어 워드에 따라 목표 주파수를 갖는 출력 신호를 생성 및 출력하도록 구성된다.
예를 들어, 입력 주파수는 임의의 값일 수 있다. 입력 주파수를 갖는 입력 신호는 주파수 소스에 의해 생성될 수 있다(예를 들어, 주파수 소스는 자려 발진 소스(self-excited oscillation source) 및 합성 주파수 소스(synthetic frequency source)를 포함할 수 있다). 예를 들어, 입력 주파수는 주파수 소스에 의해 실제로 생성 및 출력되는 신호의 주파수를 나타낼 수 있다. 목표 주파수는 사용자들에 의해 기대되는 신호의 주파수를 나타낸다. 예를 들어, 목표 주파수는 주파수 고정 루프(10)에 의해 출력되는 신호가 도달할 수 있는 주파수를 나타낸다. 예를 들어, 목표 주파수 대 입력 주파수의 비는 임의의 값일 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 제어 회로(11)는 주파수 검출기(111) 및 신호 생성 서브 회로(112)를 포함한다.
예를 들어, 도 2에 도시된 바와 같이, 주파수 검출기(111)는 입력 주파수(
Figure 112020054065433-pct00018
)와 피드백 주파수(
Figure 112020054065433-pct00019
) 사이의 크기 관계를 판단하여 제어 신호를 획득하도록 구성된다. 예를 들어, 주파수 검출기(111)는 입력 주파수(
Figure 112020054065433-pct00020
)가 피드백 주파수(
Figure 112020054065433-pct00021
)보다 큰 경우에 제1 서브 제어 신호(Cf)를 생성 및 출력하도록 구성되고, 주파수 검출기(100)는 입력 주파수(
Figure 112020054065433-pct00022
)가 피드백 주파수(
Figure 112020054065433-pct00023
)보다 작은 경우에 제2 서브 제어 신호(Cs)를 생성 및 출력하도록 구성된다.
예를 들어, 예에서, 제1 서브 제어 신호(Cf)는 제1 서브 제어 신호(Cf)가 제1 레벨에 있을 때는 유효하고, 제1 서브 제어 신호(Cf)가 제2 레벨에 있을 때는 유효하지 않다. 유사하게, 제2 서브 제어 신호(Cs)는 제2 서브 제어 신호(Cs)가 제1 레벨에 있을 때는 유효하고, 제2 서브 제어 신호(Cs)가 제2 레벨에 있을 때는 유효하지 않다. 본 개시내용에서, 제1 레벨은 하이 레벨을 나타낼 수 있고 제2 레벨은 로우 레벨을 나타낼 수 있지만, 본 개시내용의 실시예들은 이에 제한되지 않으며, 제1 레벨은 로우 레벨을 나타낼 수 있고, 그에 따라, 제2 레벨은 하이 레벨을 나타낼 수 있다는 점에 유의해야 한다. 제1 레벨 및 제2 레벨의 설정은 특정 실제 조건들에 따라 결정될 수 있으며, 본 개시내용의 실시예들은 이에 제한되지 않는다. 제1 레벨은 하이 레벨을 나타내고 제2 레벨은 로우 레벨을 나타내는 경우를 예로 들어 본 개시내용의 실시예들이 설명되며, 이 경우가 이하의 실시예들에 적용될 수 있으며, 이하의 실시예들에서 또다시 설명되지 않을 것이다.
예를 들어, 입력 주파수(
Figure 112020054065433-pct00024
)가 피드백 주파수(
Figure 112020054065433-pct00025
)보다 큰 경우에, 주파수 검출기(111)는 제1 서브 제어 신호(Cf)를 제1 레벨로 그리고 제2 서브 제어 신호(Cs)를 제2 레벨로 생성 및 출력하도록 구성된다. 입력 주파수(
Figure 112020054065433-pct00026
)가 피드백 주파수(
Figure 112020054065433-pct00027
)보다 작은 경우에, 주파수 검출기(111)는 제2 서브 제어 신호(Cs)를 제1 레벨로 그리고 제1 서브 제어 신호(Cf)를 제2 레벨로 생성 및 출력하도록 구성된다. 입력 주파수(
Figure 112020054065433-pct00028
)가 피드백 주파수(
Figure 112020054065433-pct00029
)와 동일한 경우에, 주파수 검출기(111)는 제1 서브 제어 신호(Cf)를 제2 레벨로 그리고 제2 서브 제어 신호(Cs)를 제2 레벨로 생성 및 출력하도록 구성된다. 즉, 입력 주파수(
Figure 112020054065433-pct00030
)가 피드백 주파수(
Figure 112020054065433-pct00031
)보다 큰 경우에, 제1 서브 제어 신호(Cf)는 유효하고 제2 서브 제어 신호(Cs)는 유효하지 않으며; 입력 주파수(
Figure 112020054065433-pct00032
)가 피드백 주파수(
Figure 112020054065433-pct00033
)보다 작은 경우에, 제2 서브 제어 신호(Cs)는 유효하고 제1 서브 제어 신호(Cf)는 유효하지 않으며; 입력 주파수(
Figure 112020054065433-pct00034
)가 피드백 주파수(
Figure 112020054065433-pct00035
)와 동일한 경우에, 제1 서브 제어 신호(Cf)와 제2 서브 제어 신호(Cs) 중 어느 것도 유효하지 않다. 입력 주파수(
Figure 112020054065433-pct00036
)가 피드백 주파수(
Figure 112020054065433-pct00037
)보다 큰 경우에, 주파수 검출기(111)는 또한 제1 서브 제어 신호(Cf)만을 제1 레벨로 생성 및 출력할 수 있고; 입력 주파수(
Figure 112020054065433-pct00038
)가 피드백 주파수(
Figure 112020054065433-pct00039
)보다 작은 경우에, 주파수 검출기(111)는 또한 제2 서브 제어 신호(Cs)만을 제1 레벨로 생성 및 출력할 수 있으며; 입력 주파수(
Figure 112020054065433-pct00040
)가 피드백 주파수(
Figure 112020054065433-pct00041
)와 동일한 경우에, 주파수 검출기(111)는 신호를 출력하지 않음에 유의해야 한다.
도 3은 본 개시내용의 실시예에 의해 제공된 주파수 검출기의 회로 구조의 개략 다이어그램이고, 도 4a는 본 개시내용의 실시예에 의해 제공된 주파수 검출기가 제1 서브 제어 신호를 생성하는 경우의 타이밍 차트이며, 도 4b는 본 개시내용의 실시예에 의해 제공된 주파수 검출기가 제1 서브 제어 신호를 생성하는 경우의 다른 타이밍 차트이고, 도 4c는 본 개시내용의 실시예에 의해 제공된 주파수 검출기가 제2 서브 제어 신호를 생성하는 경우의 타이밍 차트이며, 도 4d는 본 개시내용의 실시예에 의해 제공된 주파수 검출기가 제2 서브 제어 신호를 생성하는 경우의 다른 타이밍 차트이다.
예를 들어, 도 3에 도시된 바와 같이, 주파수 검출기(111)는 제1 회로(1110), 제2 회로(1111), 및 제3 주파수 분주 회로(1112)를 포함할 수 있다.
예를 들어, 도 4a 내지 도 4d에 도시된 바와 같이, 피드백 주파수(
Figure 112020054065433-pct00042
)를 갖는 피드백 신호(Sb)의 피드백 주기(Tb)는 제1 에지(EG1), 제2 에지(EG2), 및 제3 에지(EG3)를 포함할 수 있고, 제2 에지(EG2)는 제1 에지(EG1)와 제3 에지(EG3) 사이에 있다. 도 4a 및 도 4b에 도시된 예에서, 제1 에지(EG1) 및 제3 에지(EG3) 둘 다는 상승 에지들, 즉 피드백 신호(Sb)가 로우 레벨로부터 하이 레벨로 변하는 피드백 신호(Sb)의 에지들이고; 제2 에지(EG2)는 하강 에지, 즉 피드백 신호(Sb)가 하이 레벨로부터 로우 레벨로 변하는 피드백 신호(Sb)의 에지이다. 그렇지만, 본 개시내용이 이 경우로 제한되지 않는다. 제1 에지(EG1) 및 제3 에지(EG3) 둘 다는 하강 에지들일 수 있고, 이에 대응하여, 제2 에지(EG2)는 상승 에지이다.
예를 들어, 본 개시내용에서, 주파수 검출기(111)의 응답 시간은 피드백 신호(Sb)의 하나의 피드백 주기(Tb)이고, 주파수 검출기(111)의 응답 속도는 빠르다.
도 4a 내지 도 4d에서, Si는 입력 주파수(
Figure 112020054065433-pct00043
)를 갖는 입력 신호를 나타내고, Sim1은 제1 중간 주파수(
Figure 112020054065433-pct00044
)를 갖는 제1 중간 신호를 나타내며, Sb는 피드백 주파수(
Figure 112020054065433-pct00045
)를 갖는 피드백 신호를 나타낸다는 것에 유의해야 한다.
예를 들어, 도 3에 도시된 바와 같이, 제3 주파수 분주 회로(1112)는 입력 주파수(
Figure 112020054065433-pct00046
)를 갖는 입력 신호(Si)를 수신하고 입력 신호에 대해 주파수 분주를 수행하여 제1 중간 주파수(
Figure 112020054065433-pct00047
)를 갖는 제1 중간 신호(Sim1)를 획득하도록 구성된다. 예를 들어, 제3 주파수 분주 회로(1112)의 제3 주파수 분주 계수는 2이다.
예를 들어, 도 3에 도시된 바와 같이, 제1 회로(1110)는 제1 에지(EG1)의 제1 논리 값(LO1), 제2 에지(EG2)의 제2 논리 값(LO2), 및 제3 에지(EG3)의 제3 논리 값(LO3)을 판단 및 출력하도록 구성된다. 제2 회로(1111)는 제1 논리 값(LO1), 제2 논리 값(LO2), 및 제3 논리 값(LO3)에 따라 제1 서브 제어 신호 또는 제2 서브 제어 신호를 생성 및 출력하도록 구성된다.
예를 들어, 제1 회로(1110)는 제1 입력 단자, 제2 입력 단자, 제1 클록 단자, 제2 클록 단자, 제1 출력 단자, 제2 출력 단자, 및 제3 출력 단자를 포함할 수 있다. 제1 회로(1110)의 제1 입력 단자 및 제2 입력 단자는 제1 중간 신호(Sim1)를 수신하도록 구성되고, 제1 회로(1110)의 제1 클록 단자 및 제2 클록 단자는 피드백 신호(Sb)를 수신하도록 구성되며, 제1 회로(1110)의 제1 출력 단자는 제1 에지(EG1)의 제1 논리 값(LO1)을 출력하도록 구성되고, 제1 회로(1110)의 제2 출력 단자는 제2 에지(EG2)의 제2 논리 값(LO2)을 출력하도록 구성되며, 제1 회로(1110)의 제3 출력 단자는 제3 에지(EG3)의 제3 논리 값(LO3)을 출력하도록 구성된다.
예를 들어, 제2 회로(1111)는 제1 입력 단자, 제2 입력 단자, 제3 입력 단자, 제4 입력 단자, 제1 출력 단자, 및 제2 출력 단자를 포함할 수 있다. 제1 회로(1110)의 제1 출력 단자는 제2 회로(1111)의 제1 입력 단자에 전기적으로 접속되고, 제1 회로(1110)의 제2 출력 단자는 제2 회로(1111)의 제2 입력 단자 및 제3 입력 단자에 전기적으로 접속되며, 제1 회로(1110)의 제3 출력 단자는 제2 회로(1111)의 제4 입력 단자에 전기적으로 접속되고, 제2 회로(1111)의 제1 출력 단자는 제1 서브 제어 신호를 출력하도록 구성되며, 제2 회로(1111)의 제2 출력 단자는 제2 서브 제어 신호를 출력하도록 구성된다.
예를 들어, 예에서, 도 3에 도시된 바와 같이, 제1 회로(1110)는 제1 D 플립플롭(D1), 제2 D 플립플롭(D2), 제3 D 플립플롭(D3), 제4 D 플립플롭(D4), 및 제1 NOT 게이트(NR1)를 포함할 수 있다. 제2 회로(1111)는 제1 XOR 게이트(XR1), 제2 XOR 게이트(XR2), 제2 NOT 게이트(NR2), 제3 NOT 게이트(NR3), 제1 AND 게이트(AR1), 및 제2 AND 게이트(AR2)를 포함한다.
예를 들어, 각각의 D 플립플롭은 데이터 입력 단자(D), 클록 입력 단자(C), 프리셋 단자(preset terminal)(SET), 리셋 단자(reset terminal)(CLR), 출력 단자(Q), 및 출력 단자(
Figure 112020054065433-pct00048
)를 포함할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 회로(1110)의 제1 입력 단자는 제1 D 플립플롭(D1)의 데이터 입력 단자(D)이고, 제1 회로(1110)의 제2 입력 단자는 제3 D 플립플롭(D3)의 데이터 입력 단자(D)이며, 제1 회로(1110)의 제1 클록 단자는 제1 D 플립플롭(D1)의 클록 입력 단자(C), 제2 D 플립플롭(D2)의 클록 입력 단자(C), 및 제4 D 플립플롭(D4)의 클록 입력 단자(C)를 포함한다. 제1 회로(1110)의 제2 클록 단자는 제1 NOT 게이트(NR1)의 입력 단자이고, 제1 회로(1110)의 제1 출력 단자는 제1 D 플립플롭(D1)의 출력 단자(Q)이며, 제1 회로(1110)의 제2 출력 단자는 제4 D 플립플롭(D4)의 출력 단자(Q)이고, 제1 회로(1110)의 제3 출력 단자는 제2 D 플립플롭(D2)의 출력 단자(Q)이다.
예를 들어, 제2 회로(1111)의 제1 입력 단자는 제1 XOR 게이트(XR1)의 제1 데이터 입력 단자이고, 제2 회로(1111)의 제2 입력 단자는 제1 XOR 게이트(XR1)의 제2 데이터 입력 단자이며, 제2 회로(1111)의 제3 입력 단자는 제2 XOR 게이트(XR1)의 제2 데이터 입력 단자이고, 제2 회로(1111)의 제4 입력 단자는 제2 XOR 게이트(XR1)의 제1 데이터 입력 단자이며, 제2 회로(1111)의 제1 출력 단자는 제1 AND 게이트(AR1)의 출력 단자이고, 제2 회로(1111)의 제2 출력 단자는 제2 AND 게이트(AR2)의 출력 단자이다.
예를 들어, 도 3에 도시된 바와 같이, 제1 D 플립플롭(D1)의 데이터 입력 단자(D)는 제3 주파수 분주 회로(1112)의 출력 단자에 전기적으로 접속되고 제1 중간 신호(Sim1)를 수신하도록 구성되며, 제1 D 플립플롭(D1)의 클록 입력 단자(C)는 피드백 신호(Sb)를 수신하도록 구성되고, 제1 D 플립플롭(D1)의 출력 단자(Q)는 제2 D 플립플롭(D2)의 데이터 입력 단자(D) 및 제1 XOR 게이트(XR1)의 제1 데이터 입력 단자에 접속되며, 제1 D 플립플롭(D1)의 출력 단자(Q)는 제1 논리 값(LO1)을 출력하도록 구성된다. 제2 D 플립플롭(D2)의 클록 입력 단자(C)는 피드백 신호(Sb)를 수신하도록 구성되고, 제2 D 플립플롭(D2)의 출력 단자(Q)는 제2 XOR 게이트(XR2)의 제1 데이터 입력 단자에 접속되며, 제2 D 플립플롭(D2)의 출력 단자(Q)는 제3 논리 값(LO3)을 출력하도록 구성된다.
예를 들어, 도 3에 도시된 바와 같이, 제1 NOT 게이트(NR1)는 피드백 신호(Sb)를 수신하고 피드백 신호(Sb)를 반전시켜 중간 피드백 신호를 획득하도록 구성된다. 예를 들어, 제1 NOT 게이트(NR1)의 입력 단자는 피드백 신호를 수신하도록 구성되고, 제1 NOT 게이트(NR1)의 출력 단자는 중간 피드백 신호를 출력하도록 구성된다.
예를 들어, 도 3에 도시된 바와 같이, 제3 D 플립플롭(D3)의 데이터 입력 단자(D)는 제3 주파수 분주 회로(1112)의 출력 단자에 전기적으로 접속되고 제1 중간 신호(Sim1)를 수신하도록 구성되며, 제3 D 플립플롭(D3)의 클록 입력 단자(C)는 제1 NOT 게이트(NR1)의 출력 단자에 전기적으로 접속되고 중간 피드백 신호를 수신하도록 구성되며, 제3 D 플립플롭(D3)의 출력 단자(Q)는 제4 D 플립플롭(D4)의 데이터 입력 단자(D)에 접속된다. 제4 D 플립플롭(D4)의 클록 입력 단자(C)는 피드백 신호(Sb)를 수신하도록 구성되고, 제4 D 플립플롭(D4)의 출력 단자(Q)는 제1 XOR 게이트(XR1)의 제2 데이터 입력 단자 및 제2 XOR 게이트(XR2)의 제2 데이터 입력 단자에 접속되고, 제4 D 플립플롭(D4)의 출력 단자(Q)는 제2 논리 값(LO2)을 출력하도록 구성된다.
예를 들어, 도 3에 도시된 바와 같이, 제1 XOR 게이트(XR1)의 출력 단자는 제2 NOT 게이트(NR2)의 입력 단자 및 제1 AND 게이트(AR1)의 제1 데이터 입력 단자에 접속되고; 제2 XOR 게이트(XR2)의 출력 단자는 제3 NOT 게이트(NR3)의 입력 단자 및 제1 AND 게이트(AR1)의 제2 데이터 입력 단자에 접속되며; 제2 NOT 게이트(NR2)의 출력 단자는 제2 AND 게이트(AR2)의 제1 데이터 입력 단자에 접속되고, 제3 NOT 게이트(NR3)의 출력 단자는 제2 AND 게이트(AR2)의 제2 데이터 입력 단자에 접속되며; 제1 AND 게이트(AR1)의 출력 단자는 제1 서브 제어 신호(Cf)를 출력하도록 구성되고, 제2 AND 게이트(AR2)의 출력 단자는 제2 서브 제어 신호(Cs)를 출력하도록 구성된다.
예를 들어, 도 4a에 도시된 바와 같이, 입력 주파수(
Figure 112020054065433-pct00049
)가 피드백 주파수(
Figure 112020054065433-pct00050
)보다 큰 경우에, 피드백 신호(Sb)의 제1 에지(EG1)에 대응하는 제1 중간 신호(Sim1)의 레벨은 특정 시간에 로우 레벨이고, 따라서 이 때에 제1 에지(EG1)의 제1 논리 값(LO1)은 0이며; 피드백 신호(Sb)의 제2 에지(EG2)에 대응하는 제1 중간 신호(Sim1)의 레벨은 하이 레벨이고, 따라서 이 때에 제2 에지(EG2)의 제2 논리 값(LO2)은 1이며; 피드백 신호(Sb)의 제3 에지(EG3)에 대응하는 제1 중간 신호(Sim1)의 레벨은 로우 레벨이고, 따라서 제3 에지(EG3)의 제3 논리 값(LO3)은 0이다. 도 4a에 도시된 예에서, 이 때에, 제1 XOR 게이트(XR1)는 제1 논리 값(LO1)(즉, 0) 및 제2 논리 값(LO2)(즉, 1)을 수신하고, 제1 논리 값(LO1) 및 제2 논리 값(LO2)에 따라 논리 값 1을 출력한다. 제2 XOR 게이트(XR2)는 제2 논리 값(LO2)(즉, 1) 및 제3 논리 값(즉, 0)을 수신하고, 제2 논리 값(LO2) 및 제3 논리 값(LO3)에 따라 논리 값 1을 출력한다. 이 때에, 제1 AND 게이트(AR1)의 제1 데이터 입력 단자 및 제2 데이터 입력 단자 둘 다는 논리 값 1을 수신하고, 이에 의해 제1 AND 게이트(AR1)는 하이 레벨을 갖는 제1 서브 제어 신호(Cf)를 출력하고; 제2 AND 게이트(AR2)의 제1 데이터 입력 단자 및 제2 데이터 입력 단자 둘 다는 논리 값 0을 수신하고, 따라서 제2 AND 게이트(AR2)는 로우 레벨을 갖는 제2 서브 제어 신호(Cs)를 출력한다.
예를 들어, 도 4b에 도시된 바와 같이, 입력 주파수(
Figure 112020054065433-pct00051
)가 피드백 주파수(
Figure 112020054065433-pct00052
)보다 큰 경우에, 피드백 신호(Sb)의 제1 에지(EG1)에 대응하는 제1 중간 신호(Sim1)의 레벨은 특정 시간에 하이 레벨이고, 그러면 이 때에 제1 에지(EG1)의 제1 논리 값(LO1)은 1이며; 피드백 신호(Sb)의 제2 에지(EG2)에 대응하는 제1 중간 신호(Sim1)의 레벨은 로우 레벨이고, 제2 에지(EG2)의 제2 논리 값(LO2)은 0이며; 피드백 신호(Sb)의 제3 에지(EG3)에 대응하는 제1 중간 신호(Sim1)의 레벨은 하이 레벨이고, 제3 에지(EG3)의 제3 논리 값(LO3)은 1이다. 도 4b에 도시된 예에서, 이 때에, 제1 XOR 게이트(XR1)는 제1 논리 값(LO1)(즉, 1) 및 제2 논리 값(LO2)(즉, 0)을 수신하고, 제1 논리 값(LO1) 및 제2 논리 값(LO2)에 따라 논리 값 1을 출력하고, 제2 XOR 게이트(XR2)는 제2 논리 값(LO2)(즉, 0) 및 제3 논리 값(LO3)(즉, 1)을 수신하고, 제2 논리 값(LO2) 및 제3 논리 값(LO3)에 따라 논리 값 1을 출력한다. 이 때에, 제1 AND 게이트(AR1)의 제1 데이터 입력 단자 및 제2 데이터 입력 단자 둘 다는 논리 값 1을 수신하고, 이에 의해 제1 AND 게이트(AR1)는 하이 레벨을 갖는 제1 서브 제어 신호(Cf)를 출력하고; 제2 AND 게이트(AR2)의 제1 데이터 입력 단자 및 제2 데이터 입력 단자 둘 다는 논리 값 0을 수신하고, 이에 의해 제2 AND 게이트(AR2)는 로우 레벨을 갖는 제2 서브 제어 신호(Cs)를 출력한다.
입력 주파수(
Figure 112020054065433-pct00053
)가 피드백 주파수(
Figure 112020054065433-pct00054
)보다 큰 경우에, 도 4a 및 도 4b에 도시된 바와 같은 때를 제외하고는, 제1 논리 값(LO1), 제2 논리 값(LO2), 및 제3 논리 값(LO3)의 제어 하에서, 제1 XOR 게이트(XR1) 및 제2 XOR 게이트(XR2) 중 하나는 논리 값 1을 출력하고 제1 XOR 게이트(XR1) 및 제2 XOR 게이트(XR2) 중 다른 하나는 논리 값 0을 출력한다는 것에 유의해야 한다. 이러한 경우들에서, 제1 AND 게이트(AR1)는 로우 레벨을 갖는 제1 서브 제어 신호(Cf)를 출력하고; 제2 AND 게이트(AR2)는 로우 레벨을 갖는 제2 서브 제어 신호(Cs)를 출력한다.
예를 들어, 도 4c에 도시된 바와 같이, 입력 주파수(
Figure 112020054065433-pct00055
)가 피드백 주파수(
Figure 112020054065433-pct00056
)보다 작은 경우에, 피드백 신호(Sb)의 제1 에지(EG1)에 대응하는 제1 중간 신호(Sim1)의 레벨은 특정 시간에 하이 레벨이고, 그러면 이 때에 제1 에지(EG1)의 제1 논리 값(LO1)은 1이며; 피드백 신호(Sb)의 제2 에지(EG2)에 대응하는 제1 중간 신호(Sim1)의 레벨은 하이 레벨이고, 따라서 이 때에 제2 에지(EG2)의 제2 논리 값(LO2)은 1이며; 피드백 신호(Sb)의 제3 에지(EG3)에 대응하는 제1 중간 신호(Sim1)의 레벨은 하이 레벨이고, 따라서 제3 에지(EG3)의 제3 논리 값(LO3)은 1이다. 도 4c에 도시된 예에서, 이 때에, 제1 XOR 게이트(XR1)는 제1 논리 값(LO1)(즉, 1) 및 제2 논리 값(LO2)(즉, 1)을 수신하고, 제1 논리 값(LO1) 및 제2 논리 값(LO2)에 따라 논리 값 0을 출력하며, 제2 XOR 게이트(XR2)는 제2 논리 값(LO2)(즉, 1) 및 제3 논리 값(LO3)(즉, 1)을 수신하고, 제2 논리 값(LO2) 및 제3 논리 값(LO3)에 따라 논리 값 0을 출력한다. 이 때에, 제1 AND 게이트(AR1)의 제1 데이터 입력 단자 및 제2 데이터 입력 단자 둘 다는 논리 값 0을 수신하고, 따라서 제1 AND 게이트(AR1)는 로우 레벨을 갖는 제1 서브 제어 신호(Cf)를 출력하며; 제2 AND 게이트(AR2)의 제1 데이터 입력 단자 및 제2 데이터 입력 단자 둘 다는 논리 값 1을 수신하고, 따라서 제2 AND 게이트(AR2)는 하이 레벨을 갖는 제2 서브 제어 신호(Cs)를 출력한다.
예를 들어, 도 4d에 도시된 바와 같이, 입력 주파수(
Figure 112020054065433-pct00057
)가 피드백 주파수(
Figure 112020054065433-pct00058
)보다 작은 경우에, 피드백 신호(Sb)의 제1 에지(EG1)에 대응하는 제1 중간 신호(Sim1)의 레벨은 특정 시간에 로우 레벨이고, 따라서 이 때에 제1 에지(EG1)의 제1 논리 값(LO1)은 0이며; 피드백 신호(Sb)의 제2 에지(EG2)에 대응하는 제1 중간 신호(Sim1)의 레벨은 로우 레벨이고, 따라서 제2 에지(EG2)의 제2 논리 값(LO2)은 0이며; 피드백 신호(Sb)의 제3 에지(EG3)에 대응하는 제1 중간 신호(Sim1)의 레벨은 로우 레벨이고, 따라서 제3 에지(EG3)의 제3 논리 값(LO3)은 0이다. 도 4d에 도시된 예에서, 이 때에, 제1 XOR 게이트(XR1)는 제1 논리 값(LO1)(즉, 0) 및 제2 논리 값(LO2)(즉, 0)을 수신하고, 제1 논리 값(LO1) 및 제2 논리 값(LO2)에 따라 논리 값 0을 출력하며, 제2 XOR 게이트(XR2)는 제2 논리 값(LO2)(즉, 0) 및 제3 논리 값(LO3)(즉, 0)을 수신하고, 제2 논리 값(LO2) 및 제3 논리 값(LO3)에 따라 논리 값 0을 출력한다. 이 때에, 제1 AND 게이트(AR1)의 제1 데이터 입력 단자 및 제2 데이터 입력 단자 둘 다는 논리 값 0을 수신하고, 이에 의해 제1 AND 게이트(AR1)는 로우 레벨을 갖는 제1 서브 제어 신호(Cf)를 출력하며; 제2 AND 게이트(AR2)의 제1 데이터 입력 단자 및 제2 데이터 입력 단자 둘 다는 논리 값 1을 수신하고, 이에 의해 제2 AND 게이트(AR2)는 하이 레벨을 갖는 제2 서브 제어 신호(Cs)를 출력한다.
입력 주파수(
Figure 112020054065433-pct00059
)가 피드백 주파수(
Figure 112020054065433-pct00060
)보다 작은 경우에, 도 4c 및 도 4d에 도시된 바와 같은 때를 제외하고는, 제1 논리 값(LO1), 제2 논리 값(LO2) 및 제3 논리 값(LO3)의 제어 하에서, 제1 XOR 게이트(XR1) 및 제2 XOR 게이트(XR2) 중 하나는 논리 값 1을 출력하고 제1 XOR 게이트(XR1) 및 제2 XOR 게이트(XR2) 중 다른 하나는 논리 값 0을 출력한다는 것에 유의해야 한다. 이러한 경우들에서, 제1 AND 게이트(AR1)는 로우 레벨을 갖는 제1 서브 제어 신호(Cf)를 출력하고; 제2 AND 게이트(AR2)는 로우 레벨을 갖는 제2 서브 제어 신호(Cs)를 출력한다.
예를 들어, 도 2에 도시된 바와 같이, 신호 생성 서브 회로(112)는 제어 신호에 따라 주파수 제어 워드(F)를 생성하고 클록 신호(Clk)의 제어 하에서 주파수 제어 워드(F)를 디지털 제어 발진 회로(12)에 출력하도록 구성된다. 예를 들어, 클록 신호는 출력 신호 또는 피드백 주파수를 갖는 피드백 신호일 수 있다.
예를 들어, 주파수 제어 워드(F)는 양의 정수일 수 있으며, 이에 의해 출력된 목표 주파수의 정확도를 개선시킬 수 있다. 그렇지만, 본 개시내용이 이에 한정되는 것은 아니며, 주파수 제어 워드(F)는 또한 양의 실수일 수 있으며, 즉, 주파수 제어 워드는 소수 부분과 정수 부분을 포함할 수 있다.
예를 들어, 신호 생성 서브 회로(112)는, 제1 서브 제어 신호(Cf)에 따라, 조정될 주파수 제어 워드로부터 제1 조정 파라미터를 감산하여 주파수 제어 워드(F)를 생성하도록 구성되거나; 또는 신호 생성 서브 회로(112)는, 제2 서브 제어 신호(Cs)에 따라, 조정될 주파수 제어 워드에 제2 조정 파라미터를 가산하여 주파수 제어 워드(F)를 생성하도록 구성된다.
예를 들어, 주파수 제어 워드가 조정되기 전에(예를 들어, 주파수 고정 루프가 사용되기 전에), 조정될 주파수 제어 워드는 랜덤하게 설정되거나 실제 요구사항들에 따라 설정될 수 있다. 후속 조정 프로세스에서, 조정될 주파수 제어 워드는 인접한 이전 조정 프로세스에서 획득된 주파수 제어 워드이고, 즉, 예를 들어, 제1 조정 프로세스에서, 신호 생성 서브 회로(112)는 제어 신호에 따라 조정될 초기 주파수 제어 워드를 조정하여, 예를 들어, 제1 주파수 제어 워드를 획득하고, 제1 주파수 제어 워드는 디지털 제어 발진 회로(12)에 출력되며, 동시에, 제1 주파수 제어 워드는 또한 신호 생성 서브 회로(112)에 저장되고, 예를 들어, 제2 조정 프로세스에서 조정될 주파수 제어 워드로서 역할할 수 있으며; 제2 조정 프로세스에서, 신호 생성 서브 회로(112)는 제어 신호에 따라 조정될 제1 주파수 제어 워드를 조정하여, 예를 들어, 제2 주파수 제어 워드를 획득하고, 제2 주파수 제어 워드는 디지털 제어 발진 회로(12)에 출력되며, 동시에, 제2 주파수 제어 워드는 또한 신호 생성 서브 회로(112)에 저장되고, 예를 들어, 제3 조정 프로세스에서 조정될 주파수 제어 워드로서 역할할 수 있으며, 이하 마찬가지이다.
도 5는 본 개시내용의 실시예에 의해 제공된 신호 생성 서브 회로의 구조 개략 다이어그램이다.
예를 들어, 일부 실시예들에서, 도 5에 도시된 바와 같이, 신호 생성 서브 회로(112)는 동작 모듈(1120) 및 저장 모듈(1121)을 포함할 수 있다. 동작 모듈(1120)은, 제1 서브 제어 신호(Cf)에 따라, 조정될 주파수 제어 워드로부터 제1 조정 파라미터를 감산하여 주파수 제어 워드(F)를 생성하도록 구성되거나; 또는 동작 모듈(1120)은, 제2 서브 제어 신호(Cs)에 따라, 조정될 주파수 제어 워드에 제2 조정 파라미터를 가산하여 주파수 제어 워드(F)를 생성하도록 구성된다. 저장 모듈(1121)은 조정될 주파수 제어 워드 및 주파수 제어 워드(F)를 저장하도록 구성된다.
예를 들어, 일부 실시예들에서, 제1 조정 파라미터의 부호와 제2 조정 파라미터의 부호는 동일하고, 제1 조정 파라미터와 제2 조정 파라미터는 동일할 수 있으며, 제1 조정 파라미터 및 제2 조정 파라미터 둘 다는 1이다. 그렇지만, 본 개시내용은 이 경우로 제한되지 않으며, 예를 들어, 제1 조정 파라미터 및 제2 조정 파라미터는 둘 다는 2이고; 다른 예에서, 제1 조정 파라미터는 제2 조정 파라미터와 상이할 수 있으며, 제1 조정 파라미터는 1일 수 있고, 제2 조정 파라미터는 2일 수 있다. 다른 실시예들에서, 제1 조정 파라미터의 부호는 제2 조정 파라미터의 부호와 반대일 수 있다. 예를 들어, 제1 조정 파라미터는 -1일 수 있고 제2 조정 파라미터는 1일 수 있다. 이 경우에, 신호 생성 서브 회로(112)는 가산기 및 저장 모듈을 포함할 수 있다. 가산기는, 제1 서브 제어 신호(Cf)에 따라, 조정될 주파수 제어 워드에 제1 조정 파라미터를 가산하여 주파수 제어 워드(F)를 생성하도록 구성되거나; 또는 가산기는, 제2 서브 제어 신호(Cs)에 따라, 조정될 주파수 제어 워드에 제2 조정 파라미터를 가산하여 주파수 제어 워드(F)를 생성하도록 구성된다. 저장 모듈은 조정될 주파수 제어 워드 및 주파수 제어 워드(F)를 저장하도록 구성된다.
예를 들어, 신호 생성 서브 회로(112)는 출력 모듈(도시되지 않음)을 추가로 포함할 수 있고, 출력 모듈은, 예를 들어, 클록 신호(Clk)의 제어 하에서 저장 모듈(1121)로부터 주파수 제어 워드(F)를 취득하고, 주파수 제어 워드(F)를 디지털 제어 발진 회로(12)에 출력하는 데 사용된다.
예를 들어, 저장 모듈(1121)은 다양한 유형들의 저장 매체들일 수 있다. 동작 모듈(1120) 및 출력 모듈은 하드웨어 회로들에 의해 구현될 수 있다. 동작 모듈(1120)은, 예를 들어, 트랜지스터들, 저항기들, 커패시터들, 증폭기들 등으로 구성될 수 있다. 출력 모듈은, 플립플롭들과 같은, 요소들로 구성될 수 있다. 물론, 동작 모듈(1120) 및 출력 모듈의 기능들은 또한 소프트웨어에 의해 달성될 수 있다. 예를 들어, 저장 모듈(1121)은 또한 컴퓨터 명령어들 및 데이터를 저장할 수 있고, 프로세서는 동작 모듈(1120) 및 출력 모듈의 기능들을 구현하기 위해 저장 모듈(1121)에 저장된 컴퓨터 명령어들 및 데이터를 실행할 수 있다.
도 6은 본 개시내용의 실시예에 의해 제공된 다른 주파수 고정 루프의 구조 개략 다이어그램이다.
예를 들어, 도 6에 도시된 바와 같이, 디지털 제어 발진 회로(12)는 기본 시간 유닛 생성 서브 회로(120) 및 주파수 조정 서브 회로(121)를 포함할 수 있다. 기본 시간 유닛 생성 서브 회로(120)는 기본 시간 유닛을 생성 및 출력하도록 구성된다. 주파수 조정 서브 회로(121)는 주파수 제어 워드 및 기본 시간 유닛에 따라 목표 주파수(f dco )를 갖는 출력 신호를 생성 및 출력하도록 구성된다.
도 7a는 본 개시내용의 실시예에 의해 제공된 기본 시간 유닛 생성 서브 회로의 개략 블록 다이어그램을 도시하고; 도 7b는 본 개시내용의 실시예에 의해 제공된 기본 시간 유닛 생성 서브 회로의 구조 개략 다이어그램을 도시하며; 도 8은 본 개시내용의 실시예에 의해 제공된 균등하게 이격된 위상들을 갖는 K개의 기준 출력 신호들의 개략 다이어그램이다.
예를 들어, 기본 시간 유닛 생성 서브 회로(120)는 균등하게 이격된 위상들 및 기본 시간 유닛(△)을 갖는 K개의 기준 출력 신호들을 생성 및 출력하도록 구성된다. 도 7a에 도시된 바와 같이, 기본 시간 유닛 생성 서브 회로(120)는 전압 제어 발진기(VCO)(1201), 위상 고정 루프 회로(1202), 및 K개의 출력 단자들(1203)을 포함할 수 있다. 전압 제어 발진기(1201)는 미리 결정된 발진 주파수로 발진하도록 구성된다. 위상 고정 루프 회로(1202)는 전압 제어 발진기(1201)의 출력 주파수를 기준 출력 주파수에 고정하도록 구성된다. K개의 출력 단자들(1203)은 균등하게 이격된 위상들을 갖는 K개의 기준 출력 신호들을 출력하도록 구성되며, 여기서 K는 1보다 큰 양의 정수이다. 예를 들어, K = 16, 32, 128 또는 다른 값들이다.
예를 들어, 기본 시간 유닛은 △로서 표현될 수 있고, 기준 출력 주파수는
Figure 112020054065433-pct00061
로서 표현될 수 있다. 도 8에 도시된 바와 같이, 기본 시간 유닛(△)은 K개의 출력 단자들(1203)에 의해 출력되는 임의의 2개의 인접한 출력 신호 사이의 시간 기간(time span)이다. 기본 시간 유닛(△)은 통상적으로 복수의 전압 제어 발진기(1201) 스테이지들에 의해 생성된다. 전압 제어 발진기(1201)에 의해 생성되는 신호의 주파수(
Figure 112020054065433-pct00062
)는 위상 고정 루프 회로(1202)에 의해 알려진 기준 출력 주파수(
Figure 112020054065433-pct00063
)에 고정될 수 있으며, 즉
Figure 112020054065433-pct00064
일 수 있다.
예를 들어, 기본 시간 유닛(△)은 이하의 수식을 사용하여 계산할 수 있으며:
Figure 112020054065433-pct00065
여기서 Td는 복수의 전압 제어 발진기(1201) 스테이지들에 의해 생성되는 신호의 주기를 나타낸다.
Figure 112020054065433-pct00066
는 기본 시간 유닛의 주파수를 나타내고, 그러면
Figure 112020054065433-pct00067
이다.
예를 들어, 도 7b에 도시된 바와 같이, 위상 고정 루프 회로(1202)는 위상 주파수 검출기(PFD), 루프 필터(LPF), 및 주파수 분주기(FN)를 포함한다. 예를 들어, 본 개시내용의 실시예에서, 먼저, 기준 주파수를 갖는 기준 신호가 위상 주파수 검출기에, 이어서 루프 필터에, 이어서 전압 제어 발진기에 입력될 수 있고, 최종적으로, 전압 제어 발진기에 의해 생성되는 미리 결정된 발진 주파수(
Figure 112020054065433-pct00068
)를 갖는 신호가 주파수 분주기에 의해 분주되어 주파수 분주 신호의 주파수 분주 주파수(
Figure 112020054065433-pct00069
)를 획득할 수 있으며, 주파수 분주 주파수(
Figure 112020054065433-pct00070
)는 위상 주파수 검출기에 피드백되고, 위상 주파수 검출기는 기준 신호의 기준 주파수를 주파수 분주 주파수(
Figure 112020054065433-pct00071
)와 비교하는 데 사용된다. 기준 주파수의 주파수 및 위상이 주파수 분주 주파수(
Figure 112020054065433-pct00072
)의 주파수 및 위상과 동일한 경우에, 기준 주파수와 주파수 분주 주파수(
Figure 112020054065433-pct00073
) 사이의 오차는 0이다. 이 때에, 위상 고정 루프 회로(1202)는 고정 상태(locked state)에 있다.
예를 들어, 루프 필터는 저역 통과 필터일 수 있다. 주파수 분주기의 주파수 분주 계수는 N0이고, N0은 실수이며, N0은 1보다 크거나 같다.
도 7b에 도시된 바와 같은 회로 구조가 기본 시간 유닛 생성 서브 회로(120)의 하나의 예시적인 구현일 뿐이라는 점에 주목할 가치가 있다. 기본 시간 유닛 생성 서브 회로(120)의 특정 구조는 이 경우로 제한되지 않고, 기본 시간 유닛 생성 서브 회로(120)는 또한 다른 회로 구조들로 구성될 수 있으며, 본 개시내용이 이에 제한되지 않는다. 예를 들어, K와 △는 실제 요구들에 따라 사전에 설정될 수 있고 고정되어 있다.
도 9는 본 개시내용의 실시예에 의해 제공된 주파수 조정 서브 회로의 개략 블록 다이어그램을 도시하고; 도 10은 본 개시내용의 실시예에 의해 제공된 주파수 조정 서브 회로의 작동 원리의 개략 다이어그램을 도시한다.
예를 들어, 도 9에 도시된 바와 같이, 주파수 조정 서브 회로(121)는 제1 입력 모듈(1211), 제2 입력 모듈(1212), 및 출력 모듈(1213)을 포함한다. 제1 입력 모듈(1211)은 균등하게 이격된 위상들을 갖는 K개의 기준 출력 신호들 및 기본 시간 유닛 생성 서브 회로(120)로부터 출력되는 기본 시간 유닛을 수신하도록 구성된다. 제2 입력 모듈(1212)은 제어 회로(11)로부터 주파수 제어 워드(F)를 수신하도록 구성된다. 출력 모듈(1213)은 목표 주파수를 가지며 주파수 제어 워드 및 기본 시간 유닛과 매칭하는 출력 신호를 생성 및 출력하도록 구성된다.
예를 들어, 주파수 조정 서브 회로(121)는 시간-평균-주파수 직접 주기(TAF-DPS) 합성기를 포함할 수 있다. 시간-평균-주파수 직접 주기 합성(TAF-DPS) 기술은 새롭게 떠오르는 주파수 합성 기술이며, 시간-평균 주파수(time-average frequency)라는 새로운 개념에 기초하여 임의의 주파수의 펄스 신호들을 생성할 수 있다. 환언하면, TAF-DPS 합성기는 작은 주파수 입도(frequency granularity)로 미세한 주파수 조정을 달성할 수 있다. 그에 부가하여, 각각의 단일 펄스가 직접 구성되기 때문에, TAF-DPS 합성기의 출력 주파수가 즉시 변경될 수 있으며, 즉, TAF-DPS 합성기는 주파수 스위칭의 신속성의 특성을 갖는다. 실험들은 TAF-DPS 합성기의 주파수 입도가 수 ppb(parts per billion)에 이를 수 있다는 것을 보여준다. 더 중요한 것은, TAF-DPS의 주파수 스위칭 속도가 정량화가능하다는 것이다. 즉, 주파수 제어 워드가 업데이트되는 시간부터 주파수가 스위칭되는 시간까지의 응답 시간은 클록 사이클에 따라 계산될 수 있다. 이러한 특성들은 TAF-DPS가 디지털 제어 발진기(DCO)에 이상적인 회로 모듈일 수 있게 해준다. TAF-DPS 합성기는 본 개시내용의 실시예에서 주파수 조정 서브 회로(121)의 특정 구현으로서 사용될 수 있다.
따라서, 본 개시내용의 실시예들에 의해 제공된 주파수 고정 루프의 장점들은 이하를 포함하지만 이들로 제한되지 않는다:
(1) 낮은 비용 및 구현의 유연성. TAF-DPS에 기초한 주파수 고정 루프는 완전히 디지털적으로 설계되고, HDL 코딩을 통해 프로그래밍가능 로직 디바이스들(예를 들어, FPGA)에 파이어링된다(fired). 주파수 고정 루프의 파라미터들은 또한 언제든지 쉽게 리셋될 수 있다. 따라서, 주파수 고정 루프의 기능이 특수 전용 회로들을 사용함이 없이 일반 FPGA 또는 다른 프로그래밍가능 디바이스들을 사용하여 달성될 수 있다. 물론, ASIC이 또한 주파수 고정 루프의 기능을 구현하는 데 사용될 수 있다.
(2) 높은 정밀도. TAF-DPS에 의해 출력되는 펄스 신호의 주파수/주기가 정확하게 제어될 수 있고, 주파수 분해능은 10억분의 1(parts per billion)에 이를 수 있으며, 따라서 시간 동기화 정확도를 효과적으로 개선시킬 수 있다.
(3) TAF-DPS에 기초한 주파수 고정 루프는 소수 주파수 고정 루프의 구조 및 정수 주파수 고정 루프의 구조에 대해 디-에일리어네이션(de-alienation)을 수행한다. 소수 주파수 고정 루프와 정수 주파수 고정 루프의 메인 주파수 검출기들 및 발진기들의 구조들은 동일하다.
(4) TAF-DPS에 기초한 주파수 고정 루프로부터 출력되는 클록 신호의 지터는 TAF-DPS에만 관련되며, 전체 주파수 고정 루프 내의 다른 디바이스들에는 관련되지 않는다. 전체 주파수 고정 루프가 디지털 신호들로 전송되기 때문에, TAF-DPS가 주파수 제어 워드를 수신하는 한 TAF-DPS는 대응하는 주파수를 출력할 것이고, 따라서 출력 신호의 품질은 TAF-DPS에만 관련되며, 이는 클록 신호들의 일관성 분석에 더 도움이 된다.
예를 들어, TAF-DPS 합성기는 응용 특정 집적 회로(예를 들어, ASIC) 또는 프로그래밍가능 로직 디바이스(예를 들어, FPGA)를 사용하여 구현될 수 있다. 대안적으로, TAF-DPS 합성기는 종래의 아날로그 회로 디바이스들을 사용하여 구현될 수 있다. 본 개시내용이 본 명세서에서 이 경우로 제한되지 않는다.
본 개시내용에서, ppm 및 ppb 둘 다가 주파수 편이(frequency deviation)를 나타내는 데 사용될 수 있고, ppm 및 ppb가 특정 중심 주파수에서의 허용가능한 주파수 편이의 값들을 나타낸다는 것에 유의해야 한다. 예를 들어, X ppm은 최대 주파수 오차가 중심 주파수의 백만분의 X임을 나타내고; 유사하게, X ppb는 최대 주파수 오차가 중심 주파수의 10억분의 X임을 나타낸다. 주파수는 헤르츠(Hz) 단위이다.
다음에, TAF-DPS 합성기에 기초한 주파수 조정 서브 회로(121)의 작동 원리가 도 10을 참조하여 설명될 것이다.
예를 들어, 도 10에 도시된 바와 같이, TAF-DPS 합성기(510)에 기초한 주파수 조정 서브 회로(122)는 2개의 입력: 기본 시간 유닛(520) 및 주파수 제어 워드(530)를 갖는다. 주파수 제어 워드(530)는 F, F=I+r로서 표현되고, I는 1보다 큰 정수이며, r은 소수이다.
예를 들어, TAF-DPS 합성기(510)는 출력(CLK)(550)을 갖는다. CLK(550)는 합성된 시간-평균-주파수 클록 신호이다. 본 개시내용의 실시예에서, CLK(550)는 목표 주파수를 갖는 출력 신호이다. 기본 시간 유닛(520)에 따라, TAF-DPS 합성기(510)는 두 가지 유형의 주기들, 즉 제1 주기 TA=I·Δ 및 제2 주기 TB= (I+1)·Δ를 생성할 수 있다. 출력(CLK)(550)은 클록 펄스 스트링(540)이고, 클록 펄스 스트링(540)은 제1 주기(TA)(541)와 제2 주기(TB)(542)를 인터리빙된 방식으로 포함한다. 소수 r은 제2 주기(TB)의 발생 확률을 제어하는 데 사용되고, 따라서, r은 또한 제1 주기(TA)의 발생 확률을 결정할 수 있다. 예를 들어, 본 개시내용에서, r은 0이다. 따라서, TAF-DPS 합성기(510)는 한 유형의 주기만, 예를 들어, 제1 주기(TA)를 생성한다.
예를 들어, 도 10에 도시된 바와 같이, 출력 신호(CLK)(550)의 주기(TTAF-DPS)는 이하의 수식으로 표현될 수 있다:
Figure 112020054065433-pct00074
따라서, 주파수 제어 워드(530)가 F=I인 경우에, 수학식 1이 획득될 수 있다:
[수학식 1]
Figure 112020054065433-pct00075
상기 수학식 1로부터, TAF-DPS 합성기(510)에 의해 출력되는 출력 신호(CLK)의 주기(Tdco)가 주파수 제어 워드(530)에 선형적으로 비례한다는 것을 알 수 있다. 주파수 제어 워드(530)가 변하는 경우에, TAF-DPS 합성기(510)에 의해 출력되는 출력 신호의 주기(Tdco)도 동일한 형태로 변할 것이다.
예를 들어, 상기 수학식 1에 기초하여, 목표 주파수(
Figure 112020054065433-pct00076
)는:
Figure 112020054065433-pct00077
로서 표현될 수 있고, 여기서 △는 기본 시간 유닛을 나타내고,
Figure 112020054065433-pct00078
는 기본 시간 유닛의 주파수를 나타낸다.
도 11a는 본 개시내용의 실시예에 의해 제공된 주파수 조정 서브 회로의 구조 개략 다이어그램이고; 도 11b는 본 개시내용의 실시예에 의해 제공된 다른 주파수 조정 서브 회로의 구조 개략 다이어그램이다.
다음에, TAF-DPS 합성기의 회로 구조가 도 11a 및 도 11b를 참조하여 설명될 것이다.
예를 들어, 도 11a에 도시된 바와 같이, 실시예에서, 제1 입력 모듈(1211)은 K→1 멀티플렉서(711)를 포함한다. K→1 멀티플렉서(711)는 균등하게 이격된 위상들을 갖는 K개의 기준 출력 신호들을 수신하기 위한 복수의 입력 단자들, 제어 입력 단자, 및 출력 단자를 갖는다.
예를 들어, 출력 모듈(1213)은 트리거 회로(730)를 포함한다. 트리거 회로(730)는 펄스 스트링을 생성하는 데 사용된다. 본 개시내용에서, r이 0인 경우에, 펄스 스트링은, 예를 들어, 제1 주기(TA)의 펄스 신호를 포함한다. 트리거 회로(730)는 D 플립플롭(7301), 인버터(7302), 및 출력 단자(7303)를 포함한다. D 플립플롭(7301)은 데이터 입력 단자, K→1 멀티플렉서(711)의 출력 단자로부터 출력을 수신하기 위한 클록 입력 단자, 및 제1 클록 신호(CLK1)를 출력하기 위한 출력 단자를 포함한다. 인버터(7302)는 제1 클록 신호(CLK1)를 수신하기 위한 인버터 입력 단자 및 제2 클록 신호(CLK2)를 출력하기 위한 인버터 출력 단자를 포함한다. 트리거 회로(730)의 출력 단자(7303)는 제1 클록 신호(CLK1)를 목표 주파수(
Figure 112020054065433-pct00079
)를 갖는 출력 신호(Sout)로서 출력하는 데 사용된다.
예를 들어, 제1 클록 신호(CLK1)는 펄스 스트링을 포함한다. 제2 클록 신호(CLK2)는 D 플립플롭(7301)의 데이터 입력 단자에 접속된다.
예를 들어, 제2 입력 모듈(1212)은 논리 제어 회로(740)를 포함한다. 논리 제어 회로(740)는 제어 회로(11)로부터 출력되는 주파수 제어 워드(F)를 수신하기 위한 입력 단자, 제1 클록 신호(CLK1)를 수신하기 위한 클록 입력 단자, 및 제1 입력 모듈(1211)의 K→1 멀티플렉서의 제어 입력 단자에 접속된 출력 단자를 포함한다.
예를 들어, 도 11b에 도시된 바와 같이, 다른 실시예에서, 제1 입력 모듈(1211)은 제1 K→1 멀티플렉서(721), 제2 K→1 멀티플렉서(723), 및 2→1 멀티플렉서(725)를 포함한다. 제1 K→1 멀티플렉서(721) 및 제2 K→1 멀티플렉서(723) 각각은 균등하게 이격된 위상들을 갖는 K개의 신호들을 수신하기 위한 복수의 입력 단자들, 제어 입력 단자, 및 출력 단자를 포함한다. 2→1 멀티플렉서(725)는 제어 입력 단자, 출력 단자, 제1 K→1 멀티플렉서(721)의 출력을 수신하기 위한 제1 입력 단자, 및 제2 K→1 멀티플렉서(723)의 출력을 수신하기 위한 제2 입력 단자를 포함한다.
예를 들어, 도 11b에 도시된 바와 같이, 출력 모듈(1213)은 트리거 회로를 포함한다. 트리거 회로는 펄스 스트링을 생성하는 데 사용된다. 트리거 회로는 D 플립플롭(761), 인버터(763), 및 출력 단자(762)를 포함한다. D 플립플롭(761)은 데이터 입력 단자, 2→1 멀티플렉서(725)의 출력 단자로부터 출력을 수신하기 위한 클록 입력 단자, 및 제1 클록 신호(CLK1)를 출력하기 위한 출력 단자를 포함한다. 인버터(763)는 제1 클록 신호(CLK1)를 수신하기 위한 입력 단자 및 제2 클록 신호(CLK2)를 출력하기 위한 출력 단자를 포함한다. 트리거 회로의 출력 단자(762)는 제1 클록 신호(CLK1)를 목표 주파수(
Figure 112020054065433-pct00080
)를 갖는 출력 신호(Sout)로서 출력하는 데 사용된다.
예를 들어, 제1 클록 신호(CLK1)는 2→1 멀티플렉서(725)의 제어 입력 단자에 접속되고, 제2 클록 신호(CLK2)는 D 플립플롭(761)의 데이터 입력 단자에 접속된다.
예를 들어, 도 11b에 도시된 바와 같이, 제2 입력 모듈(1212)은 제1 논리 제어 회로(70) 및 제2 논리 제어 회로(74)를 포함한다. 제1 논리 제어 회로(70)는 제1 가산기(701), 제1 레지스터(703), 및 제2 레지스터(705)를 포함한다. 제2 논리 제어 회로(74)는 제2 가산기(741), 제3 레지스터(743), 및 제4 레지스터(745)를 포함한다.
제1 가산기(701)는 주파수 제어 워드(F)와 제1 레지스터(703)에 저장된 최상위 비트들(예를 들어, 5 비트)을 가산하고, 이어서 가산 결과를 제2 클록 신호(CLK2)의 상승 에지에서 제1 레지스터(703)에 저장하고; 대안적으로, 제1 가산기(701)는 주파수 제어 워드(F)와 제1 레지스터(703)에 저장된 모든 정보를 가산하고, 이어서 가산 결과를 제2 클록 신호(CLK2)의 상승 에지에서 제1 레지스터(703)에 저장한다. 다음 제2 클록 신호(CLK2)의 상승 에지에서, 제1 레지스터(703)에 저장된 최상위 비트는 제2 레지스터(705)에 저장될 것이고, K개의 다상 입력 신호들 중 하나를 제1 K→1 멀티플렉서(721)의 제1 출력 신호로서 선택하기 위한 제1 K→1 멀티플렉서(721)의 선택 신호로서 역할한다.
제2 가산기(741)는 주파수 제어 워드(F)와 제1 레지스터(703)에 저장된 최상위 비트를 가산하고, 이어서 가산 결과를 제2 클록 신호(CLK2)의 상승 에지에서 제3 레지스터(743)에 저장한다. 다음 제1 클록 신호(CLK1)의 상승 에지에서, 제3 레지스터(743)에 저장된 정보는 제4 레지스터(745)에 저장되고, K개의 다상 입력 신호들 중 하나를 제2 K→1 멀티플렉서(723)의 제2 출력 신호로서 선택하기 위한 제2 K→1 멀티플렉서(723)의 선택 신호로서 사용될 것이다.
제1 클록 신호(CLK1)의 상승 에지에서, 2→1 멀티플렉서(725)는 제1 K→1 멀티플렉서(721)로부터 출력되는 제1 출력 신호 및 제2 K→1 멀티플렉서(723)로부터 출력되는 제2 출력 신호 중 하나를 2→1 멀티플렉서(725)의 출력 신호로서 선택하고, 2→1 멀티플렉서(725)의 출력 신호는 D 플립플롭(761)의 입력 클록 신호로서 역할한다.
예를 들어, 도 11a 및 도 11b에 도시된 바와 같은 TAF-DPS 합성기에 의해 출력되는 출력 신호(Sout)의 주기(Tdco)는 상기 수학식 1에 의해 계산될 수 있다. 예를 들어, 주파수 제어 워드는 F=I+r의 형태로 설정되고, 여기서 I는 [2, 2K]의 범위에 있는 정수이고, r은 0이다.
그에 부가하여, TAF-DPS의 작동 원리는, L. XIU, “Nanometer Frequency Synthesis beyond the Phase-Locked Loop”, Piscataway, NJ 08854, USA, John Wiley IEEE-press, 2012 및 L. XIU, “From Frequency to Time-Average-Frequency: a Paradigm Shift in the Design of Electronic System”, Piscataway, NJ 08854, USA, John Wiley IEEE-press, 2015와 같은, 문헌들을 참조할 수 있다. 문헌들의 전체 내용은 이로써 참조에 의해 포함된다.
예를 들어, 도 2 및 도 6에 도시된 바와 같이, 일부 실시예들에서, 주파수 고정 루프(10)는 제1 주파수 분주 회로(13)를 추가로 포함한다. 제1 주파수 분주 회로(13)는 목표 주파수(
Figure 112020054065433-pct00081
)에 기초하여 피드백 주파수(
Figure 112020054065433-pct00082
)를 생성하고, 피드백 주파수(
Figure 112020054065433-pct00083
)를 갖는 피드백 신호를 제어 회로(11)에 입력하도록 구성된다.
예를 들어, 제1 주파수 분주 회로(13)의 주파수 분주 계수는 N일 수 있고, 따라서 피드백 주파수(
Figure 112020054065433-pct00084
)는:
Figure 112020054065433-pct00085
으로서 표현되고, 여기서
Figure 112020054065433-pct00086
는 피드백 주파수를 나타내고,
Figure 112020054065433-pct00087
는 목표 주파수를 나타내며, N은 제1 주파수 분주 회로(13)의 주파수 분주 계수를 나타내고, N은 양의 정수이다.
예를 들어, 일부 예들에서, 입력 주파수(
Figure 112020054065433-pct00088
)는 특정 피드백 주파수(
Figure 112020054065433-pct00089
)와 정확히 동일할 수 있고, 이 때에, 입력 주파수(
Figure 112020054065433-pct00090
)와 주파수 제어 워드(F) 사이의 관계는:
[수학식 2]
Figure 112020054065433-pct00091
로서 표현될 수 있고, 여기서
Figure 112020054065433-pct00092
는 기본 시간 유닛의 주파수를 나타낸다.
예를 들어, 상기 관계 표현식(수학식 2)에 기초하여, 주파수 제어 워드(F)는:
Figure 112020054065433-pct00093
으로서 표현될 수 있다. 이것으로부터, 주파수 제어 워드(F)가 또한 기본 시간 유닛의 주파수(
Figure 112020054065433-pct00094
)에 관련되어 있음을 알 수 있다. 도 6에 도시된 바와 같이, 기본 시간 유닛 생성 서브 회로(120)는 기본 시간 유닛(△)을 신호 생성 서브 회로(112)에 출력하도록 추가로 구성된다.
예를 들어, 다른 예들에서, 입력 주파수(
Figure 112020054065433-pct00095
)가 어떠한 피드백 주파수(
Figure 112020054065433-pct00096
)와도 완전히 동일하지 않고, 본 개시내용의 실시예들에 의해 제공된 주파수 고정 루프는 평균-시간-주파수라는 개념에 따라 2개의 주파수에 의해 임의의 입력 주파수를 생성할 수 있다. 이 때에, 입력 주파수(
Figure 112020054065433-pct00097
)와 주파수 제어 워드(F) 사이의 관계는:
[수학식 3]
Figure 112020054065433-pct00098
로서 표현될 수 있고, 여기서 f1과 f2 둘 다는 피드백 주파수를 나타내며, p와 q는 계수들이고, p는 f1의 가중치를 나타내며, q는 f2의 가중치를 나타내고,
Figure 112020054065433-pct00099
는 기본 시간 유닛의 주파수를 나타내며, F는 주파수 제어 워드를 나타낸다. 예를 들어, f1은 제1 피드백 주파수를 나타내고, f2는 제2 피드백 주파수를 나타내며, p는 제1 피드백 주파수(f1)의 발생 확률을 나타내고, q는 제2 피드백 주파수(f2)의 발생 확률을 나타낸다. 따라서, 상기 관계 표현식(수학식 3)에 따르면, 최종적으로, 주파수 제어 워드(F)는 2개의 정수 사이에서 발진하고, 게다가 고정 상태에 진입한다.
도 12는 본 개시내용의 실시예에 의해 제공된 주파수 고정 루프의 주파수 트래킹 특성들의 개략 다이어그램이다. 도 12에 도시된 바와 같이, 입력 주파수(
Figure 112020054065433-pct00100
)가 특정 고정 값(예를 들어, 20MHz)인 경우에, 주파수 고정 루프(10)의 출력의 목표 주파수(
Figure 112020054065433-pct00101
)는 제1 주파수 값과 제2 주파수 값 사이에서 발진하고(예를 들어, 제1 주파수 값과 제2 주파수 값 둘 다는 고정 값들임), 주파수 고정 루프(10)는 출력의 목표 주파수를 고정시키고, 이 경우에, 주파수 고정 루프(10)에 의해 출력되는 출력 신호의 제1 평균 목표 주파수는 제1 주파수 값 및 제2 주파수 값에 기초하여 획득될 수 있으며; 입력 주파수(
Figure 112020054065433-pct00102
)가 갑자기 변하는(예를 들어, 입력 주파수(
Figure 112020054065433-pct00103
)가 38MHz로 되는) 경우에, 주파수 고정 루프(10)는 신속하게 반응하고 짧은 시간 후에 또다시 고정 상태에 도달한다. 이 때에, 주파수 고정 루프(10)의 출력의 목표 주파수(
Figure 112020054065433-pct00104
)는 제3 주파수 값과 제4 주파수 값 사이에서 발진하고(예를 들어, 제3 주파수 값과 제4 주파수 값 둘 다는 고정 값들임), 이 경우에, 주파수 고정 루프(10)에 의해 출력되는 출력 신호의 제2 평균 목표 주파수는 제3 주파수 값 및 제4 주파수 값에 기초하여 획득될 수 있다. 도 12로부터 알 수 있는 바와 같이, 고정 상태에서, 주파수 고정 루프(10)에 의해 출력되는 목표 주파수는 2개의 주파수 사이에서 왔다갔다 발진하여 평균 주파수를 달성한다. 예를 들어, 본 개시내용의 실시예들에 의해 제공된 주파수 고정 루프(10)의 정확도의 실제 테스트 결과는 0.0125 ppb 정도로 높을 수 있다.
도 13은 본 개시내용의 실시예에 따른 다른 주파수 고정 루프의 회로 구조의 개략 다이어그램이다.
예를 들어, 소수 주파수 고정 루프는 현재의 주파수 고정 루프 분야에서의 설계 어려움이지만, 본 개시내용의 실시예들에 의해 제공된 주파수 고정 루프에서, 소수 자리들의 개수는 상대적으로 높을 수 있다. 예를 들어, 다른 실시예들에서, 도 13에 도시된 바와 같이, 주파수 고정 루프(10)는 제1 주파수 분주 회로(13) 및 제2 주파수 분주 회로(14)를 추가로 포함한다. 예를 들어 제1 주파수 분주 회로(13)는 목표 주파수에 기초하여 피드백 주파수를 생성하고 피드백 주파수를 갖는 피드백 신호를 제어 회로에 입력하도록 구성된다. 제2 주파수 분주 회로(14)는 입력 주파수에 대해 주파수 분주를 수행하여 제2 중간 주파수를 생성하고, 제2 중간 주파수를 갖는 제2 중간 신호를 제어 회로(11)에 입력하도록 구성된다.
예를 들어, 피드백 주파수(
Figure 112020054065433-pct00105
)는:
Figure 112020054065433-pct00106
로서 표현될 수 있고, 여기서
Figure 112020054065433-pct00107
는 목표 주파수를 나타내고, P는 제1 주파수 분주 회로(13)의 제1 주파수 분주 계수를 나타내며, P는 양의 정수이다. 도 13에 도시된 바와 같은 실시예에서의 제1 주파수 분주 회로(13)의 구조, 파라미터들(예를 들어, 제1 주파수 분주 계수(P) 등) 등은 도 2에 도시된 바와 같은 실시예에서의 제1 주파수 분주 회로(13)의 구조, 파라미터들(예를 들어, 제1 주파수 분주 계수(N) 등) 등과 동일할 수 있거나 상이할 수 있으며, 예를 들어, N은 P와 동일할 수 있거나 동일하지 않을 수 있음에 유의해야 한다. 본 개시내용은 이에 구체적으로 제한되지 않는다.
예를 들어, 제2 중간 주파수(
Figure 112020054065433-pct00108
)는:
Figure 112020054065433-pct00109
로서 표현되고, 여기서
Figure 112020054065433-pct00110
는 입력 주파수를 나타내고, D는 제2 주파수 분주 회로(14)의 제2 주파수 분주 계수를 나타내며, D는 양의 정수이고, P는 D보다 크거나 같다.
예를 들어, 도 2에 도시된 바와 같은 실시예에 의해 제공된 주파수 고정 루프는 정수 주파수 체배를 달성할 수 있고, 도 13에 도시된 바와 같은 실시예에 의해 제공된 주파수 고정 루프는 임의의 값의 주파수 체배 또는 주파수 분주를 달성할 수 있다. 일부 예들에서, 출력된 목표 주파수의 정확도를 여전히 ppb 레벨로 유지하기 위해, 주파수 고정 루프는 0.0078125(1/128)을 소수 분해능으로서 사용한다.
제2 주파수 분주 회로(14)에 의해 입력 주파수에 대해 주파수 분주를 수행하는 것을 제외하고는, 도 13에 도시된 바와 같은 실시예에 의해 제공된 주파수 고정 루프 내의 나머지 회로들의 구조 및 기능이 도 2에 도시된 바와 같은 주파수 고정 루프 내의 회로들의 구조 및 기능과 동일하며, 여기서 또다시 설명되지 않을 것임에 유의해야 한다.
예를 들어, 일부 예들에서, 입력 주파수(
Figure 112020054065433-pct00111
)는 특정 피드백 주파수(
Figure 112020054065433-pct00112
)와 정확히 동일할 수 있고, 이 경우에, 입력 주파수(
Figure 112020054065433-pct00113
)와 주파수 제어 워드 사이의 관계는:
Figure 112020054065433-pct00114
로서 표현되고, 여기서
Figure 112020054065433-pct00115
는 기본 시간 유닛의 주파수를 나타내고, F는 주파수 제어 워드를 나타낸다.
예를 들어, 다른 예들에서, 입력 주파수(
Figure 112020054065433-pct00116
)가 어떠한 피드백 주파수(
Figure 112020054065433-pct00117
)와도 완전히 동일하지 않고, 본 개시내용의 실시예들에 의해 제공된 주파수 고정 루프는 평균-시간-주파수라는 개념에 따라 2개의 주파수에 의해 임의의 입력 주파수를 생성할 수 있다. 이 경우에, 입력 주파수(
Figure 112020054065433-pct00118
)와 주파수 제어 워드 사이의 관계는:
Figure 112020054065433-pct00119
로서 표현되고, 여기서 f1과 f2 둘 다는 피드백 주파수를 나타내며, p와 q는 계수들이고, p는 f1의 가중치를 나타내며, q는 f2의 가중치를 나타내고,
Figure 112020054065433-pct00120
는 기본 시간 유닛의 주파수를 나타내며, F는 주파수 제어 워드를 나타낸다.
도 14는 본 개시내용의 실시예에 따른 주파수 고정 루프의 주파수 비의 테스트 다이어그램이다. 도 14에 도시된 바와 같이, 가로 좌표는 샘플링 시간을 나타내고, 샘플링 시간의 단위는 나노초(ns)이며, 세로 좌표는 목표 주파수와 입력 주파수 사이의 주파수 비를 나타낸다. 도 14에서 알 수 있는 바와 같이, 목표 주파수와 입력 주파수 사이의 주파수 비는 1.83ppb의 범위에 있고, 정확도가 높다. 이것으로부터, 본 개시내용의 실시예에 의해 제공된 주파수 고정 루프가 소수 분해능이 0.0078125에 도달하는 경우에 여전히 높은 정밀도를 유지할 수 있음을 알 수 있다.
본 개시내용의 적어도 하나의 실시예는 전자 디바이스를 또한 제공한다. 도 15는 본 개시내용의 실시예에 의해 제공된 전자 디바이스의 개략 블록 다이어그램이다.
예를 들어, 도 15에 도시된 바와 같이, 본 개시내용의 실시예에 의해 제공된 전자 디바이스(1)는 주파수 소스(20) 및 본 개시내용의 상기 실시예들 중 임의의 것에 따른 주파수 고정 루프(10)를 포함할 수 있다.
예를 들어, 주파수 소스(20)는 입력 주파수를 갖는 입력 신호를 제공하고 입력 신호를 주파수 고정 루프(10)에게 전송하도록 구성된다.
예를 들어, 주파수 소스(20)는 자려 발진 소스 및 합성 주파수 소스를 포함할 수 있다. 자려 발진 소스는 수정 발진기, 공동 발진기, 전압 제어 발진기 등을 포함한다. 합성 주파수 소스는 직접 아날로그 주파수 소스, 직접 디지털 주파수 소스, 간접 아날로그 주파수 소스, 및 간접 디지털 주파수 소스를 포함한다.
주파수 고정 루프에 대한 상세한 설명은 주파수 고정 루프의 앞서 언급된 실시예들에서의 관련 설명을 참조할 수 있으며 여기서 또다시 반복되지 않을 것임에 유의해야 한다.
본 개시내용의 적어도 하나의 실시예는 주파수 생성 방법을 또한 제공한다. 도 16은 본 개시내용의 실시예에 의해 제공된 주파수 생성 방법의 개략 플로차트이다. 본 개시내용의 실시예들에 의해 제공된 주파수 생성 방법은 본 개시내용의 실시예들 중 임의의 것에서 설명된 주파수 고정 루프에 기초하여 구현될 수 있다.
예를 들어, 도 16에 도시된 바와 같이, 본 개시내용의 실시예들에 의해 제공되는 주파수 생성 방법은 이하의 동작들을 포함할 수 있다:
S11: 입력 주파수와 피드백 주파수 사이의 크기 관계를 판단하여 제어 신호를 획득하고, 제어 신호에 따라 주파수 제어 워드를 결정하는 단계;
S12: 주파수 제어 워드에 따라 목표 주파수를 갖는 출력 신호를 생성 및 출력하는 단계.
예를 들어, 단계(S11)에서, 제어 신호는 제1 서브 제어 신호 및 제2 서브 제어 신호를 포함한다. 입력 주파수와 피드백 주파수 사이의 크기 관계를 판단하여 제어 신호를 획득하는 단계는: 입력 주파수가 피드백 주파수보다 큰 경우에 제1 서브 제어 신호를 생성하는 단계, 및 입력 주파수가 피드백 주파수보다 작은 경우에 제1 서브 제어 신호와 상이한 제2 서브 제어 신호를 생성하는 단계를 포함할 수 있다.
본 개시내용의 실시예들에 의해 제공된 주파수 생성 방법은 입력 주파수와 피드백 주파수 사이의 크기에 따라 주파수 제어 워드를 생성하고, 이어서 주파수 제어 워드에 따라 목표 주파수를 생성하도록 제어한다. 입력 주파수는 임의의 값일 수 있고 목표 주파수에 대응할 필요는 없다. 주파수 생성 방법은, 높은 정밀도, 빠른 응답 속도, 낮은 전력 소비, 작은 부피, 프로그래밍가능성 등과 같은, 특성들을 갖는다.
예를 들어, 단계(S11)에서, 제어 신호에 따라 주파수 제어 워드를 결정하는 동작은 이하의 동작들을 포함할 수 있다:
제1 서브 제어 신호에 따라, 조정될 주파수 제어 워드로부터 제1 조정 파라미터를 감산하여 주파수 제어 워드를 생성하는 것; 또는, 제2 서브 제어 신호에 따라, 조정될 주파수 제어 워드에 제2 조정 파라미터를 가산하여 주파수 제어 워드를 생성하는 것.
예를 들어, 제1 조정 파라미터와 제2 조정 파라미터는 동일하며, 예를 들어, 둘 다 1이다.
예를 들어, 단계(S12)에서, 목표 주파수를 갖는 출력 신호는 TAF-DPS 합성기에 의해 생성될 수 있다.
주파수 생성 방법의 설명을 위해, 상기의 주파수 고정 루프의 설명이 참조될 수 있음에 유의해야 한다. 예를 들어, 단계(S11)는 본 개시내용의 실시예들 중 임의의 것에 따른 주파수 고정 루프 내의 제어 회로에 의해 구현될 수 있고, 단계(S12)는 본 개시내용의 실시예들 중 임의의 것에 따른 주파수 고정 루프 내의 디지털 제어 발진 회로에 의해 구현될 수 있으며, 유사한 동작들 또는 단계들은 여기서 또다시 반복되지 않을 것이다.
본 개시내용에 대해, 이하의 사항들이 설명될 필요가 있다:
(1) 본 개시내용의 실시예들의 도면들은 본 개시내용의 실시예들에 관련된 구조들을 참조할 뿐이고, 다른 구조들은 일반적인 설계를 참조할 수 있다.
(2) 상충이 없는 경우에, 본 개시내용의 실시예들 및 실시예들에서의 특징들은 서로 조합되어 새로운 실시예들을 획득할 수 있다.
위에서 설명된 것은 본 개시내용의 예시적인 실시예들에 불과하고, 본 개시내용의 범위를 정의하는 것으로 의도되지 않으며, 본 개시내용의 범위는 첨부된 청구항들에 의해 결정된다.

Claims (16)

  1. 주파수 고정 루프로서,
    입력 주파수와 피드백 주파수 사이의 크기 관계를 판단하여 제어 신호를 획득하고, 상기 제어 신호에 따라 주파수 제어 워드(frequency control word)를 결정하도록 구성되는 제어 회로 - 상기 제어 신호는 제1 서브 제어 신호 및 제2 서브 제어 신호를 포함하고, 상기 제어 회로는 상기 입력 주파수가 상기 피드백 주파수보다 큰 경우에 상기 제1 서브 제어 신호를 생성하도록 구성되며, 상기 제어 회로는 상기 입력 주파수가 상기 피드백 주파수보다 작은 경우에 상기 제1 서브 제어 신호와 상이한 상기 제2 서브 제어 신호를 생성하도록 구성됨 -; 및
    상기 주파수 제어 워드에 따라 목표 주파수를 갖는 출력 신호를 생성 및 출력하도록 구성되는 디지털 제어 발진 회로
    를 포함하고,
    상기 제어 회로는 상기 제어 신호에 따라 상기 주파수 제어 워드를 생성하도록 구성되는 신호 생성 서브 회로를 포함하고,
    상기 신호 생성 서브 회로는, 상기 제1 서브 제어 신호에 따라, 조정될 주파수 제어 워드로부터 제1 조정 파라미터를 감산하여 상기 주파수 제어 워드를 생성하도록 구성되거나; 또는
    상기 신호 생성 서브 회로는, 상기 제2 서브 제어 신호에 따라, 상기 조정될 주파수 제어 워드에 제2 조정 파라미터를 가산하여 상기 주파수 제어 워드를 생성하도록 구성되는, 주파수 고정 루프.
  2. 제1항에 있어서, 상기 제어 회로는 주파수 검출기를 포함하며,
    상기 주파수 검출기는 상기 입력 주파수와 상기 피드백 주파수 사이의 상기 크기 관계를 판단하여 상기 제어 신호를 획득하도록 구성되고, 상기 주파수 검출기는 상기 입력 주파수가 상기 피드백 주파수보다 큰 경우에 상기 제1 서브 제어 신호를 생성 및 출력하도록 구성되며, 상기 주파수 검출기는 상기 입력 주파수가 상기 피드백 주파수보다 작은 경우에 상기 제2 서브 제어 신호를 생성 및 출력하도록 구성되고;
    상기 신호 생성 서브 회로는 클록 신호의 제어 하에서 상기 주파수 제어 워드를 상기 디지털 제어 발진 회로에 출력하도록 구성되며,
    상기 클록 신호는 상기 출력 신호 또는 상기 피드백 주파수를 갖는 피드백 신호인, 주파수 고정 루프.
  3. 삭제
  4. 제2항에 있어서, 상기 신호 생성 서브 회로는 동작 모듈 및 저장 모듈을 포함하며,
    상기 동작 모듈은, 상기 제1 서브 제어 신호에 따라, 조정될 주파수 제어 워드로부터 제1 조정 파라미터를 감산하여 상기 주파수 제어 워드를 생성하도록 구성되거나, 또는 상기 동작 모듈은, 상기 제2 서브 제어 신호에 따라, 상기 조정될 주파수 제어 워드에 제2 조정 파라미터를 가산하여 상기 주파수 제어 워드를 생성하도록 구성되며;
    상기 저장 모듈은 상기 조정될 주파수 제어 워드 및 상기 주파수 제어 워드를 저장하도록 구성되는, 주파수 고정 루프.
  5. 제2항 또는 제4항에 있어서, 상기 주파수 검출기는 제1 회로, 제2 회로, 및 제3 주파수 분주 회로를 포함하며,
    상기 피드백 신호의 피드백 주기는 제1 에지, 제2 에지, 및 제3 에지를 포함하고, 상기 제2 에지는 상기 제1 에지와 상기 제3 에지 사이에 있으며,
    상기 제3 주파수 분주 회로는 상기 입력 주파수를 갖는 입력 신호를 수신하고 상기 입력 신호에 대해 주파수 분주를 수행하여 제1 중간 주파수를 갖는 제1 중간 신호를 획득하도록 구성되고;
    상기 제1 회로는 상기 제1 에지의 제1 논리 값, 상기 제2 에지의 제2 논리 값, 및 상기 제3 에지의 제3 논리 값을 판단 및 출력하도록 구성되며;
    상기 제2 회로는 상기 제1 논리 값, 상기 제2 논리 값, 및 상기 제3 논리 값에 따라 상기 제1 서브 제어 신호 또는 상기 제2 서브 제어 신호를 생성 및 출력하도록 구성되는, 주파수 고정 루프.
  6. 제5항에 있어서, 상기 제3 주파수 분주 회로의 제3 주파수 분주 계수는 2이고,
    상기 제1 회로는 제1 D 플립플롭, 제2 D 플립플롭, 제3 D 플립플롭, 제4 D 플립플롭, 및 제1 NOT 게이트를 포함하며, 상기 제2 회로는 제1 XOR 게이트, 제2 XOR 게이트, 제2 NOT 게이트, 제3 NOT 게이트, 제1 AND 게이트, 및 제2 AND 게이트를 포함하고,
    상기 제1 D 플립플롭의 데이터 입력 단자는 상기 제1 중간 신호를 수신하도록 구성되며, 상기 제1 D 플립플롭의 클록 입력 단자는 상기 피드백 신호를 수신하도록 구성되고, 상기 제1 D 플립플롭의 출력 단자는 상기 제2 D 플립플롭의 데이터 입력 단자 및 상기 제1 XOR 게이트의 제1 데이터 입력 단자에 접속되며, 상기 제1 D 플립플롭의 출력 단자는 상기 제1 논리 값을 출력하도록 구성되고;
    상기 제2 D 플립플롭의 클록 입력 단자는 상기 피드백 신호를 수신하도록 구성되며, 상기 제2 D 플립플롭의 출력 단자는 상기 제2 XOR 게이트의 제1 데이터 입력 단자에 접속되고, 상기 제2 D 플립플롭의 출력 단자는 상기 제3 논리 값을 출력하도록 구성되며;
    상기 제1 NOT 게이트는 상기 피드백 신호를 수신하고 상기 피드백 신호를 반전시켜 중간 피드백 신호를 획득하도록 구성되고;
    상기 제3 D 플립플롭의 데이터 입력 단자는 상기 제1 중간 신호를 수신하도록 구성되며, 상기 제3 D 플립플롭의 클록 입력 단자는 상기 중간 피드백 신호를 수신하도록 구성되고, 상기 제3 D 플립플롭의 출력 단자는 상기 제4 D 플립플롭의 데이터 입력 단자에 접속되며;
    상기 제4 D 플립플롭의 클록 입력 단자는 상기 피드백 신호를 수신하도록 구성되고, 상기 제4 D 플립플롭의 출력 단자는 상기 제1 XOR 게이트의 제2 데이터 입력 단자 및 상기 제2 XOR 게이트의 제2 데이터 입력 단자에 접속되며, 상기 제4 D 플립플롭의 출력 단자는 상기 제2 논리 값을 출력하도록 구성되고;
    상기 제1 XOR 게이트의 출력 단자는 상기 제2 NOT 게이트의 입력 단자 및 상기 제1 AND 게이트의 제1 데이터 입력 단자에 접속되며;
    상기 제2 XOR 게이트의 출력 단자는 상기 제3 NOT 게이트의 입력 단자 및 상기 제1 AND 게이트의 제2 데이터 입력 단자에 접속되고;
    상기 제2 NOT 게이트의 출력 단자는 상기 제2 AND 게이트의 제1 데이터 입력 단자에 접속되며, 상기 제3 NOT 게이트의 출력 단자는 상기 제2 AND 게이트의 제2 데이터 입력 단자에 접속되고;
    상기 제1 AND 게이트의 출력 단자는 상기 제1 서브 제어 신호를 출력하도록 구성되며, 상기 제2 AND 게이트의 출력 단자는 상기 제2 서브 제어 신호를 출력하도록 구성되는, 주파수 고정 루프.
  7. 제2항 또는 제4항에 있어서, 상기 주파수 제어 워드는 양의 정수인, 주파수 고정 루프.
  8. 제7항에 있어서, 상기 제1 조정 파라미터 및 상기 제2 조정 파라미터 둘 다는 1인, 주파수 고정 루프.
  9. 제2항 또는 제4항에 있어서, 제1 주파수 분주 회로를 추가로 포함하며,
    상기 제1 주파수 분주 회로는 상기 목표 주파수에 기초하여 상기 피드백 주파수를 생성하고 상기 피드백 주파수를 갖는 상기 피드백 신호를 상기 제어 회로에 입력하도록 구성되고,
    상기 피드백 주파수는:
    Figure 112022019268509-pct00121

    으로서 표현되고,
    Figure 112022019268509-pct00122
    는 상기 피드백 주파수를 나타내고,
    Figure 112022019268509-pct00123
    는 상기 목표 주파수를 나타내며, N은 상기 제1 주파수 분주 회로의 제1 주파수 분주 계수를 나타내고, N은 양의 정수인, 주파수 고정 루프.
  10. 제9항에 있어서, 상기 입력 주파수와 상기 주파수 제어 워드 사이의 관계는:
    Figure 112020054065433-pct00124

    로서 표현되고,
    Figure 112020054065433-pct00125
    는 기본 시간 유닛(base time unit)의 주파수를 나타내고, F는 상기 주파수 제어 워드를 나타내거나; 또는,
    상기 입력 주파수와 상기 주파수 제어 워드 사이의 관계는:
    Figure 112020054065433-pct00126

    로서 표현되고, f1과 f2 둘 다는 상기 피드백 주파수를 나타내고, p와 q는 계수들이며, p는 f1의 가중치를 나타내고, q는 f2의 가중치를 나타내며,
    Figure 112020054065433-pct00127
    는 상기 기본 시간 유닛의 주파수를 나타내고, F는 상기 주파수 제어 워드를 나타내는, 주파수 고정 루프.
  11. 제2항 또는 제4항에 있어서, 제1 주파수 분주 회로 및 제2 주파수 분주 회로를 추가로 포함하며,
    상기 제1 주파수 분주 회로는 상기 목표 주파수에 기초하여 상기 피드백 주파수를 생성하고, 상기 피드백 주파수를 갖는 상기 피드백 신호를 상기 제어 회로에 입력하도록 구성되고,
    상기 제2 주파수 분주 회로는 상기 입력 주파수에 대해 주파수 분주를 수행하여 제2 중간 주파수를 생성하고, 상기 제2 중간 주파수를 갖는 제2 중간 신호를 상기 제어 회로에 입력하도록 구성되며,
    상기 피드백 주파수는:
    Figure 112022019268509-pct00128

    로서 표현되고,
    Figure 112022019268509-pct00129
    는 상기 피드백 주파수를 나타내고,
    Figure 112022019268509-pct00130
    는 상기 목표 주파수를 나타내며, P는 상기 제1 주파수 분주 회로의 제1 주파수 분주 계수를 나타내고, P는 양의 정수이며,
    상기 제2 중간 주파수는:
    Figure 112022019268509-pct00131

    로서 표현되고,
    Figure 112022019268509-pct00132
    는 상기 제2 중간 주파수를 나타내며,
    Figure 112022019268509-pct00133
    는 상기 입력 주파수를 나타내고, D는 상기 제2 주파수 분주 회로의 제2 주파수 분주 계수를 나타내며, D는 양의 정수이고, P는 D보다 크거나 같은, 주파수 고정 루프.
  12. 제11항에 있어서, 상기 입력 주파수와 상기 주파수 제어 워드 사이의 관계는:
    Figure 112020054065433-pct00134

    로서 표현되고,
    Figure 112020054065433-pct00135
    는 기본 시간 유닛의 주파수를 나타내며, F는 상기 주파수 제어 워드를 나타내거나; 또는,
    상기 입력 주파수와 상기 주파수 제어 워드 사이의 상기 관계는:
    Figure 112020054065433-pct00136

    로서 표현되고, f1과 f2 둘 다는 상기 피드백 주파수를 나타내며, p와 q는 계수들이고, p는 f1의 가중치를 나타내며, q는 f2의 가중치를 나타내고,
    Figure 112020054065433-pct00137
    는 상기 기본 시간 유닛의 주파수를 나타내며, F는 상기 주파수 제어 워드를 나타내는, 주파수 고정 루프.
  13. 제1항, 제2항 및 제4항 중 어느 한 항에 있어서, 상기 디지털 제어 발진 회로는:
    기본 시간 유닛을 생성 및 출력하도록 구성되는 기본 시간 유닛 생성 서브 회로; 및
    상기 주파수 제어 워드 및 상기 기본 시간 유닛에 따라 상기 목표 주파수를 갖는 상기 출력 신호를 생성 및 출력하도록 구성되는 주파수 조정 서브 회로
    를 포함하는, 주파수 고정 루프.
  14. 전자 디바이스로서,
    입력 주파수를 갖는 입력 신호를 제공하도록 구성되는 주파수 소스; 및
    제1항, 제2항 및 제4항 중 어느 한 항에 따른 주파수 고정 루프
    를 포함하는, 전자 디바이스.
  15. 제1항, 제2항 및 제4항 중 어느 한 항에 따른 주파수 고정 루프에 기초한 주파수 생성 방법으로서,
    입력 주파수와 피드백 주파수 사이의 크기 관계를 판단하여 제어 신호를 획득하고, 상기 제어 신호에 따라 주파수 제어 워드를 결정하는 단계 - 상기 제어 신호는 제1 서브 제어 신호 및 제2 서브 제어 신호를 포함하고, 상기 제1 서브 제어 신호는 상기 입력 주파수가 상기 피드백 주파수보다 큰 경우에 생성되고, 상기 제1 서브 제어 신호와 상이한 상기 제2 서브 제어 신호는 상기 입력 주파수가 상기 피드백 주파수보다 작은 경우에 생성됨 -; 및
    상기 주파수 제어 워드에 따라 목표 주파수를 갖는 출력 신호를 생성 및 출력하는 단계
    를 포함하는, 주파수 생성 방법.
  16. 제15항에 있어서, 상기 제어 신호에 따라 상기 주파수 제어 워드를 결정하는 단계는:
    상기 제1 서브 제어 신호에 따라, 조정될 주파수 제어 워드로부터 제1 조정 파라미터를 감산하여 상기 주파수 제어 워드를 생성하는 단계; 또는,
    상기 제2 서브 제어 신호에 따라, 상기 조정될 주파수 제어 워드에 제2 조정 파라미터를 가산하여 상기 주파수 제어 워드를 생성하는 단계
    를 포함하는, 주파수 생성 방법.
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