CN111642138B - 锁频环、电子设备和频率生成方法 - Google Patents

锁频环、电子设备和频率生成方法 Download PDF

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Abstract

一种锁频环、电子设备和频率生成方法。该锁频环包括：控制电路，被配置为判断输入频率和反馈频率的大小关系以得到控制信号，并根据控制信号确定频率控制字，其中，控制信号包括第一子控制信号和第二子控制信号，当输入频率大于反馈频率时，控制电路被配置为生成第一子控制信号，当输入频率小于反馈频率时，控制电路被配置为生成不同于第一子控制信号的第二子控制信号；数字控制振荡电路，被配置为根据频率控制字，生成并输出具有目标频率的输出信号。

Description

锁频环、电子设备和频率生成方法
技术领域
本公开的实施例涉及一种锁频环、电子设备和频率生成方法。
背景技术
随着工业的快速发展和物联网的快速普及，智能器件需要具备低功耗的特性。在智能器件中，集成电路智能芯片能控制和处理所有的电子信息。在集成电路智能芯片内部，时钟信号用于驱动和协调各个电子器件的活动。可靠的时钟处理单元对于集成电路智能芯片的工作不可或缺。
目前，在电子芯片中，锁相环是使用最多的时钟处理单元。按设计类型，锁相环可分为模拟锁相环、数字锁相环和数模混合锁相环。模拟锁相环具有精度高、响应快等特点，但模拟锁相环的电路体积大、成本高、研发周期长、不易于移植。压控振荡器很难做成数字形式，因此锁相环需要包括模拟电路，基于此，数模混合锁相环是目前应用最多的。在数模混合锁相环中，压控振荡器采用模拟电路的形式，而鉴相器、环路滤波器、分频器等其他部件采用数字电路的形式，从而有利于控制和缩小电路。
发明内容
本公开至少一实施例提供一种锁频环，包括：
控制电路，被配置为判断输入频率和反馈频率的大小关系以得到控制信号，并根据所述控制信号确定频率控制字，其中，所述控制信号包括第一子控制信号和第二子控制信号，当所述输入频率大于所述反馈频率时，所述控制电路被配置为生成所述第一子控制信号，当所述输入频率小于所述反馈频率时，所述控制电路被配置为生成不同于所述第一子控制信号的所述第二子控制信号；
数字控制振荡电路，被配置为根据所述频率控制字，生成并输出具有目标频率的输出信号。
例如，在本公开至少一实施例提供的锁频环中，所述控制电路包括鉴频器和信号生成子电路，
所述鉴频器被配置为判断所述输入频率和所述反馈频率的大小关系，以得到所述控制信号，其中，所述鉴频器被配置为在所述输入频率大于所述反馈频率时生成并输出所述第一子控制信号，所述鉴频器被配置为在所述输入频率小于所述反馈频率时生成并输出所述第二子控制信号；
所述信号生成子电路被配置为根据所述控制信号生成所述频率控制字，并在时钟信号的控制下输出所述频率控制字至所述数字控制振荡电路，
其中，所述时钟信号为所述输出信号或具有所述反馈频率的反馈信号。
例如，在本公开至少一实施例提供的锁频环中，所述信号生成子电路被配置为根据所述第一子控制信号，将待调节频率控制字减去第一调节参数，以生成所述频率控制字；或者，
所述信号生成子电路被配置为根据所述第二子控制信号，将所述待调节频率控制字加上第二调节参数，以生成所述频率控制字。
例如，在本公开至少一实施例提供的锁频环中，所述信号生成子电路包括运算模块和存储模块，
所述运算模块被配置根据所述第一子控制信号，将所述待调节频率控制字减去所述第一调节参数，以生成所述频率控制字，或者，所述运算模块被配置为根据所述第二子控制信号，将所述待调节频率控制字加上所述第二调节参数，以生成所述频率控制字；
所述存储模块被配置为存储所述待调节频率控制字和所述频率控制字。
例如，在本公开至少一实施例提供的锁频环中，所述鉴频器包括第一电路、第二电路和第三分频电路，
其中，所述反馈信号的一个反馈周期包括第一边沿、第二边沿和第三边沿，所述第二边沿位于所述第一边沿和所述第三边沿之间，
所述第三分频电路被配置为接收具有所述输入频率的输入信号，并对其进行分频以得到具有第一中间频率的第一中间信号；
所述第一电路被配置为判断并输出所述第一边沿的第一逻辑值、所述第二边沿的第二逻辑值和所述第三边沿的第三逻辑值；
所述第二电路被配置为根据所述第一逻辑值、所述第二逻辑值和所述第三逻辑值，生成并输出所述第一子控制信号或所述第二子控制信号。
例如，在本公开至少一实施例提供的锁频环中，所述第三分频电路的第三分频系数为2，所述第一电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器和第一非门，所述第二电路包括第一异或门、第二异或门、第二非门、第三非门、第一与门和第二与门，
所述第一D触发器的数据输入端被配置为接收所述第一中间信号，所述第一D触发器的时钟输入端被配置为接收所述反馈信号，所述第一D触发器的输出端连接至所述第二D触发器的数据输入端和所述第一异或门的第一数据输入端，所述第一D触发器的输出端被配置为输出所述第一逻辑值；
所述第二D触发器的时钟输入端被配置为接收所述反馈信号，所述第二D触发器的输出端连接至所述第二异或门的第一数据输入端，所述第二D触发器的输出端被配置为输出所述第三逻辑值；
所述第一非门被配置为接收所述反馈信号，并对所述反馈信号进行反相以得到中间反馈信号；
所述第三D触发器的数据输入端被配置为接收所述第一中间信号，所述第三D触发器的时钟输入端被配置为接收所述中间反馈信号，所述第三D触发器的输出端连接至所述第四D触发器的数据输入端；
所述第四D触发器的时钟输入端被配置为接收所述反馈信号，所述第四D触发器的输出端连接至所述第一异或门的第二数据输入端和所述第二异或门的第二数据输入端，所述第四D触发器的输出端被配置为输出所述第二逻辑值；
所述第一异或门的输出端连接至所述第二非门的输入端和所述第一与门的第一数据输入端；
所述第二异或门的输出端连接至所述第三非门的输入端和所述第一与门的第二数据输入端；
所述第二非门的输出端连接至所述第二与门的第一数据输入端，所述第三非门的输出端连接至所述第二与门的第二数据输入端；
所述第一与门的输出端被配置为输出所述第一子控制信号，所述第二与门的输出端被配置为输出所述第二子控制信号。
例如，在本公开至少一实施例提供的锁频环中，其中，所述频率控制字为正整数。
例如，在本公开至少一实施例提供的锁频环中，所述第一调节参数和所述第二调节参数均为1。
例如，本公开至少一实施例提供的锁频环还包括第一分频电路，其中，所述第一分频电路被配置为基于所述目标频率生成所述反馈频率，并将具有所述反馈频率的所述反馈信号输入至所述控制电路，
所述反馈频率表示为：
fb＝fdco/N，
其中，fb表示所述反馈频率，fdco表示所述目标频率，N表示所述第一分频电路的第一分频系数，N为正整数。
例如，在本公开至少一实施例提供的锁频环中，所述输入频率与所述频率控制字的关系表示为：
其中，fΔ表示基准时间单位的频率，F表示所述频率控制字；或者，
所述输入频率与所述频率控制字的关系表示为：
其中，f1和f2均表示所述反馈频率，p、q均为系数，p表示f1的权重，q表示f2的权重，fΔ表示基准时间单位的频率，F表示所述频率控制字。
例如，本公开至少一实施例提供的锁频环还包括第一分频电路和第二分频电路，
其中，所述第一分频电路被配置为基于所述目标频率生成所述反馈频率，并将具有所述反馈频率的所述反馈信号输入至所述控制电路，
所述第二分频电路被配置为对所述输入频率进行分频以生成第二中间频率，并将具有所述第二中间频率的第二中间信号输入至所述控制电路，
所述反馈频率表示为：
fb＝fdco/P，
其中，fb表示所述反馈频率，fdco表示所述目标频率，P表示所述第一分频电路的第一分频系数，P为正整数，
所述第二中间频率表示为：
fim2＝fi/D，
其中，fim2表示所述第二中间频率，fi表示所述输入频率，D表示所述第二分频电路的第二分频系数，D为正整数，且P大于等于D。
例如，在本公开至少一实施例提供的锁频环中，所述输入频率与所述频率控制字的关系表示为：
其中，fΔ表示基准时间单位的频率，F表示所述频率控制字；或者，
所述输入频率与所述频率控制字的关系表示为：
其中，f1和f2均表示所述反馈频率，p、q均为系数，p表示f1的权重，q表示f2的权重，fΔ表示基准时间单位的频率，F表示所述频率控制字。
例如，在本公开至少一实施例提供的锁频环中，其中，所述数字控制振荡电路包括：
基准时间单位生成子电路，被配置为生成并输出基准时间单位；以及
频率调节子电路，被配置为根据所述频率控制字和所述基准时间单位生成并输出具有所述目标频率的所述输出信号。
本公开至少一实施例还提供一种电子设备，包括：
频率源，被配置为提供具有输入频率的输入信号；以及
根据上述任一项所述的锁频环。
本公开至少一实施例还提供一种基于根据上述任一所述的锁频环的频率生成方法，包括：
判断输入频率和反馈频率的大小关系以得到控制信号，并根据所述控制信号确定频率控制字，其中，所述控制信号包括第一子控制信号和第二子控制信号，当所述输入频率大于所述反馈频率时，生成所述第一子控制信号，当所述输入频率小于所述反馈频率时，生成不同于所述第一子控制信号的第二子控制信号；
根据所述频率控制字，生成并输出具有目标频率的输出信号。
例如，在本公开一实施例提供的频率生成方法中，根据所述控制信号确定频率控制字，包括：
根据所述第一子控制信号，将待调节频率控制字减去第一调节参数，以生成所述频率控制字；或者，
根据所述第二子控制信号，将待调节频率控制字加上第二调节参数，以生成所述频率控制字。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种锁频环的示意性框图；
图2为本公开一实施例提供的一种锁频环的结构示意图；
图3为本公开一实施例提供的一种鉴频器的电路结构示意图；
图4A为本公开一实施例提供的一种鉴频器生成第一子控制信号时的一种时序图；
图4B为本公开一实施例提供的一种鉴频器生成第一子控制信号时的另一种时序图；
图4C为本公开一实施例提供的一种鉴频器生成第二子控制信号时的一种时序图；
图4D为本公开一实施例提供的一种鉴频器生成第二子控制信号时的另一种时序图；
图5为本公开一实施例提供的一种信号生成子电路的结构示意图；
图6为本公开一实施例提供的另一种锁频环的结构示意图；
图7A示出了本公开一实施例提供一种基准时间单位生成子电路的示意性框图；
图7B示出了本公开一实施例提供一种基准时间单位生成子电路的示意性结构图；
图8为本公开一实施例提供的一种K个相位均匀间隔的基准输出信号的示意图；
图9示出了本公开一实施例提供的一种频率调节子电路的示意性框图；
图10示出了本公开一实施例提供的一种频率调节子电路的工作原理示意图；
图11A为本公开一实施例提供的一种频率调节子电路的结构示意图；
图11B为本公开一实施例提供的另一种频率调节子电路的结构示意图；
图12为本公开一实施例提供的一种锁频环的频率追踪特性示意图；
图13为本公开一实施例提供的又一种锁频环的电路结构示意图；
图14为本公开一实施例提供的一种锁频环的频率比值的测试图；
图15为本公开一实施例提供的一种电子设备的示意性框图
图16为本公开一实施例提供的一种频率生成方法。
具体实施方式
为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。
时钟信号是重要的控制信号。时钟信号可以通过频率源直接产生，也可以通过锁相环(PLL)间接产生。数字锁相环是目前锁相环领域的研发重点。全数字锁相环路(ADPLL)中的振荡器被称为数字振荡器，该数字振荡器的频率由采用数字值的变量控制。ADPLL降低了模拟设计的复杂性，使其适用于数字处理。然而，这种ADPLL中的数字振荡器包括大量的模拟电路，并不是纯数字电路。
本公开至少一实施例提供一种锁频环、电子设备和频率生成方法。该锁频环利用输入频率和反馈频率的大小控制生成频率控制字，然后基于时间平均频率直接周期(TAF-DPS)合成器生成目标频率，具有精度高、响应速度快、功耗低、体积小、可编程等特点。输入频率可以为任意值而不需要与目标频率对应，且该锁频环为纯数字电路，易于集成在各种芯片中。该锁频环可用于微电子、传感、控制、测量、驱动等领域。
下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图1为本公开一实施例提供的一种锁频环的示意性框图，图2为本公开一实施例提供的一种锁频环的结构示意图。
例如，如图1所示，该锁频环10可以包括控制电路11和数字控制振荡电路12。控制电路11被配置为判断输入频率和反馈频率的大小关系以得到控制信号，并根据控制信号确定频率控制字。例如，控制信号可以包括第一子控制信号和第二子控制信号，当输入频率大于反馈频率时，控制电路11被配置为生成第一子控制信号，当输入频率小于反馈频率时，控制电路11被配置为生成不同于第一子控制信号的第二子控制信号。数字控制振荡电路12被配置为根据频率控制字，生成并输出具有目标频率的输出信号。
例如，输入频率可以为任意值。具有输入频率的输入信号可以由频率源(例如，频率源可以包括自激振荡源和合成频率源)生成。例如，输入频率可以表示频率源实际生成并输出的信号的频率。目标频率表示用户期望得到的信号的频率。例如，目标频率表示锁频环10输出的信号能够达到的频率。例如，目标频率和输入频率的比值可以为任意值。
例如，如图2所示，控制电路11包括鉴频器111和信号生成子电路112。
例如，如图2所示，鉴频器111被配置为判断输入频率fi和反馈频率fb的大小关系，以得到控制信号。例如，鉴频器111被配置为在输入频率fi大于反馈频率fb时生成并输出第一子控制信号Cf，鉴频器100被配置为在输入频率fi小于反馈频率fb时生成并输出第二子控制信号Cs。
例如，在一个示例中，第一子控制信号Cf处于第一电平时有效，而处于第二电平时无效。同样地，第二子控制信号Cs处于第一电平时有效，而处于第二电平时无效。需要注意的是，在本公开中，第一电平可以表示高电平，第二电平可以表示低电平，但不限于此，第一电平可以表示低电平，相应地，第二电平可以表示高电平。第一电平和第二电平的设置可以视具体的实际情况而定，本公开的实施例对此不作限制。本公开的实施例以第一电平表示高电平和第二电平表示低电平为例进行描述，以下各实施例与此相同，不再赘述。
例如，在输入频率fi大于反馈频率fb时，鉴频器111被配置为生成并输出处于第一电平的第一子控制信号Cf和处于第二电平的第二子控制信号Cs。在输入频率fi小于反馈频率fb时，鉴频器111被配置为生成并输出处于第一电平的第二子控制信号Cs和处于第二电平的第一子控制信号Cf。在输入频率fi等于反馈频率fb时，鉴频器111被配置为生成并输出处于第二电平的第一子控制信号Cf和处于第二电平的第二子控制信号Cs。也就是说，在输入频率fi大于反馈频率fb时，第一子控制信号Cf有效，第二子控制信号Cs无效；在输入频率fi小于反馈频率fb时，第二子控制信号Cs有效，第一子控制信号Cf无效；在输入频率fi等于反馈频率fb时，第一子控制信号Cf和第二子控制信号Cs均无效。需要说明的是，在输入频率fi大于反馈频率fb时，鉴频器111也可以仅生成并输出处于第一电平的第一子控制信号Cf；在输入频率fi小于反馈频率fb时，鉴频器111也可以仅生成并输出处于第一电平的第二子控制信号Cs；在输入频率fi等于反馈频率fb时，鉴频器111则不输出信号。
图3为本公开一实施例提供的一种鉴频器的电路结构示意图，图4A为本公开一实施例提供的一种鉴频器生成第一子控制信号时的一种时序图，图4B为本公开一实施例提供的一种鉴频器生成第一子控制信号时的另一种时序图，图4C为本公开一实施例提供的一种鉴频器生成第二子控制信号时的一种时序图，图4D为本公开一实施例提供的一种鉴频器生成第二子控制信号时的另一种时序图。
例如，如图3所示，鉴频器111可以包括第一电路1110、第二电路1111和第三分频电路1112。
例如，如图4A-4D所示，具有反馈频率fb的反馈信号Sb的一个反馈周期Tb可以包括第一边沿EG1、第二边沿EG2和第三边沿EG3，第二边沿EG2位于第一边沿EG1和第三边沿EG3之间。在图4A和图4B所示的示例中，第一边沿EG1和第三边沿EG3均为上升沿，即反馈信号Sb从低电平变为高电平的边沿；第二边沿EG2则为下降沿，即反馈信号Sb从高电平变为低电平的边沿。但本公开不限于此，第一边沿EG1和第三边沿EG3也可以均为下降沿，相应地，第二边沿EG2为上升沿。
例如，在本公开中，鉴频器111的响应时间为反馈信号Sb的一个反馈周期Tb，响应速度快。
需要说明的是，在图4A-4D中，Si表示具有输入频率fi的输入信号，Sim1表示具有第一中间频率fim1的第一中间信号，Sb表示具有反馈频率fb的反馈信号。
例如，如图3所示，第三分频电路1112被配置为接收具有输入频率fi的输入信号Si，并对其进行分频以得到具有第一中间频率fim1的第一中间信号Sim1。例如，第三分频电路1112的第三分频系数为2。
例如，如图3所示，第一电路1110被配置为判断并输出第一边沿EG1的第一逻辑值LO1、第二边沿EG2的第二逻辑值LO2和第三边沿EG3的第三逻辑值LO3。第二电路1111被配置为根据第一逻辑值LO1、第二逻辑值LO2和第三逻辑值LO3，生成并输出第一子控制信号或第二子控制信号。
例如，第一电路1110可以包括第一输入端、第二输入端、第一时钟端、第二时钟端、第一输出端、第二输出端和第三输出端。第一电路1110的第一输入端和第二输入端被配置为接收第一中间信号Sim1，第一电路1110的第一时钟端和第二时钟端被配置为接收反馈信号Sb，第一电路1110的第一输出端被配置为输出第一边沿EG1的第一逻辑值LO1，第一电路1110的第二输出端被配置为输出第二边沿EG2的第二逻辑值LO2，第一电路1110的第三输出端被配置为输出第三边沿EG3的第三逻辑值LO3。
例如，第二电路1111可以包括第一输入端、第二输入端、第三输入端、第四输入端、第一输出端和第二输出端。第一电路1110的第一输出端与第二电路1111的第一输入端电连接，第一电路1110的第二输出端与第二电路1111的第二输入端和第三输入端电连接，第一电路1110的第三输出端与第二电路1111的第四输入端电连接，第二电路1111的第一输出端被配置为输出第一子控制信号，第二电路1111的第二输出端被配置为输出第二子控制信号。
例如，在一个示例中，如图3所示，第一电路1110可以包括第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4和第一非门NR1。第二电路1111包括第一异或门XR1、第二异或门XR2、第二非门NR2、第三非门NR3、第一与门AR1和第二与门AR2。
例如，每个D触发器可以包括数据输入端D、时钟输入端C、预置端SET、复位端CLR、输出端Q和输出端例如，如图3所示，第一电路1110的第一输入端为第一D触发器D1的数据输入端D，第一电路1110的第二输入端为第三D触发器D3的数据输入端D，第一电路1110的第一时钟端包括第一D触发器D1的时钟输入端C、第二D触发器D2的时钟输入端C和第四D触发器D4的时钟输入端C，第一电路1110的第二时钟端为第一非门NR1的输入端，第一电路1110的第一输出端为第一D触发器D1的输出端Q，第一电路1110的第二输出端为第四D触发器D4的输出端Q，第一电路1110的第三输出端为第二D触发器D2的输出端Q。
例如，第二电路1111的第一输入端为第一异或门XR1的第一数据输入端，第二电路1111的第二输入端为第一异或门XR1的第二数据输入端，第二电路1111的第三输入端为第二异或门XR1的第二数据输入端，第二电路1111的第四输入端为第二异或门XR1的第一数据输入端，第二电路1111的第一输出端为第一与门AR1的输出端，第二电路1111的第二输出端为第二与门AR2的输出端。
例如，如图3所示，第一D触发器D1的数据输入端D电连接至第三分频电路1112的输出端，且被配置为接收第一中间信号Sim1，第一D触发器D1的时钟输入端C被配置为接收反馈信号Sb，第一D触发器D1的输出端Q连接至第二D触发器D2的数据输入端D和第一异或门XR1的第一数据输入端，且第一D触发器D1的输出端Q被配置为输出第一逻辑值LO1。第二D触发器D2的时钟输入端C被配置为接收反馈信号Sb，第二D触发器D2的输出端Q连接至第二异或门XR2的第一数据输入端，第二D触发器D2的输出端Q被配置为输出第三逻辑值LO3。
例如，如图3所示，第一非门NR1被配置为接收反馈信号Sb，并对反馈信号Sb进行反相以得到中间反馈信号。例如，第一非门NR1的输入端被配置为接收反馈信号，第一非门NR1的输出端被配置为输出中间反馈信号。
例如，如图3所示，第三D触发器D3的数据输入端D电连接至第三分频电路1112的输出端，且被配置为接收第一中间信号Sim1，第三D触发器D3的时钟输入端C电连接至第一非门NR1的输出端，且被配置为接收中间反馈信号，第三D触发器D3的输出端Q连接至第四D触发器D4的数据输入端D。第四D触发器D4的时钟输入端C被配置为接收反馈信号Sb，第四D触发器D4的输出端Q连接至第一异或门XR1的第二数据输入端和第二异或门XR2的第二数据输入端，第四D触发器D4的输出端Q被配置为输出第二逻辑值LO2。
例如，如图3所示，第一异或门XR1的输出端连接至第二非门NR2的输入端和第一与门AR1的第一数据输入端；第二异或门XR2的输出端连接至第三非门NR3的输入端和第一与门AR1的第二数据输入端；第二非门NR2的输出端连接至第二与门AR2的第一数据输入端，第三非门NR3的输出端连接至第二与门AR2的第二数据输入端；第一与门AR1的输出端被配置为输出第一子控制信号Cf，第二与门AR2的输出端被配置为输出第二子控制信号Cs。
例如，如图4A所示，当输入频率fi大于反馈频率fb时，在某一时刻，与反馈信号Sb的第一边沿EG1对应的第一中间信号Sim1的电平为低电平，则此时第一边沿EG1的第一逻辑值LO1为0；与反馈信号Sb的第二边沿EG2对应的第一中间信号Sim1的电平为高电平，则此时第二边沿EG2的第二逻辑值LO2为1；与反馈信号Sb的第三边沿EG3对应的第一中间信号Sim1的电平为低电平，则此时第三边沿EG3的第三逻辑值LO3为0。在图4A所示的示例中，在该时刻，第一异或门XR1接收第一逻辑值LO1(即0)和第二逻辑值LO2(即1)，并根据第一逻辑值LO1和第二逻辑值LO2输出逻辑值1，第二异或门XR2接收第二逻辑值LO2(即1)和第三逻辑值(即0)，并根据第二逻辑值LO2和第三逻辑值LO3输出逻辑值1。此时，第一与门AR1的第一数据输入端和第二数据输入端均接收逻辑值1，由此，第一与门AR1输出高电平的第一子控制信号Cf；第二与门AR2的第一数据输入端和第二数据输入端均接收逻辑值0，由此，第二与门AR2输出低电平的第二子控制信号Cs。
例如，如图4B所示，当输入频率fi大于反馈频率fb时，在某一时刻，与反馈信号Sb的第一边沿EG1对应的第一中间信号Sim1的电平为高电平，则此时第一边沿EG1的第一逻辑值LO1为1；与反馈信号Sb的第二边沿EG2对应的第一中间信号Sim1的电平为低电平，则此时第二边沿EG2的第二逻辑值LO2为0；与反馈信号Sb的第三边沿EG3对应的第一中间信号Sim1的电平为高电平，则此时第三边沿EG3的第三逻辑值LO3为1。在图4B所示的示例中，在该时刻，第一异或门XR1接收第一逻辑值LO1(即1)和第二逻辑值LO2(即0)，并根据第一逻辑值LO1和第二逻辑值LO2输出逻辑值1，第二异或门XR2接收第二逻辑值LO2(即0)和第三逻辑值LO3(即1)，并根据第二逻辑值LO2和第三逻辑值LO3输出逻辑值1。此时，第一与门AR1的第一数据输入端和第二数据输入端均接收逻辑值1，由此，第一与门AR1输出高电平的第一子控制信号Cf；第二与门AR2的第一数据输入端和第二数据输入端均接收逻辑值0，由此，第二与门AR2输出低电平的第二子控制信号Cs。
需要说明的是，在输入频率fi大于反馈频率fb的情况下，除了图4A和图4B所示的时刻之外，在第一逻辑值LO1、第二逻辑值LO2和第三逻辑值LO3的控制下，第一异或门XR1和第二异或门XR2其中之一输出逻辑值1，另一个则输出逻辑值0，在这些情况下，第一与门AR1输出低电平的第一子控制信号Cf；第二与门AR2输出低电平的第二子控制信号Cs。
例如，如图4C所示，当输入频率fi小于反馈频率fb时，在某一时刻，与反馈信号Sb的第一边沿EG1对应的第一中间信号Sim1的电平为高电平，则此时第一边沿EG1的第一逻辑值LO1为1；与反馈信号Sb的第二边沿EG2对应的第一中间信号Sim1的电平为高电平，则此时第二边沿EG2的第二逻辑值LO2为1；与反馈信号Sb的第三边沿EG3对应的第一中间信号Sim1的电平为高电平，则此时第三边沿EG3的第三逻辑值LO3为1。在图4C所示的示例中，在该时刻，第一异或门XR1接收第一逻辑值LO1(即1)和第二逻辑值LO2(即1)，并根据第一逻辑值LO1和第二逻辑值LO2输出逻辑值0，第二异或门XR2接收第二逻辑值LO2(即1)和第三逻辑值LO3(即1)，并根据第二逻辑值LO2和第三逻辑值LO3输出逻辑值0。此时，第一与门AR1的第一数据输入端和第二数据输入端均接收逻辑值0，由此，第一与门AR1输出低电平的第一子控制信号Cf；第二与门AR2的第一数据输入端和第二数据输入端均接收逻辑值1，由此，第二与门AR2输出高电平的第二子控制信号Cs。
例如，如图4D所示，当输入频率fi小于反馈频率fb时，在某一时刻，与反馈信号Sb的第一边沿EG1对应的第一中间信号Sim1的电平为低电平，则此时第一边沿EG1的第一逻辑值LO1为0；与反馈信号Sb的第二边沿EG2对应的第一中间信号Sim1的电平为低电平，则此时第二边沿EG2的第二逻辑值LO2为0；与反馈信号Sb的第三边沿EG3对应的第一中间信号Sim1的电平为低电平，则此时第三边沿EG3的第三逻辑值LO3为0。在图4D所示的示例中，在该时刻，第一异或门XR1接收第一逻辑值LO1(即0)和第二逻辑值LO2(即0)，并根据第一逻辑值LO1和第二逻辑值LO2输出逻辑值0，第二异或门XR2接收第二逻辑值LO2(即0)和第三逻辑值LO3(即0)，并根据第二逻辑值LO2和第三逻辑值LO3输出逻辑值0。此时，第一与门AR1的第一数据输入端和第二数据输入端均接收逻辑值0，由此，第一与门AR1输出低电平的第一子控制信号Cf；第二与门AR2的第一数据输入端和第二数据输入端均接收逻辑值1，由此，第二与门AR2输出高电平的第二子控制信号Cs。
需要说明的是，在输入频率fi小于反馈频率fb的情况下，除了图4C和图4D所示的时刻之外，在第一逻辑值LO1、第二逻辑值LO2和第三逻辑值LO3的控制下，第一异或门XR1和第二异或门XR2其中之一输出逻辑值1，另一个则输出逻辑值0，在这些情况下，第一与门AR1输出低电平的第一子控制信号Cf；第二与门AR2输出低电平的第二子控制信号Cs。
例如，如图2所示，信号生成子电路112被配置为根据控制信号生成频率控制字F，并在时钟信号Clk的控制下输出频率控制字F至数字控制振荡电路12。例如，时钟信号可以为输出信号或具有反馈频率的反馈信号。
例如，频率控制字F可以为正整数，从而可以提高输出的目标频率的准确度。但本公开不限于此，频率控制字F也可以为正实数，即频率控制字可以包括小数部分和整数部分。
例如，信号生成子电路112被配置为根据第一子控制信号Cf，将待调节频率控制字减去第一调节参数，以生成频率控制字F；或者，信号生成子电路112被配置为根据第二子控制信号Cs，将待调节频率控制字加上第二调节参数，以生成频率控制字F。
例如，在调节频率控制字之前(例如，锁频环被投入使用之前)，待调节频率控制字可以随机设置，或者根据实际需求设置。在后续调节过程中，待调节频率控制字为相邻上一次调节得到的频率控制字，也就是说，例如，在第一次调节过程中，信号生成子电路112根据控制信号调节初始的待调节频率控制字，以得到例如第一频率控制字，第一频率控制字被输出至数字控制振荡电路12，同时，该第一频率控制字也可以被存储在信号生成子电路112中以作为例如第二次调节过程中的待调节频率控制字；在第二次调节过程中，信号生成子电路112根据控制信号调节第一频率控制字，以得到例如第二频率控制字，第二频率控制字被输出至数字控制振荡电路12，同时，该第二频率控制字也可以被存储在信号生成子电路112中以作为例如第三次调节过程中的待调节频率控制字，依此类推。
图5为本公开一实施例提供的一种信号生成子电路的结构示意图。
例如，在一些实施例中，如图5所示，信号生成子电路112可以包括运算模块1120和存储模块1121。运算模块1120被配置根据第一子控制信号Cf，将待调节频率控制字减去第一调节参数，以生成频率控制字F；或者，运算模块1120被配置为根据第二子控制信号Cs，将待调节频率控制字加上第二调节参数，以生成频率控制字F。存储模块1121被配置为存储待调节频率控制字和频率控制字F。
例如，在一些实施例中，第一调节参数和第二调节参数的符号相同，第一调节参数和第二调节参数可以相同，且第一调节参数和第二调节参数均为1。但本公开不限于此，例如，第一调节参数和第二调节参数均为2；又例如，第一调节参数和第二调节参数也可以不相同，第一调节参数可以为1，而第二调节参数可以为2。在另一些实施例中，第一调节参数和第二调节参数的符号可以相反，例如，第一调节参数可以为-1，而第二调节参数可以为1，此时，信号生成子电路112可以包括加法器和存储模块。加法器被配置根据第一子控制信号Cf，将待调节频率控制字加上第一调节参数，以生成频率控制字F；或者，加法器被配置为根据第二子控制信号Cs，将待调节频率控制字加上第二调节参数，以生成频率控制字F。存储模块被配置为存储待调节频率控制字和频率控制字F。
例如，信号生成子电路112还可以包括输出模块(未示出)，输出模块用于在时钟信号Clk的控制下从例如存储模块1121获取频率控制字F，并将该频率控制字F输出至数字控制振荡电路12。
例如，存储模块1121可以为各种类型的存储介质。运算模块1120和输出模块可以利用硬件电路实现。运算模块1120例如可以采用晶体管、电阻、电容和放大器等元件构成。输出模块例如可以采用触发器等元件构成。当然，运算模块1120和输出模块的功能也可以通过软件实现。例如，存储模块1121中还可以存储计算机指令和数据，处理器可以执行存储模块1121中存储的计算机指令和数据以实现运算模块1120和输出模块的功能。
图6为本公开一实施例提供的另一种锁频环的结构示意图。
例如，如图6所示，数字控制振荡电路12可以包括基准时间单位生成子电路120和频率调节子电路121。基准时间单位生成子电路120被配置为生成并输出基准时间单位。频率调节子电路121被配置为根据频率控制字和基准时间单位生成并输出具有目标频率fdco的输出信号。
图7A示出了本公开一实施例提供一种基准时间单位生成子电路的示意性框图；图7B示出了本公开一实施例提供一种基准时间单位生成子电路的示意性结构图；图8为本公开一实施例提供的一种K个相位均匀间隔的基准输出信号的示意图。
例如，基准时间单位生成子电路120被配置为生成并输出K个相位均匀间隔的基准输出信号以及基准时间单位△。如图7A所示，基准时间单位生成子电路120可以包括压控振荡器(VCO)1201、锁相环回路电路1202和K个输出端1203。压控振荡器1201被配置为以预定振荡频率振荡。锁相环回路电路1202被配置为将压控振荡器1201的输出频率锁定为基准输出频率。K个输出端1203被配置为输出K个相位均匀间隔的基准输出信号，其中，K为大于1的正整数。例如，K＝16、32、128或其他数值。
例如，基准时间单位可以表示为△，基准输出频率可以表示为fd。如图8所示，基准时间单位△是K个输出端1203输出的任意两个相邻的输出信号之间的时间跨度(timespan)。基准时间单位△通常由多级压控振荡器1201生成。压控振荡器1201生成的信号的频率fvco可以通过锁相环回路电路1202锁定到已知的基准输出频率fd，即fd＝fvco。
例如，基准时间单位△可以使用以下公式计算：
Δ＝Td/K＝1/(K·fd)
其中，Td表示多级压控振荡器1201生成的信号的周期。fΔ表示基准时间单位的频率，则fΔ＝1/Δ＝K·fd。
例如，如图7B所示，锁相环回路电路1202包括相位检测器(PFD)、环路滤波器(LPF)和分频器(FN)。例如，在本公开实施例中，首先，具有参考频率的参考信号可以被输入到相位检测器，然后进入环路滤波器，接着进入压控振荡器，最后压控振荡器生成的具有预定振荡频率fvco的信号可以通过分频器进行分频以得到分频信号的分频频率fvco/N0，分频频率fvco/N0反馈到相位检测器，相位检测器用于比较参考信号的参考频率与分频频率fvco/N0，当参考频率与分频频率fvco/N的频率和相位相等时，两者之间的误差为零，此时，锁相环回路电路1202处于锁定状态。
例如，环路滤波器可以为低通滤波器。分频器的分频系数为N0，N0为实数，且N0大于或等于1。
值得注意的是，图7B所示的电路结构仅是基准时间单位生成子电路120的一种示例性的实现方式。基准时间单位生成子电路120的具体结构并不限于此，其还可以由其他电路结构构建而成，本公开在此不作限制。例如，K和△可以根据实际需求预先设置，且固定不变。
图9示出了本公开一实施例提供的一种频率调节子电路的示意性框图；图10示出了本公开一实施例提供的一种频率调节子电路的工作原理示意图。
例如，如图9所示，频率调节子电路121包括第一输入模块1211、第二输入模块1212和输出模块1213。第一输入模块1211被配置为接收来自基准时间单位生成子电路120输出的K个相位均匀间隔的基准输出信号和基准时间单位。第二输入模块1212被配置为接收来自控制电路11的频率控制字F。输出模块1213被配置为生成并输出与频率控制字和基准时间单位相匹配的具有目标频率的输出信号。
例如，频率调节子电路121可以包括时间平均频率直接周期(TAF-DPS)合成器。时间平均频率直接周期合成(Time-Average-Frequency Direct Period Synthesis，TAF-DPS)技术是一种新兴的频率合成技术，其基于新的时间平均频率概念可以生成任何频率的脉冲信号。也就是说，TAF-DPS合成器能够实现小频率粒度的精细频率调整。此外，因为每个单个脉冲是直接构建的，所以TAF-DPS合成器的输出频率可以瞬间改变，也即具有频率切换的迅速性。实验证明，TAF-DPS合成器的频率粒度可以达到几个ppb(parts per billion)。更重要的是，TAF-DPS的频率切换速度是可量化的。也就是说，从接收频率控制字更新的时刻到频率切换的时刻的响应时间可以根据时钟周期来计算。这些特性使TAF-DPS成为用作数控振荡器(DCO)的理想电路模块。TAF-DPS合成器可以作为本公开实施例中的频率调节子电路121的一种具体实现方式。
由此，本公开实施例提供的锁频环的优点包括，但不限于：
(1)低成本和实现的灵活性。基于TAF-DPS的锁频环以完全使用数字化设计，通过HDL编码烧制到可编程的逻辑器件中(例如，FPGA)，锁频环的参数也可以方便地随时重新设置。因此，无需使用特制的专用电路，使用一般的FPGA或其他可编程器件即可实现锁频环的功能。当然，也可以采用ASIC来实现锁频环的功能。
(2)高精度。TAF-DPS输出的脉冲信号的频率/周期可以精确地被控制，其频率分辨率可以到达十亿分率，从而可以有效提高时间的同步精度。
(3)基于TAF-DPS的锁频环将小数型锁频环和整数型锁频环的架构去异化，小数型锁频环和整数型锁频环中主要的鉴频器、振荡器等的结构相同。
(4)基于TAF-DPS的锁频环输出的时钟信号抖动(jitter)只与TAF-DPS相关，与整个锁频环中的其他器件无关。因为整个锁频环是依靠数字信号传输的，TAF-DPS只要收到频率控制字，便会输出相应的频率，因此输出信号的质量只与TAF-DPS相关，更有利于时钟信号一致性分析。
例如，TAF-DPS合成器可以使用专用集成电路(例如，ASIC)或可编程逻辑器件(例如，FPGA)来实现。或者，TAF-DPS合成器可以使用传统的模拟电路器件来实现。本公开在此不作限定。
需要说明的是，在本公开中，ppm和ppb均可以用于表示频率偏差，ppm和ppb表示在一个特定中心频率下，允许的频率偏差的值。例如，X ppm表示最大频率误差是中心频率的百万分之X；同理，X ppb表示最大频率误差是中心频率的十亿分之X。频率以赫兹(Hz)为单位。
下面，将参考图10描述基于TAF-DPS合成器的频率调节子电路121的工作原理。
例如，如图10所示，基于TAF-DPS合成器510的频率调节子电路122具有两个输入：基准时间单位520和频率控制字530。频率控制字530表示为F，F＝I+r，且I是大于1的整数，r是分数。
例如，TAF-DPS合成器510具有一个输出CLK 550。该CLK 550是合成的时间平均频率时钟信号。在本公开的实施例中，CLK 550即为具有目标频率的输出信号。根据基准时间单位520，TAF-DPS合成器510可以产生两种类型的周期，即第一周期TA＝I·Δ和第二周期TB＝(I+1)·Δ。输出CLK 550是时钟脉冲串540，且该时钟脉冲串540由第一周期TA 541和第二周期TB542以交织的方式构成。分数r用于控制第二周期TB的出现概率，因此，r也可以确定第一周期TA的出现概率。例如，在本公开中，r为0。从而，TAF-DPS合成器510仅产生一种类型的周期，例如第一周期TA。
例如，如图10所示，输出信号CLK 550的周期TTAF-DPS可以用下面的公式表示：
Tdco＝(1-r)·TA+r·TB
＝TA+r·(TB-TA)＝TA+r·△＝I·△+r·△＝(I+r)·△＝I·△
因此，当频率控制字530为F＝I时，可以得到：
Tdco＝F·△ (1)
由上面的公式(1)可知，TAF-DPS合成器510输出的输出信号CLK的周期Tdco与频率控制字530呈线性比例。当频率控制字530发生变化时，TAF-DPS合成器510输出的输出信号的周期Tdco也将以相同的形式发生变化。
例如，基于上述公式(1)，目标频率fdco可以表示为：
fdco＝1/Tdco＝1/(F·△)＝f△/F，
其中，△表示基准时间单位，fΔ表示基准时间单位的频率。
图11A为本公开一实施例提供的一种频率调节子电路的结构示意图；图11B为本公开一实施例提供的另一种频率调节子电路的结构示意图。
下面，将参考图11A和11B描述TAF-DPS合成器的电路结构。
例如，如图11A所示，在一个实施例中，第一输入模块1211包括K→1多路复用器711。K→1多路复用器711具有用于接收K个相位均匀间隔的基准输出信号的多个输入端、控制输入端和输出端。
例如，输出模块1213包括触发电路730。触发电路730用于生成脉冲串。在本公开中，当r为0时，脉冲串例如由第一周期TA的脉冲信号构成。触发电路730包括D触发器7301、反相器7302和输出端7303。D触发器7301包括数据输入端、用于接收来自K→1多路复用器711的输出端的输出的时钟输入端和用于输出第一时钟信号CLK1的输出端。反相器7302包括用于接收第一时钟信号CLK1的反相器输入端和用于输出第二时钟信号CLK2的反相器输出端。触发电路730的输出端7303用于输出第一时钟信号CLK1作为具有目标频率fdco的输出信号Sout。
例如，第一时钟信号CLK1包括脉冲串。第二时钟信号CLK2连接到D触发器7301的数据输入端。
例如，第二输入模块1212包括逻辑控制电路740。逻辑控制电路740包括用于接收控制电路11输出的频率控制字F的输入端、用于接收第一时钟信号CLK1的时钟输入端和连接到第一输入模块1211的K→1多路复用器的控制输入端的输出端。
例如，如图11B所示，在另一个实施例中，第一输入模块1211包括第一K→1多路复用器721、第二K→1多路复用器723和2→1多路复用器725。第一K→1多路复用器721和第二K→1多路复用器723分别包括用于接收K个相位均匀间隔的信号的多个输入端、控制输入端和输出端。2→1多路复用器725包括控制输入端、输出端、用于接收第一K→1多路复用器721的输出的第一输入端和用于接收第二K→1多路复用器723的输出的第二输入端。
例如，如图11B所示，输出模块1213包括触发电路。触发电路用于生成脉冲串。触发电路包括D触发器761、反相器763和输出端762。D触发器761包括数据输入端、用于接收来自2→1多路复用器725的输出端的输出的时钟输入端和用于输出第一时钟信号CLK1的输出端。反相器763包括用于接收第一时钟信号CLK1的输入端和用于输出第二时钟信号CLK2的输出端。触发电路的输出端762用于输出第一时钟信号CLK1作为具有目标频率fdco的输出信号Sout。
例如，第一时钟信号CLK1连接到2→1多路复用器725的控制输入端，第二时钟信号CLK2连接到D触发器761的数据输入端。
例如，如图11B所示，第二输入模块1212包括第一逻辑控制电路70和第二逻辑控制电路74。第一逻辑控制电路70包括第一加法器701、第一寄存器703和第二寄存器705。第二逻辑控制电路74包括第二加法器741、第三寄存器743和第四寄存器745。
第一加法器701将频率控制字(F)和第一寄存器703存储的最高有效位(mostsignificant bits，例如，5比特)相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第一寄存器703中；或者，第一加法器701将频率控制字(F)和第一寄存器703存储的所有信息相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第一寄存器703中。在下一个第二时钟信号CLK2的上升沿时，第一寄存器703存储的最高有效位将被存储到第二寄存器705中，并作为第一K→1多路复用器721的选择信号，用于从K个多相位输入信号中选择一个信号作为第一K→1多路复用器721的第一输出信号。
第二加法器741将频率控制字(F)和第一寄存器703存储的最高有效位相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第三寄存器743中。在下一个第一时钟信号CLK1的上升沿时，第三寄存器743存储的信息将被存储到第四寄存器745中，并作为第二K→1多路复用器723的选择信号，用于从K个多相位输入信号中选择一个信号作为第二K→1多路复用器723的第二输出信号。
2→1多路复用器725在第一时钟信号CLK1的上升沿时，选择来自第一K→1多路复用器721的第一输出信号和来自第二K→1多路复用器723的第二输出信号中的一个作为2→1多路复用器725的输出信号，以作为D触发器761的输入时钟信号。
例如，图11A和图11B所示的TAF-DPS合成器输出的输出信号Sout的周期(Tdco)可以由上面的公式(1)计算得到。例如，频率控制字以F＝I+r的形式设置，其中，I是在[2，2K]的范围内的整数，r为0。
另外，关于TAF-DPS的工作原理，可以参考文献L.XIU,“Nanometer FrequencySynthesis beyond the Phase-Locked Loop”,Piscataway,NJ 08854,USA,John WileyIEEE-press,2012和L.XIU,“From Frequency to Time-Average-Frequency:a ParadigmShift in the Design of Electronic System”,Piscataway,NJ 08854,USA,John WileyIEEE-press,2015。在此通过引用并入其全部内容作为参考。
例如，如图2和图6所示，在一些实施例中，锁频环10还包括第一分频电路13。第一分频电路13被配置为基于目标频率fdco生成反馈频率fb，并将具有反馈频率fb的反馈信号输入至控制电路11。
例如，第一分频电路13的分频系数可以为N，从而反馈频率fb表示为：
fb＝fdco/N，
其中，fb表示反馈频率，fdco表示目标频率，N表示第一分频电路13的分频系数，N为正整数。
例如，在一些示例中，输入频率fi可以与某一个反馈频率fb正好完全相等，此时，输入频率fi与频率控制字F的关系可以表示为：
其中，fΔ表示基准时间单位的频率。
例如，基于上述关系式(2)，频率控制字F的可以表示为：
F＝fΔ/(fi·N)
由此可知，频率控制字F还与基准时间单位的频率fΔ相关。如图6所示，基准时间单位生成子电路120还被配置为输出基准时间单位△至信号生成子电路112。
例如，在另一些示例中，输入频率fi不与任何一个反馈频率fb完全相等，本公开实施例提供的锁频环可以依据平均时间频率的概念可以通过两个频率来组成任意的输入频率。此时，输入频率fi与频率控制字F的关系可以表示为：
其中，f1和f2均表示反馈频率，p、q均为系数，p表示f1的权重，q表示f2的权重，fΔ表示基准时间单位的频率，F表示频率控制字。例如，f1表示第一反馈频率，f2表示第二反馈频率，p表示第一反馈频率f1出现的概率，q表示第二反馈频率f2出现的概率。因此，根据上述关系式(3)可知，最后频率控制字F会在两个整数之间振荡，进而进入锁定状态。
图12为本公开一实施例提供的一种锁频环的频率追踪特性示意图。如图12所示，在输入频率fi为某一固定值(例如，20MHz)，锁频环10的输出的目标频率fdco在第一频率值和第二频率值(例如，该第一频率值和第二频率值均为定值)之间振荡，且锁频环10锁定输出的目标频率，此时锁频环10输出的输出信号的第一平均目标频率可以基于第一频率值和第二频率值得到；当输入频率fi突然改变(例如，输入频率fi变为38MHz)，则锁频环10迅速做出响应，并在短时间后再次达到锁定状态，此时，锁频环10的输出的目标频率fdco在第三频率值和第四频率值(例如，该第三频率值和第四频率值也均为定值)之间振荡，此时锁频环10输出的输出信号的第二平均目标频率可以基于第三频率值和第四频率值得到。从图12可以看出，在锁定状态下锁频环10输出的目标频率是在两个频率之间来回震荡，以实现平均频率。例如，本公开实施例提供的锁频环10的精度实际测试结果可以高达0.0125ppb。
图13为本公开一实施例提供的又一种锁频环的电路结构示意图。
例如，小数锁频环是目前锁频环领域的设计难点，但本公开实施例提供的锁频环中，小数位数可以较高。例如，在另一些实施例中，如图13所示，锁频环10还包括第一分频电路13和第二分频电路14。例如，第一分频电路1被配置为基于目标频率生成反馈频率，并将具有反馈频率的反馈信号输入至控制电路。第二分频电路14被配置为对输入频率进行分频以生成第二中间频率，并将具有第二中间频率的第二中间信号输入至控制电路11。
例如，反馈频率fb可以表示为：
fb＝fdco/P，
其中，fdco表示目标频率，P表示第一分频电路13的第一分频系数，P为正整数。需要说明的是，图13所示的实施例中的第一分频电路13的结构、参数(例如，第一分频系数P)等与图2所示的实施例中的第一分频电路13的结构、参数(例如，第一分频系数N)可以相同，也可以不相同，例如，N可以等于P，也可以不等于P。本公开对此不作具体限制。
例如，第二中间频率fim2表示为：
fim2＝fi/D，
其中，fi表示输入频率，D表示第二分频电路14的第二分频系数，D为正整数，且P大于等于D。
例如，图2所示的实施例提供的锁频环可以实现整数倍频，图13所示的实施例提供的锁频环能实现任意值的倍频或分频。在一些示例中，为了使输出的目标频率的精度仍在ppb量级，锁频环采用了0.0078125(1/128)作为小数的分辨率。
需要说明的是，除了通过第二分频电路14对输入频率进行分频之外，图13所示的实施例提供的锁频环中的其余电路的结构和功能与图2所示的锁频环中的各个电路的结构和功能相同，在此不再赘述。
例如，在一些示例中，输入频率fi可以与某一个反馈频率fb正好完全相等，此时，输入频率fi与频率控制字的关系表示为：
其中，fΔ表示基准时间单位的频率，F表示频率控制字。
例如，在另一些示例中，输入频率fi不与任何一个反馈频率fb完全相等，本公开实施例提供的锁频环可以依据平均时间频率的概念可以通过两个频率来组成任意的输入频率。此时，输入频率fi与频率控制字的关系表示为：
其中，f1和f2均表示反馈频率，p、q均为系数，p表示f1的权重，q表示f2的权重，fΔ表示基准时间单位的频率，F表示频率控制字。
图14为本公开一实施例提供的一种锁频环的频率比值的测试图。如图14所示，横坐标表示采样时间，采样时间的单位为纳秒(ns)，纵坐标表示目标频率与输入频率之间的频率比值。由图14可知，目标频率与输入频率之间的频率比值在1.83ppb范围内，精度较高。由此可知，本公开实施例提供的锁频环的小数分辨率达0.0078125时仍能保持高精度。
本公开至少一实施例还提供一种电子设备。图15为本公开一实施例提供的一种电子设备的示意性框图。
例如，如图15所示，本公开实施例提供的电子设备1可以包括：频率源20和上述任一项所述的锁频环10。
例如，频率源20被配置为提供具有输入频率的输入信号，并将该输入信号传输到锁频环10中。
例如，频率源20可以包括自激振荡源和合成频率源。自激振荡源包括晶体振荡器、腔体振荡器以及压控振荡器等。合成频率源包括直接模拟式频率源、直接数字式频率源、间接模拟式频率源和间接数字式频率源。
需要说明的是，关于锁频环的详细说明可以参考上述锁频环的实施例中的相关描述，在此不再赘述。
本公开至少一实施例还提供一种频率生成方法。图16为本公开一实施例提供的一种频率生成方法的示意性流程图。本公开实施例提供的频率生成方法可以基于本公开任一实施例所述的锁频环实现。
例如，如图16所示，本公开实施例提供的频率生成方法可以包括以下操作：
S11：判断输入频率和反馈频率的大小关系以得到控制信号，并根据控制信号确定频率控制字；
S12：根据频率控制字，生成并输出具有目标频率的输出信号。
例如，在步骤S11中，控制信号包括第一子控制信号和第二子控制信号。判断输入频率和反馈频率的大小关系以得到控制信号的步骤可以包括：当输入频率大于反馈频率时，生成第一子控制信号，当输入频率小于反馈频率时，生成不同于第一子控制信号的第二子控制信号。
本公开实施例提供的频率生成方法利用输入频率和反馈频率的大小控制生成频率控制字，然后根据频率控制字生成目标频率，输入频率可以为任意值而不需要与目标频率对应。该频率生成方法具有精度高、响应速度快、功耗低、体积小、可编程等特点。
例如，在步骤S11中，根据控制信号确定频率控制字的操作可以包括：
根据第一子控制信号，将待调节频率控制字减去第一调节参数，以生成频率控制字；或者，根据第二子控制信号，将待调节频率控制字加上第二调节参数，以生成频率控制字。
例如，第一调节参数和第二调节参数相同，且例如均为1。
例如，在步骤S12中，具有目标频率的输出信号可以由TAF-DPS合成器生成。
需要说明的是，对所述频率生成方法的描述，可以参考上文中对锁频环的描述，例如，步骤S11可以由本公开任一实施例所述的锁频环中的控制电路来实现，步骤S12可以由本公开任一实施例所述的锁频环中的数字控制振荡电路来实现，在此不再赘述类似的操作或步骤。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种锁频环，包括：
控制电路，被配置为判断输入频率和反馈频率的大小关系以得到控制信号，并根据所述控制信号确定频率控制字，其中，所述控制信号包括第一子控制信号和第二子控制信号，当所述输入频率大于所述反馈频率时，所述控制电路被配置为生成所述第一子控制信号，当所述输入频率小于所述反馈频率时，所述控制电路被配置为生成不同于所述第一子控制信号的所述第二子控制信号；
数字控制振荡电路，被配置为根据所述频率控制字，生成并输出具有目标频率的输出信号，
其中，所述控制电路包括鉴频器和信号生成子电路，所述信号生成子电路被配置为根据所述控制信号生成所述频率控制字，并在时钟信号的控制下输出所述频率控制字至所述数字控制振荡电路，
所述鉴频器被配置为判断所述输入频率和所述反馈频率的大小关系，以得到所述控制信号，其中，所述鉴频器被配置为在所述输入频率大于所述反馈频率时生成并输出所述第一子控制信号，所述鉴频器被配置为在所述输入频率小于所述反馈频率时生成并输出所述第二子控制信号，
所述鉴频器包括第一电路、第二电路和第三分频电路，所述时钟信号为具有所述反馈频率的反馈信号，
其中，所述反馈信号的一个反馈周期包括第一边沿、第二边沿和第三边沿，所述第二边沿位于所述第一边沿和所述第三边沿之间，
所述第三分频电路被配置为接收具有所述输入频率的输入信号，并对所述输入信号进行分频以得到具有第一中间频率的第一中间信号；
所述第一电路被配置为判断并输出所述第一边沿的第一逻辑值、所述第二边沿的第二逻辑值和所述第三边沿的第三逻辑值；
所述第二电路被配置为根据所述第一逻辑值、所述第二逻辑值和所述第三逻辑值，生成并输出所述第一子控制信号或所述第二子控制信号。
2.根据权利要求1所述的锁频环，其中，
所述信号生成子电路被配置为根据所述第一子控制信号，将待调节频率控制字减去第一调节参数，以生成所述频率控制字；或者，
所述信号生成子电路被配置为根据所述第二子控制信号，将所述待调节频率控制字加上第二调节参数，以生成所述频率控制字。
3.根据权利要求2所述的锁频环，其中，所述信号生成子电路包括运算模块和存储模块，
所述运算模块被配置根据所述第一子控制信号，将所述待调节频率控制字减去所述第一调节参数，以生成所述频率控制字，或者，所述运算模块被配置为根据所述第二子控制信号，将所述待调节频率控制字加上所述第二调节参数，以生成所述频率控制字；
所述存储模块被配置为存储所述待调节频率控制字和所述频率控制字。
4.根据权利要求1所述的锁频环，其中，所述第三分频电路的第三分频系数为2，
所述第一电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器和第一非门，所述第二电路包括第一异或门、第二异或门、第二非门、第三非门、第一与门和第二与门，
所述第一D触发器的数据输入端被配置为接收所述第一中间信号，所述第一D触发器的时钟输入端被配置为接收所述反馈信号，所述第一D触发器的输出端连接至所述第二D触发器的数据输入端和所述第一异或门的第一数据输入端，所述第一D触发器的输出端被配置为输出所述第一逻辑值；
所述第二D触发器的时钟输入端被配置为接收所述反馈信号，所述第二D触发器的输出端连接至所述第二异或门的第一数据输入端，所述第二D触发器的输出端被配置为输出所述第三逻辑值；
所述第一非门被配置为接收所述反馈信号，并对所述反馈信号进行反相以得到中间反馈信号；
所述第三D触发器的数据输入端被配置为接收所述第一中间信号，所述第三D触发器的时钟输入端被配置为接收所述中间反馈信号，所述第三D触发器的输出端连接至所述第四D触发器的数据输入端；
所述第四D触发器的时钟输入端被配置为接收所述反馈信号，所述第四D触发器的输出端连接至所述第一异或门的第二数据输入端和所述第二异或门的第二数据输入端，所述第四D触发器的输出端被配置为输出所述第二逻辑值；
所述第一异或门的输出端连接至所述第二非门的输入端和所述第一与门的第一数据输入端；
所述第二异或门的输出端连接至所述第三非门的输入端和所述第一与门的第二数据输入端；
所述第二非门的输出端连接至所述第二与门的第一数据输入端，所述第三非门的输出端连接至所述第二与门的第二数据输入端；
所述第一与门的输出端被配置为输出所述第一子控制信号，所述第二与门的输出端被配置为输出所述第二子控制信号。
5.根据权利要求2所述的锁频环，其中，所述频率控制字为正整数。
6.根据权利要求5所述的锁频环，其中，所述第一调节参数和所述第二调节参数均为1。
7.根据权利要求1或2所述的锁频环，还包括第一分频电路，
其中，所述第一分频电路被配置为基于所述目标频率生成所述反馈频率，并将具有所述反馈频率的所述反馈信号输入至所述控制电路，
所述反馈频率表示为：
fb＝fdco/N，
其中，fb表示所述反馈频率，fdco表示所述目标频率，N表示所述第一分频电路的第一分频系数，N为正整数。
8.根据权利要求7所述的锁频环，其中，所述输入频率与所述频率控制字的关系表示为：
其中，fΔ表示基准时间单位的频率，F表示所述频率控制字；或者，
所述输入频率与所述频率控制字的关系表示为：
其中，f1和f2均表示所述反馈频率，p、q均为系数，p表示f1的权重，q表示f2的权重，fΔ表示基准时间单位的频率，F表示所述频率控制字。
9.根据权利要求1或2所述的锁频环，还包括第一分频电路和第二分频电路，
其中，所述第一分频电路被配置为基于所述目标频率生成所述反馈频率，并将具有所述反馈频率的所述反馈信号输入至所述控制电路，
所述第二分频电路被配置为对所述输入频率进行分频以生成第二中间频率，并将具有所述第二中间频率的第二中间信号输入至所述控制电路，
所述反馈频率表示为：
fb＝fdco/P，
其中，fb表示所述反馈频率，fdco表示所述目标频率，P表示所述第一分频电路的第一分频系数，P为正整数，
所述第二中间频率表示为：
fim2＝fi/D，
其中，fim2表示所述第二中间频率，fi表示所述输入频率，D表示所述第二分频电路的第二分频系数，D为正整数，且P大于等于D。
10.根据权利要求9所述的锁频环，其中，所述输入频率与所述频率控制字的关系表示为：
其中，fΔ表示基准时间单位的频率，F表示所述频率控制字；或者，
所述输入频率与所述频率控制字的关系表示为：
其中，f1和f2均表示所述反馈频率，p、q均为系数，p表示f1的权重，q表示f2的权重，fΔ表示基准时间单位的频率，F表示所述频率控制字。
11.根据权利要求1-2任一项所述的锁频环，其中，所述数字控制振荡电路包括：
基准时间单位生成子电路，被配置为生成并输出基准时间单位；以及
频率调节子电路，被配置为根据所述频率控制字和所述基准时间单位生成并输出具有所述目标频率的所述输出信号。
12.一种电子设备，包括：
频率源，被配置为提供具有输入频率的输入信号；以及
根据权利要求1-11任一项所述的锁频环。
13.一种基于根据权利要求1-11的任一所述的锁频环的频率生成方法，包括：
判断输入频率和反馈频率的大小关系以得到控制信号，并根据所述控制信号确定频率控制字，其中，所述控制信号包括第一子控制信号和第二子控制信号，当所述输入频率大于所述反馈频率时，生成所述第一子控制信号，当所述输入频率小于所述反馈频率时，生成不同于所述第一子控制信号的第二子控制信号；
根据所述频率控制字，生成并输出具有目标频率的输出信号。
14.根据权利要求13所述的频率生成方法，其中，根据所述控制信号确定频率控制字，包括：
根据所述第一子控制信号，将待调节频率控制字减去第一调节参数，以生成所述频率控制字；或者，
根据所述第二子控制信号，将待调节频率控制字加上第二调节参数，以生成所述频率控制字。
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