CN101640533B - 一种全数字锁相环的快速锁定方法 - Google Patents

Abstract

一种全数字锁相环的快速锁定方法，用于对设有包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率，其特征在于：通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的数控振荡器输出的时钟经过分频后得到分频时钟，该分频时钟频率与参考时钟频率相近，然后基于鉴相鉴频器鉴出的参考时钟和分频时钟之间的相位差，来控制数控振荡器进行锁定；该全数字锁相环设有快速频率捕获和锁相两个环路，两个环路交替工作，首先由快速频率捕获环路完成频率捕获，然后再由锁相环路完成精确锁定。

Description

一种全数字锁相环的快速锁定方法

技术领域

本发明涉及用于嵌入式芯片中的全数字锁相环，尤其是一种全数字锁相环的快速锁定方法，可以极大地减少锁相环的锁定时间。

背景技术

随着集成电路深亚微米工艺的发展，人们对嵌入式芯片性能和成本的要求越来越高。高集成度、可移植性、可靠性以及低成本等一系列问题的挑战，使得传统的模拟锁相环已经充分暴露了其明显的劣势。因此，目前出现一种趋势，将模拟锁相环中的压控振荡器换成数控振荡器(DCO)，将模拟滤波器换成数字滤波器，形成一种新的锁相环叫做全数字锁相环。

如图1所示的是常用的全数字锁相环结构。它由鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器组成。首先由鉴相鉴频器鉴出参考时钟F_REF和分频时钟F_DIV之间的相位差，时间数字转换器将相位差转换成数字信息，数字滤波器根据时间数字转换器的数字信息生成控制字，控制字控制数控振荡器的频率，数控振荡器的频率经由分频器分频后送入鉴相鉴频器。

锁相环是个闭环负反馈系统，它是依靠消除参考时钟和分频时钟之间的相位差来实现锁定功能的。假使参考时钟和分频时钟的初始相位差为0，则经过时间T后，参考时钟和分频时钟之间的相位差由下式表示。

θ_e＝2π(f_ref-f_div)T

式中，θ_e为相位差，f_ref为参考时钟的频率，f_div为分频时钟的频率。

从上式可以看出，若参考时钟的频率和分频时钟的频率相等，则参考时钟和分频时钟之间的相位差为0。若参考时钟的频率和分频时钟的频率不等，即使差别再细微，经过长时间T之后，仍然可以被鉴相鉴频器鉴出。因此，锁相环可以实现精确的频率锁定。但是，由于锁相环的功能只能锁相，它调整环路的依据只是鉴出的相位差，而不是参考时钟和分频时钟之间的频率差，因此锁定时间会比较长。此外，由于鉴相鉴频器的鉴相范围有限，仅仅是-2π□2π，当参考时钟频率和分频时钟频率相差过大时，锁相环甚至无法正确的锁定。

锁相环的锁定时间可以由下式估计：

式中，k是一个系数，和锁相环具体电路有关，B为锁相环的带宽，Δf是参考时钟和分频时钟之间的初始频率差。从式中可以看出，锁相环的锁定时间和锁相环的带宽成反比，和锁相环的初始频率差成正比。

对于全数字锁相环，快速锁定能力是其一项非常重要的性能指标。通常为了缩短锁定时间，图1所示的锁相环往往采用大带宽的锁相环电路结构。但是锁相环的带宽增大将恶化锁相环输出时钟的抖动性能和锁相环系统的稳定性，且锁相环的锁定时间也不理想，至少在几十个参考时钟周期以上。

发明内容

本发明的目的在于解决上述现有技术中存在的问题，提供一种全数字锁相环的快速锁定方法，可以使全数字锁相环在极短时间内锁定。

本发明的上述目的是这样实现的：一种全数字锁相环的快速锁定方法，用于对设有包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率，首先由鉴相鉴频器鉴出参考时钟F_REF和分频时钟F_DIV之间的相位差，时间数字转换器将相位差转换成数字信息，数字滤波器根据时间数字转换器的数字信息生成控制字，控制字控制数控振荡器的频率，数控振荡器的频率经由分频器分频后送入鉴相鉴频器；其特征在于：通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的数控振荡器输出的时钟经过分频后得到分频时钟，该分频时钟频率与参考时钟频率相近，然后基于鉴相鉴频器鉴出的参考时钟和分频时钟之间的相位差，来控制数控振荡器进行锁定；

当鉴相鉴频器和时间数字转换器之前鉴出的相位差均为0，则当数控振荡器周期为T₁时，时间数字转换器输出的数字相位差e₁可以由下式表示：

${\mathrm{MT}}_1-T_{\mathrm{ref}}=\frac{e_1}{K_d}---\left(1\right);$

其中，T_ref为参考时钟的周期，K_d为时间数字转换器的增益，M为分频系数；基于延时单元组成的数控振荡器中，有如下公式成立：

T_osc＝t_max-K_oW_osc                    (2)；

其中，t_max是控制字为0时数控振荡器的周期，K_o为数控振荡器的增益，W_osc是当数控振荡器周期为T_osc时对应的控制字；

当全数字锁相环锁定时，数控振荡器的周期为T_d，相应的控制字为W_d，联合公式(2)，有如下公式成立：

T_ref＝MT_d＝M(t_max-K_oW_d)          (3)；

定义参数K_f为：

$K_f=\frac{1}{{\mathrm{MK}}_o{K}_d}---\left(4\right);$

联合公式(1)，(2)，(3)和公式(4)，可得到下式：

W_d＝W₁+K_fe₁              (5)；

如(5)式所示，只要知道控制字W₁及其相对应的数字化误差e₁，就可以找到锁定时的控制字W_d。

所说参数K_f可通过仿真测试后预置在全数字锁相环中或通过实际测试得到，其中实测K_f方法是：

当数控振荡器分别输出两个不同周期的高频时钟，周期分别为T₁和T₂，且时间数字转换器之前鉴出的误差均为0时，时间数字转换器输出的数字误差e₁和e₂可以由下式表示：

$\left\{\begin{array}{c}{\mathrm{MT}}_1-T_{\mathrm{ref}}=e_1/K_d\\ {\mathrm{MT}}_2-T_{\mathrm{ref}}=e_2/K_d\end{array}\right.---\left(6\right);$

联合公式(2)和(6)，得到如下公式：

$K_f=\frac{1}{{\mathrm{MK}}_o{K}_d}=\frac{W_2-W_1}{e_1-e_2}---\left(7\right).$

全数字锁相环设有快速频率捕获和锁相两个环路，两个环路交替工作，首先由快速频率捕获环路完成频率捕获，然后再由锁相环路完成精确锁定；其中，

快速频率捕获环路包括鉴相鉴频器、时间数字转换器、数字滤波器、数字计算模块、数控振荡器和与算法匹配的分频器；锁相环刚工作时，鉴相鉴频器鉴出相位差，时间数字转换器将相位差转换成数字信号，数字计算模块根据时间数字转换器的输出结果，依据设计算法得到控制字，调整数控振荡器的频率，锁相环迅速完成频率捕获，使得参考时钟和分频时钟之间的初始频率相近；

锁相环路包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和与算法匹配的分频器，当锁相环频率捕获完成后，与算法匹配的分频器的功能和异步分频器的功能完全一致；首先由鉴相鉴频器鉴出参考时钟和分频时钟之间的相位差，时间数字转换器将相位差转换成数字信息，数字滤波器根据时间数字转换器的数字信息生成控制字，控制字控制数控振荡器的频率，数控振荡器的频率经由与算法匹配的分频器分频后送入鉴相鉴频器，最终使得锁相环相位锁定，进而提供精确的时钟频率；

具体步骤是：当处于快速频率捕获环路时，首先，数字计算模块生成第一个控制字W₁，当鉴相鉴频器鉴相结束后，数字计算模块生成第二个控制字W₂，并保存时间数字转换器输出的结果e₁；当鉴相鉴频器第二次鉴相结束后，数字计算模块生成保存时间数字转换器输出的结果e₂，根据公式(7)得到参数K_f，再利用公式(5)生成第三个控制字W₃并送入数字滤波器的积分路径，随后转到锁相环路；当全数字锁相环处于锁相环路时，参考时钟F_REF和分频时钟F_DIV之间的相位差由鉴相鉴频器鉴出，然后相位差由时间数字转换器转换成数字信息，鉴出的数字信息送入数字滤波器，然后数字滤波器根据数字信息，生成控制字控制数控振荡器的频率，数控振荡器的高频时钟经由与算法匹配的分频器分频后生成分频时钟送入鉴相鉴频器。

所说与算法匹配的分频器采用设有一个计数器和探测模块的异步分频器结构，在此基础上，增设一个异或门、三个D触发器及一个或门电路；异或门具有第一、第二两个输入端和一个输出端；每个D触发器具有数据输入端、时钟触发两个输入端和数据输出端，或门具有第一、第二两个输入端和一个输出端；D触发器在时钟触发输入端上升沿的触发下，将数据输入端的信号传送给数据输出端；

第一D触发器的数据输入端接系统复位信号，时钟触发输入端接参考时钟的反相信号，数据输出端接或门的第一输入端；第二D触发器的数据输入端接状态复位信号，时钟触发输入端接参考时钟，数据输出端接接第三D触发器的数据输入端；第三D触发器的时钟触发输入端接参考时钟的反相信号，数据输出端接异或门的第二输入端；异或门的第一输入端接锁相环系统中的状态复位信号，异或门的输出端送入或门的第二输入端；或门的输出端接异步分频器的分频器复位信号；或门的输出端同时与鉴相鉴频器的复位端相连，当鉴相鉴频器的复位端为高电平时，鉴相鉴频器不鉴相，并清除之前的鉴相状态；这样的目的有两个：1)鉴出的相位差不受到前一个相位差影响，保证根据公式(7)计算K_f和根据公式(5)计算控制字的正确性；2)快速频率捕获环路转到锁相环路时，不会使环路受到大的波动；

系统复位信号为高电平时，锁相环中复位端接系统复位信号的寄存器复位；状态复位信号在系统复位信号的高电平复位为0，并当锁相环处于快速频率捕获环路时，分别在第二个控制字W₂和第三个控制字W₃设置后进行反相处理。

所说数字计算模块包括四个寄存器组，两个减法器、一个除法器、一个乘法器和一个加法器；其中，

四个寄存器组分别为第一寄存器组、第二寄存器组、第三寄存器和第四寄存器组；当锁相环处于快速频率捕获环路时，第一寄存器组用来保存当系统复位信号为低后锁相环产生的第一个控制字W₁，第二寄存器组用来保存当系统复位信号为低后锁相环产生的第二个控制字W₂，第三寄存器组用来保存第一个控制字设置后鉴出的数字化的相位差e₁，第四寄存器组用来保存第二个控制字W₂设置后鉴出的数字化的相位差e₂；

两个减法器分别为第一减法器和第二减法器；第一减法器的被减数输入端与第二寄存器组的输出相连，减数输入端与第一寄存器组的输出相连；第二减法器的被减数输入端与第三寄存器组相连，减数输入端与第四寄存器组的输出相连；

第一减法器的运算结果输出端与除法器的被除数输入端相连，第二减法器的运算结果输出端与除法器的除数输入端相连；除法器的运算结果输出端送入乘法器的乘数输入端，第三寄存器组的输出端与乘法器的被乘数输入端相连，乘法器的运算结果送入加法器的任一加数端，第一寄存器组的输出端与加法器的另一加数端相连，加法器的输出结果即为数字计算模块的输出。

本发明的优点及显著效果：

1)本发明通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的振荡器输出的时钟经过分频后得到分频时钟频率与参考时钟频率相近，由公式(2)可知，参考时钟和分频时钟之间的初始频率差越小，锁定时间越短。算法找到控制字后，由锁相环路基于鉴相鉴频器鉴出的参考时钟和分频时钟之间的相位差，来控制数控振荡器进行环路锁定，由于锁相环是在初始频率差很小的情况下工作，因此锁定时间很短。

2)提出了一种快速实测环路参数K_f的方法，减少了了对K_f的预测误差。

3)提出了一种零相位差初始化技术，通过与算法匹配的分频器结构，同时将鉴相鉴频器的复位端和与算法匹配的分频器中或门的输出端相连，消除了参考时钟与分频时钟之前的相位差，保证了本发明计算K_f和计算控制字的正确性，此外快速频率捕获环路转到锁相环路时，不会使环路受到大的波动。

附图说明

图1是现有技术全数字锁相环的结构图；

图2是全数字锁相环异步分频器的结构图；

图3是本发明提出的快速频率捕获算法的全数字锁相环结构图；

图4是本发明中与算法匹配的分频器结构。

具体实施方式

下面结合附图与实施例对本发明作进一步详细描述。

参看图3，本发明提出的快速频率捕获算法的全数字锁相环，设有快速频率捕获和锁相两个环路，两个环路交替工作，首先由快速频率捕获环路完成频率捕获，然后再由锁相环路完成精确锁定。其中，快速频率捕获环路包括鉴相鉴频器、时间数字转换器、数字滤波器、数字计算模块、数控振荡器和与算法匹配的分频器。锁相环刚工作时，鉴相鉴频器鉴出相位差，时间数字转换器将相位差转换成数字信号，数字计算模块根据时间数字转换器的输出结果，根据快速频率捕获方法产生控制字，调整数控振荡器的频率，使得锁相环迅速完成频率捕获，将参考时钟和分频时钟之间的初始频率差减少到极小的差距甚至没有差距；锁相环路包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和与算法匹配的分频器，当锁相环频率捕获完成后，与算法匹配的分频器的功能和异步分频器的功能完全一致，首先由鉴相鉴频器鉴出参考时钟和分频时钟之间的相位差，时间数字转换器将相位差转换成数字信息，数字滤波器根据时间数字转换器的数字信息生成控制字，控制字控制数控振荡器的频率，数控振荡器的高频时钟经由与算法匹配的分频器分频后送入鉴相鉴频器，最终使得锁相环相位锁定，进而提供精确的时钟频率。

当处于快速频率捕获环路时，数字计算模块生成第一个控制字W₁，当鉴相鉴频器鉴相结束后，数字计算模块生成第二个控制字W₂，并保存时间数字转换器输出的结果e₁。当鉴相鉴频器第二次鉴相结束后，数字计算模块生成保存时间数字转换器输出的结果e₂，根据公式(7)得到参数K_f，再利用公式(5)生成第三个控制字W₃并送入数字滤波器的积分路径，随后转到锁相环路。

当全数字锁相环处于锁相环路时，参考时钟F_REF和分频时钟F_DIV之间的相位差由鉴相鉴频器鉴出，然后误差由时间数字转换器转换成数字信息。鉴出的数字信息送入数字滤波器，然后数字滤波器根据数字信息，生成控制字控制数控振荡器的频率。数控振荡器的高频时钟经由与算法匹配的分频器分频后生成分频时钟送入鉴相鉴频器。

分频器结构一般采用异步分频器，其电路结构见图2。它由一个计数器和探测模块组成。它的工作原理如下：当分频器复位信号Reset_div的信号为高电平时，分频时钟F_DIV为低电平，以及计数器结果N保持为0。当分频器复位信号Reset_div的信号为低电平时，异步分频器的计数器开始在数控振荡器输出的高频时钟F_DCO的上升沿触发下进行计数。当分频器结果N等于计数器模值PV时，分频时钟F_DIV反向，且分频器结果N被立即复位为0。此时，分频系数M＝2*PV。图中，N[n-1：0]，PV[n-1：0]中n表示计数器中D触发器的个数。

参看图4，为了与设计的算法匹配，与算法匹配的分频器与图2相比，增加了一些电路，作用是当数字计算模块每生成一个新的控制字后，分频器立即复位，并在紧接的参考时钟下降沿开始重新工作；复位的信号同时送入鉴相鉴频器，当复位信号为高电平时，鉴相鉴频器不鉴相，并清除之前的鉴相状态；这样的目的有两个：1)鉴出的相位差不受到前一个相位差影响，保证根据公式(7)计算K_f和根据公式(5)计算控制字的正确性；2)快速频率捕获环路转到锁相环路时，不会使环路受到大的波动。

图4中，异或门405的输出和D触发器402的输出端Q端分别送入或门406的两个输入端。或门的输出复位信号Reset_fsa送入异步分频器201的分频器复位信号Reset_div。复位信号Reset_fsa也送到鉴相鉴频器中。

D触发器402在参考时钟下降沿的触发下对系统复位信号Reset_PLL进行采样。系统复位信号Reset_PLL是系统复位信号。这样，可以保证当全数字锁相环开始工作以及控制字W₁设置后，鉴相鉴频器鉴出的第一个相位差不会受到先前的相位差影响。并且鉴出的相位差和公式(1)计算的一致。

状态复位信号State_reset在系统复位信号Reset_PLL的高电平复位为0，并分别在第二个控制字W₂和在第二个控制字W₃设置后进行反相。也就是说，当W₂设置后，状态复位信号State_reset为高电平。当W₃设置后，状态复位信号State_reset为低电平。D触发器403和404依次在参考时钟的上升沿和下降沿触发下，对状态复位信号State_reset采样。D触发器404采样后的信号和状态复位信号State_reset分别送入异或门405的两个输入端。这样的设置保证当W₂和W₃设置后，分频器立即复位，并且在参考时钟的下降沿出现时开始工作。

Claims (5)

1.一种全数字锁相环的快速锁定方法，用于对设有包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率，首先由鉴相鉴频器鉴出参考时钟F_REF和分频时钟F_DIV之间的相位差，时间数字转换器将相位差转换成数字信息，数字滤波器根据时间数字转换器的数字信息生成控制字，控制字控制数控振荡器的频率，数控振荡器的频率经由分频器分频后送入鉴相鉴频器；其特征在于：通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的数控振荡器输出的时钟经过分频后得到分频时钟，该分频时钟频率与参考时钟频率相近，然后基于鉴相鉴频器鉴出的参考时钟和分频时钟之间的相位差，来控制数控振荡器进行锁定；

当鉴相鉴频器和时间数字转换器之前鉴出的相位差均为0，则当数控振荡器周期为T₁时，时间数字转换器输出的数字相位差e₁可以由下式表示：

${\mathrm{MT}}_1-T_{\mathrm{ref}}=\frac{e_1}{K_d}---\left(1\right);$

其中，T_ref为参考时钟的周期，K_d为时间数字转换器的增益，M为分频系数；

基于延时单元组成的数控振荡器中，有如下公式成立：

T_osc＝t_max-K_oW_osc                   (2)；

其中，T_max是控制字为0时数控振荡器的周期，K_o为数控振荡器的增益，W_osc是当数控振荡器周期为T_osc时对应的控制字；

当全数字锁相环锁定时，数控振荡器的周期为T_d，相应的控制字为W_d，联合公式(2)，有如下公式成立：

T_ref＝MT_d＝M(t_max-K_oW_d)             (3)；

定义参数K_f为：

$K_f=\frac{1}{{\mathrm{MK}}_o{K}_d}---\left(4\right);$

联合公式(1)，(2)，(3)和公式(4)，可得到下式：

W_d＝W₁+K_fe₁                         (5)；

如(5)式所示，只要知道控制字W₁及其相对应的数字化误差e₁，就可以找到锁定时的控制字W_d。

2.根据权利要求1所述的全数字锁相环的快速锁定方法，其特征在于：参数K_f通过仿真测试后预置在全数字锁相环中或通过实际测试得到，其中实测K_f方法是：

当数控振荡器分别输出两个不同周期的高频时钟，周期分别为T₁和T₂，且时间数字转换器之前鉴出的误差均为0时，时间数字转换器输出的数字误差e₁和e₂可以由下式表示：

$\left\{\begin{array}{c}{\mathrm{MT}}_1-T_{\mathrm{ref}}=e_1/K_d\\ {\mathrm{MT}}_2-T_{\mathrm{ref}}=e_2/K_d\end{array}\right.---\left(6\right);$

联合公式(2)和(6)，得到如下公式：

$K_f=\frac{1}{{\mathrm{MK}}_o{K}_d}=\frac{W_2-W_1}{e_1-e_2}---\left(7\right).$

3.根据权利要求2所述的全数字锁相环的快速锁定方法，其特征在于：该全数字锁相环设有快速频率捕获和锁相两个环路，两个环路交替工作，首先由快速频率捕获环路完成频率捕获，然后再由锁相环路完成精确锁定；其中，

快速频率捕获环路包括鉴相鉴频器、时间数字转换器、数字滤波器、数字计算模块、数控振荡器和与算法匹配的分频器；锁相环刚工作时，鉴相鉴频器鉴出相位差，时间数字转换器将相位差转换成数字信号，数字计算模块根据时间数字转换器的输出结果，依据设计算法得到控制字，调整数控振荡器的频率，锁相环迅速完成频率捕获，使得参考时钟和分频时钟之间的初始频率相近；

锁相环路包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和与算法匹配的分频器，当锁相环频率捕获完成后，与算法匹配的分频器的功能和异步分频器的功能完全一致；首先由鉴相鉴频器鉴出参考时钟和分频时钟之间的相位差，时间数字转换器将相位差转换成数字信息，数字滤波器根据时间数字转换器的数字信息生成控制字，控制字控制数控振荡器的频率，数控振荡器的频率经由与算法匹配的分频器分频后送入鉴相鉴频器，最终使得锁相环相位锁定，进而提供精确的时钟频率；

具体步骤是：当处于快速频率捕获环路时，首先，数字计算模块生成第一个控制字W₁，当鉴相鉴频器鉴相结束后，数字计算模块生成第二个控制字W₂，并保存时间数字转换器输出的结果e₁；当鉴相鉴频器第二次鉴相结束后，数字计算模块生成保存时间数字转换器输出的结果e₂，根据公式(7)得到参数K_f，再利用公式(5)生成第三个控制字W₃并送入数字滤波器的积分路径，随后转到锁相环路；当全数字锁相环处于锁相环路时，参考时钟F_REF和分频时钟F_DIV之间的相位差由鉴相鉴频器鉴出，然后相位差由时间数字转换器转换成数字信息，鉴出的数字信息送入数字滤波器，然后数字滤波器根据数字信息，生成控制字控制数控振荡器的频率，数控振荡器的高频时钟经由与算法匹配的分频器分频后生成分频时钟送入鉴相鉴频器。

4.根据权利要求3所述的全数字锁相环的快速锁定方法，其特征在于：所说与算法匹配的分频器采用设有一个计数器和探测模块的异步分频器结构，在此基础上，增设一个异或门、三个D触发器及一个或门电路；异或门具有第一、第二两个输入端和一个输出端；每个D触发器具有数据输入端、时钟触发两个输入端和数据输出端，或门具有第一、第二两个输入端和一个输出端；D触发器在时钟触发输入端上升沿的触发下，将数据输入端的信号传送给数据输出端；

第一D触发器的数据输入端接系统复位信号，时钟触发输入端接参考时钟的反相信号，数据输出端接或门的第一第二中任一输入端；第二D触发器的数据输入端接状态复位信号，时钟触发输入端接参考时钟，数据输出端接接第三D触发器的数据输入端；第三D触发器的时钟触发输入端接参考时钟的反相信号，数据输出端接异或门的第一第二中任一输入端；异或门的另一输入端接锁相环系统中的状态复位信号，异或门的输出端送入或门的另一输入端；或门的输出端接异步分频器的分频器复位信号，或门的输出端同时与鉴相鉴频器的复位端相连；

系统复位信号为高电平时，锁相环中复位端接系统复位信号的寄存器复位；状态复位信号在系统复位信号的高电平复位为0，并当锁相环处于快速频率捕获环路时，分别在第二个控制字W₂和第三个控制字W₃设置后进行反相处理。

5.根据权利要求3所述的全数字锁相环的快速锁定方法，其特征在于：所说数字计算模块包括四个寄存器组，两个减法器、一个除法器、一个乘法器和一个加法器；其中，

四个寄存器组分别为第一寄存器组、第二寄存器组、第三寄存器和第四寄存器组；当锁相环处于快速频率捕获环路时，第一寄存器组用来保存当系统复位信号为低后锁相环产生的第一个控制字W₁，第二寄存器组用来保存当系统复位信号为低后锁相环产生的第二个控制字W₂，第三寄存器组用来保存第一个控制字设置后鉴出的数字化的相位差e₁，第四寄存器组用来保存第二个控制字W₂设置后鉴出的数字化的相位差e₂；

两个减法器分别为第一减法器和第二减法器；第一减法器的被减数输入端与第二寄存器组的输出相连，减数输入端与第一寄存器组的输出相连；第二减法器的被减数输入端与第三寄存器组相连，减数输入端与第四寄存器组的输出相连；

第一减法器的运算结果输出端与除法器的被除数输入端相连，第二减法器的运算结果输出端与除法器的除数输入端相连；除法器的运算结果输出端送入乘法器的乘数输入端，第三寄存器组的输出端与乘法器的被乘数输入端相连，乘法器的运算结果送入加法器的任一加数端，第一寄存器组的输出端与加法器的另一加数端相连，加法器的输出结果即为数字计算模块的输出。

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