CN104901686B - 一种低相位噪声的锁相环 - Google Patents
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Abstract
本发明公开了一种低相位噪声的锁相环。该锁相环包括频率数字转换器、振荡器频率校准器、环路带宽校准器、数字振荡器、鉴相器、时间数字转换器、滤波器和时钟分配模块，其中，所述频率数字转换器的输入端接收输入信号，输出端分别与所述振荡器频率校准器和环路带宽校准器的输入端连接；所述振荡器频率校准器的输出端与所述数字振荡器的输入端连接，所述环路带宽校准器的输出端与所述滤波器的控制端连接。本发明实施例涉及的低相位噪声的锁相环中采用高分辨率的时间数字转换器来实现相位差的转换，替代了传统数字鉴相器，摆脱了系统时钟频率对鉴相速度的限制，使得高频鉴相死区变得更小，从而大大降低了锁相环路的相位噪声。
Description
技术领域
本发明涉及电子技术领域中的一种锁相环结构，尤其是一种低相位噪声的锁相环。
背景技术
锁相环是一种反馈系统，其中电压控制振荡器(VCO)和相位比较器相互连接，使得振荡器输出可以相对于参考信号维持恒定的相位角度。锁相环在众多领域中都有应用，如无线通信、数字电视、广播等领域。如附图1所示，一个锁相环电路通常由以下模块构成：鉴相器(PD)、低通滤波器(LPF)、压控振荡器(VCO)和反馈回路(通常由一个分频器(DIV)来实现)。鉴相器对输入的参考信号和反馈回路的信号进行频率和相位的比较，输出一个代表两者差异的信号至低通滤波器。环路滤波器是锁相环的一个重要组成部分，它将输入信号中的高频成分滤除，保留直流部分送至压控振荡器。压控振荡器输出一个周期信号，其频率由输入电压所控制。反馈回路将压控振荡器输出的信号送回至鉴相器，通常压控振荡器的输出信号的频率大于参考信号的频率，因此一般加入分频器以降低鉴相频率。
理想情况下，在正弦波的每个周期，相位都会随着时间从0度连续均匀地变化到360度。不过，实际波形的相位随时间的变化与理想情况会有一定的偏差，这种现象称为相位抖动。相位噪声是一种频域现象。在时域内，该效应表现为时间抖动。在正弦波中表现为连续过零的时间并不固定，方波中表现为边沿偏离其理想的出现时间。
对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处1Hz的带宽上的功率。相位噪声是锁相环的一个重要技术指标，相位噪声主要来源于四个部分：参考输入、反馈分频、电荷泵、VCO，相应的减小相位噪声的措施有：增大鉴相频率、缩小环路带宽、增大电荷泵电流和参考晶振选用更低噪声的产品等。。
发明内容
本发明的目的在于提供一种低相位噪声的锁相环，旨在解决现有锁相环相位噪声过大的技术缺陷。
为此，发明实施方式提供的一种低相位噪声的锁相环采用的技术方案如下:
一种低相位噪声的锁相环，其特征在于，包括频率数字转换器、振荡器频率校准器、环路带宽校准器、数字振荡器、鉴相器、时间数字转换器、滤波器和时钟分配模块，其中，
所述频率数字转换器的输入端接收输入信号，输出端分别与所述振荡器频率校准器和环路带宽校准器的输入端连接；
所述振荡器频率校准器的输出端与所述数字振荡器的输入端连接，所述环路带宽校准器的输出端与所述滤波器的控制端连接；
所述鉴相器的输入端接收输入信号，输出端与所述时间数字转换器的输入端连接，所述时间数字转换器的输出端与所述滤波器的输入端连接，所述滤波器的输出端与所述数字振荡器的输入端连接；
所述数字振荡器的反馈端经所述时钟分配模块与所述鉴相器的反馈端连接。
优选地，还包括方波整形电路，所述输入信号经所述方波整形电路传递至所述频率数字转换器的输入端和鉴相器的输入端。
优选地，还包括正弦波整形电路，所述数字振荡器的反馈端依次经所述正弦波整形电路和时钟分配模块与所述鉴相器的反馈端连接。
优选地，所述时间数字转换器包括至少一个现场可编程逻辑阵列，所述现场可编程逻辑阵列内设有多个内嵌锁相环。
优选地，所述振荡器频率校准器包括频率误差比较器、误差缓存模块和频率匹配模块，所述频率误差比较器与输入端连接，输出端与所述误差缓存模块连接，所述误差缓存模块与所述频率匹配模块连接。
与现有技术相比，本发明实施例涉及的低相位噪声的锁相环中采用高分辨率的时间数字转换器来实现相位差的转换，替代了传统数字鉴相器，摆脱了系统时钟频率对鉴相速度的限制，使得高频鉴相死区变得更小，从而大大降低了锁相环路的相位噪声。
附图说明
图1是现有锁相环的结构示意图；
图2是本发明实施方式提供的一种低噪声相位的锁相环；
图3是本发明实施例中时所述锁相环的鉴相器结构示意图；
图4是本发明实施例中多相时钟生成示意图；
图5是本发明实施例中采用脉冲编码法实现时间间隔测量示意图；
图6是本发明实例中使用标准逻辑延时单元来构成多级延时线示意图。
图中：
100：方波整形电路；110：频率数字转换器；120：振荡器频率校准器；130：环路带宽校准器；140：鉴相器；141：D触发器；150：时间数字转换器；160：滤波器；170：正弦波整形电路；180：时钟分配模块；190：数字振荡器。
具体实施方式
下面结合附图，对本发明的实施方式做进一步说明。
参见图2，图2是本发明实施方式提供的一种低噪声相位的锁相环。在图2示出的实施方式中，该结构的低相位噪声的锁相环包括频率数字转换器110、振荡器频率校准器120、环路带宽校准器130、数字振荡器190、鉴相器140、时间数字转换器150、滤波器160和时钟分配模块180。
在图1示出的实施方式中，频率数字转换器110的输入端接收输入信号，输出端分别与振荡器频率校准器120和环路带宽校准器130的输入端连接。振荡器频率校准器120的输出端与数字振荡器190的输入端连接，环路带宽校准器130的输出端与滤波器160的控制端连接。鉴相器140的输入端接收输入信号，输出端与时间数字转换器150的输入端连接，时间数字转换器150的输出端与滤波器160的输入端连接，滤波器160的输出端与数字振荡器190的输入端连接。数字振荡器190的反馈端经时钟分配模块180与鉴相器140的反馈端连接。
其中，鉴相器140是一个高速且无相位死区的相位比较器。输入信号和反馈信号会同时输入鉴相器140，该鉴相器140只检测输入信号和反馈信号的上升沿，检测输入信号和反馈信号的上升沿之间的相位差信息，且不受输入信号和反馈信号的占空比的影响。如附图3所示，在该鉴相器140中输入信号与反馈信号进行相位比较，但其鉴相速度不受时钟的限制，由D触发器141的响应速度决定，因此其鉴相分辨率非常高。根据输入信号和反馈信号是超前还是滞后的关系输出上升或下降的脉冲信号，指示环路的相位调整，最终两个信号的相位将锁定在0度。
另外，在一些实施方式中，时间数字转换器150可以是基于FPGA内嵌PLL的多相时钟相移技术实现，其基本原理是利用对时钟信号进行内插的技术，实现对时间脉冲信号的精确测量。该技术利用内嵌PLL的负反馈回路机制，使时间数字转换器150的分辨率不受温度、气压等环境变化的影响。多相时钟的产生如图4所示，利用PLL内核产生8个频率相同、相位均匀分布的时钟(Clk_0-Clk_7)，为后续的精确时间间隔测量做准备。实现时间间隔测量的计算方法有很多种，本发明采用脉冲编码法实现，如图5所示，首先8个多相时钟根据鉴相器140的上升(up)或下降(down)脉冲信息利用8个触发器分别进行独立的编码，然后利用零相位偏移时钟Clk_0作为同步编码器的时钟，在每个Clk_0时钟上升沿到来的同时，对8个不同相时钟的编码状态进行整合，最后使用一个计数器对编码结果进行加减运算，得到与时间间隔成线性关系的数字量。这样在不提高系统时钟频率的情况下，便实现了对脉冲信息的精确编码。相对于传统的单时钟系统，多相时钟系统充分利用了内嵌PLL精确移相功能，提升了时间数字转换的精度，使其分辨率提升至原来的1/8，为后来的锁相环路提供了更高分辨率的相位差信息。
利用内嵌PLL多相时钟实现的时间内插技术简单实用，但是如果需要实现更高分辨率的测量，就必须要对时间进行更多级的内插，这样原有的内嵌PLL已经不能满足设计的需求，因此需要利用FPGA内部资源，即标准逻辑延时单元来构成多级延时线，如128级延时线，如图6所示，利用多个延时单元首尾串联形成延时线，在相邻的两个延时单元之间的线路连接触发器的信号输入端，在信号触发端有效时，利用每个触发器分别对当前状态进行锁存；在信号终止端有效时，获取各个触发器的输出状态，从而可以根据Q0-Qn的状态得到信号触发端输入的触发信号与信号终止端输入的终止信号之间的时间间隔。使用该技术实现时间数字转换器150的原理与多相时钟原理基本一致，但它更加灵活，更能适应用户自定义的需求。由于延时单元的逻辑布线路径以及走线延时不受控制，而且逻辑延时很容易随着电压波动或者温度变化的影响而变化，变动范围从几十皮秒到一百七十多皮秒。对于逻辑单元延时非线性问题，采用多沿切割的技术对延时宽度进行平滑，使得延时单元的平均值减到10ps左右。对于逻辑单元受外部温度和电压波动而产生的影响，可采用平均延时校准方式，即对一个时钟周期内所有逻辑单元的延时做平均处理，该方法响应速度快，可以快速的对时间测量系统进行校准。
频率数字转换器110使用周期来表示频率信息，其实现方法与时间数字转换器150类似。本发明的实施方式中，可以采用等精度测量方法，其测量误差为±1个时钟周期，因而时钟频率决定了该转换器的精度。但本发明中使用了多相时钟相移技术，将其测量精度提高了8倍。该转换得到的频率信息作为振荡器频率校准模块和环路带宽校准模块的控制信号。
在一些实施方式中，振荡器频率校准器120包括频率误差比较器、误差缓存模块和频率匹配模块，频率误差比较器与输入端连接，输出端与误差缓存模块连接，误差缓存模块与频率匹配模块连接。频率误差比较模块将频率数字转换器110传来的频率信息与当前频率作比较，将比较结果存储在32位的误差缓冲模块中，其最高位符号位作为频率偏大还是偏小的标志。具体地，本发明实施例中，误差缓存模块会连续缓存两次频率误差，如果两次频率均偏小，将会选择较接近当前频率值作为新的频率；如果两次频率均偏大，同理选择较接近值；如果一次偏大一次偏小，则计算三者的平均值作为新的频率。考虑到频率数字转换模块存在量化误差，当测量频率与当前频率误差没达到一定阈值时，将保持当前频率值，不进行调整。
环路带宽校准模块是作为环路滤波器160带宽选择的控制器。环路带宽的选择与整个锁相环路的稳定性以及锁相速度有关。传统锁相环的环路带宽通常设置为鉴相频率的1/10到1/20的范围内。本发明实施例根据频率数字转换器110传来的频率信息设定相应的阈值，该阈值携带着环路带宽信息，具体地，频率越高时该阈值越小，反之越大，作为控制信号输出到环路滤波器160模块。这样，当参考信号发生频率突变，环路中的振荡器频率校准模块120将迅速作出响应，调整数字振荡器190的输出信号的频率，同时，环路带宽校准器130也作出相应的调整，选择合适的环路带宽，使得整个环路锁定速度更快，稳定性更高，避免了数字振荡器190的输出信号出现相位瞬变的情况。
环路滤波器160模块的作用是将包含相位差信息的数字转换结果转化为相应的相位调节信息，以控制后续的数字振荡器190对生成信号的相位进行调整。该环路滤波器160的环路带宽是可变的，其控制信号来自环路带宽校准模块，校准结果是选择合适的环路带宽，使得锁相环的锁定速度达到要求，且不会引起环路振荡。同时，环路带宽直接决定了锁定时间，环路带宽越大，锁定时间越短，反之，锁定时间越长；环路带宽与锁定时间是一对矛盾，需要对其作出折衷选择，增大环路带宽，同时意味着降低了对杂散信号的衰减，增大了相位噪声。如果增大环路带宽到大于鉴相频率的五分之一，环路可能变得不稳定，并导致彻底失锁。因此，对于宽频带的锁相环来说，一个带宽可调的环路滤波器160是保证锁相环路稳定工作的重要组成部分。
数字振荡器190模块相当于现有模拟锁相环中的压控振荡器(VCO)部分，其优势在于高稳定性，不受环境因素的影响。该模块用于正弦波信号的输出，本发明实施例中，优选采用的坐标旋转数值计算方法，该算法总体思想是通过旋转已知向量向目标向量逼近，且每次旋转满足一定数学关系的角度，然后通过近似和数学换算把相邻旋转对应向量之间的关系转换为简单的加法和移位，最后经过多次迭代，使得已知向量与目标向量重合。该算法的优势在于用移位操作来代替乘除法运算，大大简化了数字处理过程。为了生成特定频率的正弦信号，需要知道在一个正弦波周期内，每单位时间间隔需要增加的相位值，该控制信号来自频率校准模块。同时，需要一个相位调整值对生成正弦信号的相位进行控制，根据环路滤波器160模块输出的调整信号，改变相位调整值大小，以达到相位调整的功能。
时钟分配模块180优选利用一个高速时钟分配芯片，实现了两个功能：一是对数字系统时钟的噪声净化，二是实现精确的延时以及相位调整功能。利用该芯片的高速同步以及锁相环的窄带滤波作用，可以滤除数字系统外部晶体振荡器嘈杂时钟上的带外噪声，从而使得时钟抖动更小，保证数字系统运行得更准确、更稳定。另一方面，利用该芯片内部的模拟延时模块，对反馈信号进行精确的延时操作，实现输出信号相位可调的功能。该延时模块有三个延时量程，分别为1.5ns、5ns、10ns，每个量程又可以分为16个等级的细调整，因而其最小延时精度可达到93.75ps，对于1MHz的信号，其相位偏移精度达到0.03375度。在反馈回路中加入该时钟分配模块180，实现对反馈信号的精确延时，实现输出信号的相位可控功能。时钟分配模块180利用了先进技术，不仅实现对反馈信号相位的精确控制，同时利用芯片内部锁相环窄带滤波功能对晶振输出进行净化，使得数字系统运行更稳定、更精确，从源头上降低了相位抖动。
在一些实施方式中，还包括方波整形电路100，所述输入信号经所述方波整形电路100传递至所述频率数字转换器110的输入端和鉴相器140的输入端。方波整形电路100是对输入的方波参考信号进行限幅限流调理，以满足后续电路或模块的对电压和电流的输入要求，防止损坏后续电路。此外，方波整形电路100还可以作为一个通带滤波器160，滤掉输入信号中可能存在的高频噪声，使得方波信号变得更加纯正，以保证后续鉴相器140模块和频率数字转换器110的稳定性以及准确性。此电路采用高速集成芯片实现，适用于较宽频带的信号调理。
此外，在一些实施方式中，还包括正弦波整形电路，所述数字振荡器190的反馈端依次经所述正弦波整形电路170和时钟分配模块180与所述鉴相器140的反馈端连接。正弦波整形模块是一个数字整形模块，由于数字振荡器190模块生成的信号是正弦波，而反馈信号需要的是方波，因此需要将正弦波整形成方波信号。该过程需要保证转换前后相位不变，即正弦波零点位置与方波上升沿或下降沿位置重合，以保证两者相位重合。为了消除零点附近的噪声干扰，该模块设计了具有消抖功能的零点检测功能，该功能由有限状态机实现，通过控制检测状态的切换，防止零点附近的噪声引起误判，从而保证转换的稳定性与准确性。
通过上述实施方式可以看出，本发明实施方式提供的锁相环的输出不仅提供了锁定相位的方波输出，还能输出同频同相的正弦波，该正弦波可以作为参考信号进行相干检测、相干解调等操作用于后续系统中。
应该理解，本发明并不局限于上述实施方式，凡是对本发明的各种改动或变型不脱离本发明的精神和范围，倘若这些改动和变型属于本发明的权利要求和等同技术范围之内，则本发明也意味着包含这些改动和变型。
Claims (1)
1.一种低相位噪声的锁相环，其特征在于其包括：频率数字转换器、振荡器频率校准器、环路带宽校准器、数字振荡器、鉴相器、时间数字转换器、滤波器和时钟分配模块，其中，
所述时间数字转换器包括至少一个现场可编程逻辑阵列，所述现场可编程逻辑阵列内设有多个内嵌锁相环；
所述频率数字转换器的输入端接收输入信号，输出端分别与所述振荡器频率校准器和环路带宽校准器的输入端连接；
所述振荡器频率校准器的输出端与所述数字振荡器的输入端连接，所述环路带宽校准器的输出端与所述滤波器的控制端连接；所述振荡器频率校准器包括频率误差比较器、误差缓存模块和频率匹配模块，所述频率误差比较器与输入端连接，输出端与所述误差缓存模块连接，所述误差缓存模块与所述频率匹配模块连接；频率误差比较模块将频率数字转换器传来的频率信息与当前频率作比较，将比较结果存储在32位的误差缓冲模块中，其最高位符号位作为频率偏大还是偏小的标志；
所述鉴相器的输入端接收输入信号，输出端与所述时间数字转换器的输入端连接，所述时间数字转换器的输出端与所述滤波器的输入端连接，所述滤波器的输出端与所述数字振荡器的输入端连接；
所述数字振荡器的反馈端经所述时钟分配模块与所述鉴相器的反馈端连接；
还包括方波整形电路，所述输入信号经所述方波整形电路传递至所述频率数字转换器的输入端和鉴相器的输入端；
还包括正弦波整形电路，所述数字振荡器的反馈端依次经所述正弦波整形电路和时钟分配模块与所述鉴相器的反馈端连接。
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