CN107896106A - 调节数字锁相回路的相位 - Google Patents

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Abstract

本公开涉及调节数字锁相回路的相位。本公开的方面涉及布置以使用相位调节信号调节输出相位的数字锁相回路(DPLL)。在某些实施方案中，相位调节信号可以从DPLL的时数转换器的输出到DPLL的数控振荡器的输入在信号路径中接收。一些实施方案涉及调节DPLL的输出相位以减小DPLL的输出相位和另一个DPLL的输出相位之间的相对相位差。

Description

调节数字锁相回路的相位
技术领域
本公开技术涉及数字锁相回路，更具体地涉及调节数字锁相回路的相位。
背景技术
时钟信号用于同步信号路径之间的数据信号流。在某些应用中，时钟信号控制发送到系统内互连数字模块的命令信号。这样的应用可以包括提供具有高精度，低噪声和可预测相位对准的各种时钟频率的时钟分配系统。
锁相回路(PLL)可以在时钟分配系统中实现。PLL是用于通过振荡器锁定参考时钟的相位的闭路回路系统。PLL可以被设计为具有特定顺序(例如，一阶、二阶或更高)的具体类型(例如，类型I、类型II或更高)。在系统理论中，类型可以指回路内积分器的数量，顺序可以参考PLL系统传递函数中分母的程度。在某些应用中，时钟分配系统可以使用单个时钟源作为输入，并生成与单个时钟源相比频率不同的多个时钟输出。
发明内容
权利要求中描述的创新都有几个方面，其中没有一个单独的责任完全由理想的属性负责。在不限制权利要求的范围的情况下，现在将简要描述本公开的一些显着特征。
本公开的一个方面是频率合成系统，包括第一数字锁相回路和第二数字锁相回路。第一数字锁相回路被构造为提供第一时钟信号。第二数字锁相回路被构造为提供第二时钟信号以接收相位调节信号和调节第二时钟信号的相位。第二时钟信号具有与第一时钟信号基本相同的频率。第二时钟信号的相位基于相位调节信号来调节，以使所述第一时钟信号和所述第二时钟信号之间的相对相位差减小。
频率合成系统还可包括组合电路，被构造为基于所述第一时钟信号和所述第二时钟信号产生输出时钟信号。
第二数字锁相回路可包括数控振荡器和时数转换器。相位调节信号可从所述时数转换器的输出到所述数控振荡器的输入施加在信号路径中。
第二数字锁相回路可包括数字回路滤波器，被构造为接收基于第二数字锁相回路的相位检测器的输出的信号和相位调节信号。
频率合成系统还可包括相位调节电路，被构造为基于所述第一时钟信号和所述第二时钟信号之间的相对相差的指示产生相位调节信号。
频率合成系统还可包括相位调节电路，被构造为基于来自第一数字锁相回路的反馈路径的第一信号和来自第二数字锁相回路的反馈路径的第二信号，产生第一时钟信号和第二时钟信号之间的相对相位差的指示。
频率合成系统还可包括相位调节电路，被构造为基于与第一数字锁相回路相关的第一累加器的输出和与第二数字锁相回路相关的第二累加器的输出，产生第一时钟信号和第二时钟信号之间的相对相位差的指示。第一累加器和第二累加器可被构造为在不同时间复位。
第一数字锁相回路可被构造为接收第二相位调节信号并调节所述第一时钟信号的相位。
第一时钟信号和第二时钟信号可具有彼此在1°以内的相位。
本公开的另一方面是锁相回路，包括数控振荡器和时数转换器。数控振荡器被构造为产生时钟信号。锁相回路被构造为从时数转换器的输出到数控振荡器的输入在信号路径中接收相位调节信号。此外，所述时钟信号的相位基于所述相位调节信号。
锁相回路还可包括从时数转换器的输出到数控振荡器的输入在信号路径中耦合的数字回路滤波器。数字回路滤波器可被构造为接收基于锁相回路的相位检测器的输出的信号和相位调节信号。
锁相回路还可包括相位检测器、加和器和数字回路滤波器。加和器可被构造为接收相位检测器的输出和相位调节信号。数字回路滤波器可被构造为接收加和器的输出。
锁相回路还可包括加和器和相位检测器。加和器可被构造为接收频率指令字和相位调节信号。相位检测器可被构造为接收加和器的输出。
锁相回路可具有相位，该相位可在360°范围内调节。此外，相位调节信号可以是数字字。
本公开的另一方面是一种同步数字锁相回路提供的时钟信号的方法，包括检测第一数字锁相回路提供的第一时钟信号和第二数字锁相回路提供的第二时钟信号之间的相对相位差，和响应于检测相对相位差，调节所述第一时钟信号的相位。调节第一时钟信号的相位以使相对相位差减小。第一时钟信号和第二时钟信号具有基本上相同的频率。
调节第一时钟信号的相位可包括将相位调节信号施加于第一数字锁相回路中的时数转换器的输出和数控振荡器的输入之间的信号路径。
检测相对相位差可包括将与第一数字锁相回路相关的第一累加器的输出和与第二数字锁相回路相关的第二累加器的输出进行比较。第一累加器和第二累加器可被构造为在不同时间复位。
该方法还可包括响应于所述检测来调节所述第二时钟信号的相位。此外，该方法还可包括基于所述第一时钟信号和所述第二时钟信号产生输出时钟信号。
为了概括本公开，本文已经描述了创新的某些方面、优点和新颖特征。应当理解，根据任何特定实施例，不一定都可以实现所有这些优点。因此，可以以实现或优化本文教导的一个优点或优点组的方式来体现或实施创新，而不一定实现本文可教导或建议的其他优点。
附图说明
提供这些附图和相关描述以说明具体实施例，而不是限制性的。
图1A是根据实施方案具有相位偏移控制的数字锁相回路(DPLL)的示意性框图。
图1B是根据另一实施方案具有相位偏移控制的DPLL的示意性框图。
图2根据实施方案比较DPLL中具有和不具有偏移的数控振荡器的输出的波形。
图3是根据实施方案显示描述DPLL输出相位的可编程性的仿真图。
图4是根据另一实施方案具有相位偏移控制的DPLL的示意性框图。
图5是根据实施方案组合第一DPLL和第二DPLL的输出时钟的频率合成系统份示意性框图。
图6是根据实施方案频率合成系统的示意性框图。
图7是描述图6的频率合成系统中的波形信号的图，其可用于确定不同DPLL的输出时钟信号之间的相对相位差。
图8示出图6的系统中的相位同步的模拟波形。
图9是根据另一实施方案频率合成系统的示意性框图。
图10是描述图9的频率合成系统中的波形信号的图，其可用于确定DPLL的输出时钟信号之间的相对相位差。
图11示出图9的系统中的相位同步的模拟波形。
具体实施方式
以下对某些实施例的详细描述给出了具体实施例的各种描述。然而，本文描述的创新可以以多种不同的方式来实现，例如，如权利要求所限定和覆盖的。在本说明书中，参考附图，其中相同的附图标记可以表示相同或功能相似的元件。应当理解，附图中所示的元件不一定按比例绘制。此外，应当理解，某些实施例可以包括比图中所示出的更多的元件和/或图中所示元件的子集。此外，一些实施例可以包括来自两个或更多个附图的特征的任何合适的组合。
当在分数N锁相回路(PLL)中实现锁定时，参考时钟信号可以与PLL振荡器的分频输出同步。因此，振荡器可以通过称为分频比N的比例因子来提供大于参考时钟信号的频率的频率。在分数N PLL中，可以使用Σ-Δ调制器或累加器来周期性地改变分频比，使得N取平均非积分值。
一个锁相回路被锁定后，输出时钟信号的相位可以不为零。虽然在锁定的PLL中，输出时钟和输入参考时钟信号获得相同的频率，当输出时钟滞后或引导输入参考时钟信号时，可能会有相位差。控制阶段可以是减少时钟系统和/或射频系统干扰的重要方面。因此，期望控制提供给锁相回路的输出时钟和输入参考时钟信号之间的相位。
数字锁相回路(DPLL)可以成为用于频率合成的传统模拟电荷泵锁相回路(CP-PLL)的有吸引力的替代品，例如在高级互补金属氧化物半导体(CMOS)技术中。虽然CP-PLL仍然被广泛使用，DPLL提供了更容易在数字领域实现的优势。这些优点可以包括提高性能和/或速度。DPLL可以实现与CP-PLL相比尺寸和/或成本的降低。CP-PLL通常包括压控振荡器，其可以对温度和电源变化敏感，而DPLL可被设计为基本上免受其环境和电源的影响。因此，在某些应用中，在数字域中的DPLL，例如分数N DPLL是可取的。有利地，根据本文讨论的实施例的分数N数字PLL (DPLL)可以解决同步脉冲的问题，同时也控制输出时钟的相位。
在数字锁相回路(DPLL)中调节和/或同步输出相位的装置和方法在此讨论。描述了对DPLL的输出相位进行数字编程的方法。还描述了使用相同输入参考时钟信号对不同DPLL的多个输出时钟进行相位对准的同步技术。通过将相位控制信号注入到DPLL的路径中，可以对数控振荡器(DCO)时钟的输出的相位进行编程。相位控制信号可以是数字信号或字。相位控制信号可以对应于以度为单位的相位角。例如，DPLL可以是无分频器或相域架构。
输出时钟的相位(本文也称为输出相位)可以被编程为具有可由PLL的相位噪声限制的精度的值。相位可以在数学上限于针对完整周期定义的相位分支。例如，相位可以限制在0和360度(度)之间，或者在-180度和180度之间。
本文中的教导提出了用于寻址同步多个DPLL输出时钟的精度的方法，该时钟由相同的参考时钟信号计时。一种方法使用来自两个或更多个DPLL的时间转换器(TDC)的信息或导出信号来产生校正项。第二种方法使用频率指令字的小数部分的积分(累积)值，在某些情况下，可以实现相对于第一种方法的准确度的一个数量级或更大的改善。与第一种方法相比，第二种方法可以在某些情况下牺牲额外的累加器来实现显着提高的准确度。
图1A是根据实施方案的具有相位偏移控制的数字锁相回路(DPLL)100的示意性框图。DPLL100包括第一加和器102、累加器104、第二加和器106、数字回路滤波器(DLF)108、数控振荡器(DCO)110、时分转换器)/计数器112和差分块114。频率指令字FCW作为数字数据提供在第一加和器102的输入端。频率指令字FCW提供DPLL 100用来产生具有输出频率的输出时钟信号CKV的数字数据。DPLL 100可以是任何类型(例如，I型、II型或更高级)和/或任何顺序(例如第一级、第二级或更高级)的DPLL。
如图1A所示，输出时钟信号CKV由DCO 110提供。DCO 110从DLF 108接收振荡器调谐字OTW。输出时钟信号CKV被提供给TDC/计数器112。
TDC/计数器112将输出相位转换成归一化为DCO 110的时钟周期的十进制数。然后可以通过差分块114在数字域中区分输出标准化相位，以产生用于相位检测的数字化输出频率。在数字域中，在某些应用中，变换(1-z-1)可以表示差分块114的z变换表示。
TDC/计数器112和差分块114一起将输出时钟信号CKV转换为提供给第一加和器102的数字信号。加和器102可以由参考时钟信号FREF或者来自参考时钟信号FREF的信号计时。差分块114的输出是由第一加和器102从频率指令字FCW中减去的数字字。第一加和器102和累加器104一起作为相位检测器。
如图1A所示，TDC/计数器112接收参考时钟信号FREF。参考时钟信号FREF可用于设置DPLL的参考时钟信号频率，并为TDC/计数器112提供时钟信号。DPLL 100的输出时钟信号的频率可以由频率指令字FCW和参考时钟信号FREF的频率确定。
在这里的教导中，可以通过将输出时钟信号CKV的上升沿和/或下降沿与参考时钟信号FREF的过渡沿(上升或下降)进行比较来确定输出时钟信号CKV的相位。如下图所示，来自TDC/计数器112的信息可以与输出时钟信号CKV的相位和相对于参考时钟信号FREF相关。
第一加和器102和累加器104可以作为相位检测器操作，以便提供DPLL相位误差Φe.。第一加和器102可以将频率指令字FCW的差与差分块114的输出进行比较，以提供频率误差Δf.。如图所示，频率误差Δf.是由累加器104集成在数字域中的数字信号，以便在DPLL中提供DPLL相位误差Φe.。在DPLL中，例如DPLL 100，当输出时钟信号CKV的频率被锁定到频率命令字FCW.时，DPLL已经获取锁定。当获取锁定时，频率误差Δf.降低到零或几乎为零。
DPLL相位误差Φe.可能与输入参考时钟信号和输出时钟信号CKV之间的相位误差有关。
输入参考时钟信号和输出时钟信号CKV之间的相位或相位差可以在0度到360度之间的整个周期内承受任何值。如上所述，该值的范围可以在数学上移动到总共360度的任何范围。
本文涉及一种用于当参考频率和输出时钟信号CKV的频率被锁定时调节输出相位的装置和方法。在本文的教导中，“输出相位”可以指输出时钟信号CKV的相位。相位可以相对于时钟边沿来测量(例如，上升沿或下降沿)。输出相位可以相对于参考时钟信号的相位。通过在累加器104和DLF 108之间包括第二加和器106，当相位调节信号Phase_offset添加到DPLL相位误差Φe时，可以调节输出相位。根据任何合适的数学运算(例如加法，减法等)，相位调节信号Phase_offset和相位误差Φe可以用于调整输出时钟信号CKV的相位。
如图1A所示，累加器104将DPLL相位误差Φe提供给第二加和器106。第二加和器106可以将数字域中的相位调节信号Phase_offset添加到DPLL相位误差Φe，以实现改变输出相位，从而提供调整后的DPLL相位误差Φe2。第二加和器106将经校正的DPLL相位误差Φe2提供给DLF 108。然后，DLF 108向DCO 110提供振荡器调谐字OTW。
可以通过对频率指令字FCW进行编程来设定固定频率参考值。因此，当DPLL 100获取锁定到固定频率参考值时，DPLL相位误差Φe可以是具有稳态值的数字字符。此外，至少部分依赖于DPLL类型和顺序，相位误差Φe可以是恒定的。DPLL相位误差可能由于噪声而产生影响，在某些配置中，当DPLL 100获取锁定时，DPLL相位误差Φe的平均值可以为零。因此，当DPLL获得锁定时，累加器104的输出可以在零附近波动。
当通过第二加和器106引入(例如，添加)常数偏移量时，DPLL 100调整其输出相位以确保DPLL相位误差Φe达到其稳态锁定值。如上所述，DPLL可以被配置为使得DPLL相位误差Φe为零。如图1A所示，相位调节信号Phase_offset经由第二加和器106加到DPLL相位误差Φe中。当相位调节信号Phase_offset为正常数或正常数的数字字表示时，回路高估参考阶段。作为响应，输出相位增加可以与正常数成正比、大约等于或等于正常数的量。类似地，当相位调节信号Phase_offset为负常数或数字字时，输出相位减小。这在图2中进一步说明。
图1B是根据实施方案的具有相位偏移控制的DPLL 180的示意性框图。DPLL 180类似于图1A的DPLL 100，除了第一加和器102和累加器104以不同的顺序排列，并且排除差分块114。在DPLL 180中，累加器104接收频率命令字FCW，并向第一加和器102提供输出。与图1A的DPLL100类似，DPLL 180还包括第二加和器106、DLF 108、DCO 110和TDC/计数器112。频率指令字FCW在累加器104的输入端被提供为数字数据。频率指令字FCW提供数字数据，DPLL180用来产生具有输出频率的输出时钟信号CKV。DPLL 180还可以是任何类型(例如，I型、II型或更高级)和/或任何顺序(例如第一级、第二级或更高级)的DPLL。
在DPLL 180中，TDC/计数器112将输出时钟信号CKV转换为提供给第一加和器102的数字信号，并由第一加和器102从积累(积分)频率指令字FCW中减去。第一加和器102和累加器104一起作为DPLL 180中的相位检测器操作。
图2比较根据实施方案在DPLL中的相位调节信号的不同值的波形。DPLL可以对应于图1A的DPLL 100或图1B的DPLL 180。图2示出了参考时钟信号FREF波形202、第一输出时钟信号波形204和第二输出时钟信号波形206。第一输出时钟信号波形204可以对应于相位调节信号Phase_offset的值被设置为0的配置。因此，输出时钟信号CKV被标记为“CKV_0”。
第二输出时钟信号波形206可以对应于相位调节信号Phase_offset的值被设置为正数值的配置，其可以由数字字表示。响应于相位调节信号Phase_offset从0变化到正值，可能会发生相位调整，使DPLL的DCO提供的输出时钟信号从第一输出时钟信号波形204改变到第二输出时钟信号波形206。在第二输出时钟信号波形206中描绘的阴影区域示出当相位调节信号Phase_offset被应用于DPLL时存在相对输出相移210。
通常，当增加正偏移量时，回路高估了参考相位，从而通过该偏移增加了输出相位。类似地，当添加负偏移(或减去正偏移)时，输出相位减少该量。输出相位可以完全360度编程。例如，输出相位可以从-180度到180度或从0度到360度编程。相位编程的精度可以由DPLL的相位误差限制，DPLL的相位误差可以是相对较小的数量，例如0.3度。因此，DPLL的相位可以编程为在这种DPLL中精度约为0.3度。根据一些其他实施例，相位可以在精度为5度以内编程。在某些实施方案中，该相位可以被编程到精度为1度以内，使得时钟信号可以具有在具有相同频率的另一个时钟信号的1度内的相位。
图3示出了根据实施方案的DPLL的输出相位的可编程性的模拟图。DPLL可以对应于图1A的DPLL 100或图1B的DPLL 180，其中相位调节信号Phase_offset被编程为不同的值。图3示出了通过第一波形302的相位调节信号Phase_offset，以及通过第二波形304的输出相位Phase_clk。作为时间的函数的平均输出相位Phase_avgas在包括第一平均值306、第二平均值308、第三平均值310、第四平均值312、第五平均值314和第六平均值316的第三个图中示出。包括相位调节信号Phase_offset的每个波形具有度(deg)的单位。
图3的模拟图示出了DPLL 100内的相位可编程性。如图3所示，相位调节信号phase_offset可以被编程为具有不同的值；响应于不同的值，输出相位Phase_clk和平均输出相位Phase_avgvary以可预测的量变化。在等于0微秒(μs)和270μs的时间之间，相位调节信号Phase_offset从0度的相位开始递增到最大360度。
编程的相位步长有时等于大约50μs、90μs、130μs、170μs和210μs。在第一个波形302中描述了每个步骤的数量。例如，从0到50微秒(μs)，相位调节信号Phase_offset为0。在该时间段期间，DPLL100获取锁定，输出相位Phase_clk稳定在大约70度。在相当于约50μs的时间，相位调节信号Phase_offset步进了35.00244度。作为回应，Phase_clk的输出相位增加了大约相同的量，平均输出相位Phase_avg从第一平均306增加到第二平均308，增加了35.07983度。类似地，在等于大约90μs的时间，相位调节信号Phase_offset逐步增加99.99756度。作为回应，Phase_clk的输出相位增加了大约相同的数量，平均输出相位Phase_avg从第二平均308增加到第三平均310，提高了99.73007度。
在等于大约170μs的时间，在输出相位Phase_clk和平均输出相位Phase_avg中都有相位回绕。由于相位被定义为包含在0和360度的范围内，发生相位缠绕。例如，可以通过从超过360度的任何相位值减去360度来实现0到360度的相位包络。因此，在等于大约170μs的时间，当相位调节信号Phase_offset被增加到70.00488度时，相位相位Phase_clk和平均输出相位Phase_avg都有相应的相位包络。
图4是根据另一实施例的具有相位偏移控制的DPLL 400的示意性框图。图4的DPLL400类似于图1A的DPLL100，除了相位调节信号Phase_offset在DPLL的不同部分上应用。与图1A的DPLL 100相比较，图1A的第一加和器102被加和器402替换，图1A中的第二加和器106不包括在内。在图1A和图4中，相位调节信号可以应用在DPLL的TDC的输出和DPLL的DCO的输入之间的信号路径中。虽然图1A和图4示出了具有相位调整的两个示例性DPLL，但是可以在这些示例DPLL中的DPLL中的不同点应用相位调整。
类似于图1A的DPLL100，图4的加和器402和累加器104可以作为相位检测器操作。加和器402还能够进行相位调整。加和器402将频率指令字FCW的差与差分块114的输出进行比较。加和器402还加上相位调节信号Phase_offset，以便提供调整的频率误差Δfc.。因此，加和器402可以将相位调节信号Phase_offset添加到频率指令字FCW，并减去差分块114的输出。相位调节信号Phase_offset和加和器402可以被布置为执行任何合适的操作(例如，加法、减法、加法和减法等)以使得DPLL 400的相位被调整。在图4中，加和器402提供的经调整的频率误差Δfc.是数字信号，其由累加器104集成在数字域中，以便提供调整的DPLL相位误差Φec.。
由于DPLL 400使用的相位调节信号Phase_offset可以与DPLL100使用的相位调节信号Phase_offset不同，所以DPLL 400使用的相位调节信号Phase_offset可以是不同的。例如，DPLL 400使用的相位调节信号Phase_offset可以是定期置零而不具有常数值。此外，在某些情况下，除了一个时钟周期之外，它可以具有0值。例如，为了在DPLL 100中进行10度的调整，相位调节信号Phase_offset可以在所有时钟周期内被设置为10度。然而，为了在DPLL 400中进行10度的调整，相位调节信号Phase_offset只能在一个时钟周期内固定10度。
有一些应用可以期望将来自PLL的两个或更多个时钟信号组合成被布置为接收相同的输入信号。例如，当将具有相同频率的两个同步输入时钟信号相加在一起时，那么所得到的和可以具有低于两个输入时钟信号中的任一个的信噪比和/或具有比单个时钟信号中的任一个更高的输出功率。图5示出了组合两个时钟信号的频率合成系统。
图5是根据实施方案将第一DPLL 100a的输出时钟信号与第二DPLL 100b组合的频率合成系统500的示意性框图。第一DPLL 100a和/或第二DPLL 100b可以由图1A的DPLL 100和/或DPLL 400实现。第一DPLL 100a和第二DPLL 100b可以接收相同的参考时钟信号并产生频率相同的输出时钟信号。所示的频率合成系统500还包括组合电路，其将来自第一DPLL100a的输出时钟信号和第二DPLL 100b组合。如图5所示，组合电路是加和器502，其将第一DPLL 100a的第一输出时钟信号CKV1与第二DPLL 100b的第二输出时钟信号CKV2相加，以提供组合的输出时钟信号CLK_OUT。为了提高组合时钟信号CLK_OUT的功率含量，对应于输出时钟信号CKV1的输出相位和对应于输出时钟信号CKV2的输出相位可以同步最大功率。这里的教导可以用于调整输出相位以实现最大功率，或者替代地控制由组合时钟信号CLK_OUT输出的功率量。
尽管图5表示加和器仅分别组合来自第一DPLL 100a和第二DPLL 100b的两个输出时钟信号CKV1和CKV2，但是其他配置也是可能的。例如，来自多个DPLL(多于两个DPLL)的输出时钟可以由加和器502组合。
图1A的DPLL100、图1B的DPLL 180和/或图4的DPLL 400可以用在频率合成系统中，例如图5的频率合成系统500，以使用两个或更多个DPLL产生组合的输出时钟信号。使用相同的参考时钟信号同步多个DPLL的输出时钟信号可以通过在预定的持续时间之后发送重新同步脉冲并将输出相位重置为固定值来实现。可以通过使用图1A、图1B和图4的参考时钟信号FREF来控制重新同步脉冲。输出时钟信号可以同步相位，使得它们的相位之间的相对相位差被减小和/或消除。这样的同步可以包括调整输出时钟信号的相位，以便对准参考时钟信号FREF或者调整一个输出时钟信号的相位，使其与另一个输出时钟信号的相位对齐。
响应于重新同步信号，输出时钟信号可以在相位内同步。重新同步信号可以在参考时钟信号FREF的一些但不是全部的周期被断言。因此，可以在参考时钟信号FREF的周期的子集上触发重新同步。在接收到重新同步信号时，可以相对于参考时钟信号FREF的过渡边缘(高转换或低转换)来确定相位差。可以测量多个DPLL输出时钟信号之间的相位差，并将其复位为相同的值。
同步可以相对于参考时钟信号FREF的边缘。包含在TDC/反向路径中的信息可以有利地用于确定在转换之后参考时钟信号FREF过渡边缘和最接近的DPLL输出时钟信号边缘CKV之间的相位差。例如，在一个或多个参考时钟信号周期期间，可以使用TDC/计数器路径中的数字信息来测量参考时钟信号FREF上升沿和下一个最接近的DPLL输出时钟信号CKV上升沿之间的相位差。图6的频率系统是可以实现这些特征的示例系统。
图6是根据实施方案具有相位调整的频率合成系统600的示意性框图。所示的频率合成系统600包括图5的频率合成系统500和相位调节电路606的示例。在频率合成系统600中，第一DPLL 100a和第二DPLL 100b各自通过图1A的DPLL 100的实例来实现。特别地，所示的第一DPLL 100a包括第一加和器102a、累加器104a、第二加和器106a、DLF 108a、DCO110a、TDC/计数器112a和差分块114a。类似地，所示的第二DPLL 100b还包括第一加和器102b、累加器104b、第二加和器106b、DLF 108b、DCO 110b、TDC/计数器112b和差分块114b，也被构造为类似于图1A的DPLL 100的操作。第一DPLL 100a和第二DPLL 100b都接收相同的频率指令字FCW。频率指令字FCW分别设定第一DPLL 100a和第二DPLL 100b的输出时钟信号CKV1和CKV2的目标频率。
如图6所示，TDC/计数器112a的输出和TDC/计数器112b的输出可以用于测量第一DPLL 100a和第二DPLL 100b之间的相对相位差。TDC/计数器112a的输出和TDC/计数器112b的输出被提供给相位调节电路606。相位调节电路606可以基于与TDC/计数器112a和TDC/计数器112b相关联的信息来计算输出时钟信号CKV1和CKV2之间的相对相位差。相位调节电路606可以接收参考时钟信号FREF或用于确定相对相位差的任何其它合适的参考时钟信号。
如图6所示，相位调节电路606可以接收相位重新同步信号Phase_resync。相位调节电路606响应于相位调节电路606的相位重新同步信号Phase_resync提供再同步脉冲，可以从相对相位差产生相位调节信号Phase_offset1和Phase_offset2。然后可以使用相位调节信号来减少和/或消除输出时钟信号CKV1和CKV2之间的相对相位差，从而使这些信号的相位同步。
虽然图6示出了提供给相位调节电路606的相位重新同步信号Phase_resync，但是其他配置也是可能的。例如，相位重合相信号Phase_resync可以应用于诸如第二加和器106a和第二加和器106b的其他部件，以便使DPLL 100a和100b的相位同步。
尽管图6将频率合成系统600显示为使用基于图1A的DPLL100的具有第一DPLL100a和第二DPLL 100b的配置，但是其他配置也是可能的。例如，频率合成系统600可以被构造为使用两个以上的DPLL。此外，频率合成系统600可以被修改为包括基于图4的DPLL 400或图1B的DPLL 180的DPLL。虽然图6示出了频率合成系统600，其中每个DPLL被布置成接收相位调节信号，但在一些其他实施例中，一个或更少的DPLL可以接收相位调节信号以调整其输出时钟信号的相位。例如，当存在两个具有输出组合的DPLL时，可以调整两个DPLL中仅一个的输出时钟信号的相位，使得输出时钟信号的相位同步。
图7是图6的频率合成系统600的输出时钟信号CKV1和CKV2以及参考时钟信号FREF的输出相位的曲线图。图7示出了参考时钟信号FREF的第一波形702、第一输出时钟信号CKV1的第二波形704、第二输出时钟信号CKV2的第三波形706。如上所述，第一DPLL100a和第二DPLL100指示相同的频率指令字FCW，PLL锁定到目标频率。一旦PLL被锁定到相同的频率，相位重新同步信号Phase_resync可以提供重新同步脉冲来触发同步。当相位重新同步信号Phase_resync被断言时，第一TDC/计数器112a和第二TDC/计数器112b向相位调节电路606提供信息，该相位调节电路606可以测量相位差和影响相位调节信号的一个或多个Phase_offset1和Phase_offset2的调整。
如图7所示，第一时间间隔710对应于从基准时钟信号FREF的过渡边缘到第一输出时钟信号CKV1的第一个上升沿的量。该时间间隔可以表示对应于第一输出时钟信号CKV1的输出相位。第二时间间隔712对应于从参考时钟信号FREF过渡沿到输出时钟信号CKV2的第一上升沿的时间量。该时间间隔可以表示第二输出时钟信号CKV2的输出相位。使用表示这些时间间隔的信息，从第一TDC/计数器112a和/或第二TDC/计数器112b的一个或多个输出，图6的相位调节电路606可以调整相位调节中的一个或两者信号Phase_offset1和Phase_offset2，以使输出时钟信号CKV1和CKV2的输出相位同步。因此，通过在参考时钟信号FREF转换之后从TDC/计数器112a和112b采样信息，输出时钟信号CKV1和CKV2不同步。
图8示出了图6的频率合成系统600中的相位重新同步的模拟波形。第一个图示出了第一相位调节信号Phase_offset1的波形802和第二相位调节信号Phase_offset2的时间的波形804。第二个图示出了第一输出时钟信号CKV1的输出相位的波形806和第二输出时钟信号CKV2的输出相位的波形808。第三曲线图示出了波形806和808的放大视图。
最初，在这些模拟中，相位调节信号Phase_offset1和Phase_offset2设置为0，第一DPLL 100a和第二DPLL 100b在0到45之间获取锁定。然后在等于约53μs的时间，触发相位重新同步信号Phase_resync。在相位重新同步之前，在等于大约45μs的时间获取锁定时，第一输出时钟信号CKV1和第二输出时钟信号CKV2的相位差约为70度。之后，相位调整信号Phase_resync在时间等于约53μs时被触发，相位调节信号Phase_offset1和Phase_offset2由相位调节电路606调整。因此，从波形802和804可以看出，相位调节信号Phase_offset1和Phase_offset2更改为非零常量值。从第二个和第三个图的波形806和808可以看出，第一输出时钟信号CKV1和第二输出时钟信号CKV2之间的相位差减小到约10度。
可以通过提高频率合成系统内的测量精度来获得相位差的进一步减少。例如，频率合成系统600中的输出时钟信号之间的测量相位差的精度可以通过TDC/计数器112a和112b的估计相位误差的精度来界定。为了提高精度，可以提高TDC/计数器112a，112b的分辨率。提高精度的另一种方法是使用不同的电路组件来测量相对相位差。例如，可以与第一DPLL 100a和第二100b中的每一个实现附加累加器，以便与图8相关联的测量值计算更准确的输出相位值。
图9是根据另一实施例的频率合成系统900的示意性框图。频率合成系统900类似于图6的频率合成系统600，不同之处在于频率合成系统900被设置为产生相位调节信号Phase_offset1和Phase_offset2。如图所示，频率合成系统900包括第一辅助累加器904a、第二辅助累加器904b和相位调节电路906。第一辅助累加器904a和第二辅助累加器904b都可以累加频率指令字FCW的分数部分，但可以接收不同的定时信号和/或在不同时间被复位。例如，第一辅助累加器904a可以用于使用相同的定时信号和复位信号对频率指令字FCW的小数部分进行积分，如累加器104a所使用的那样。类似地，第二辅助累加器904b可以用于使用相同的定时信号和复位信号来对频率指令字FCW的分数部分进行积分，如累加器104b所使用的那样。由于过程变化和/或其他失配，累加器104a和104b可以在不同时间接收不同的复位和/或定时信号。复位和定时信号可以取决于DPLL的发布方式和/或何时发出采集命令。DPLL 100a和第二DPLL100b可以在不同的时间开始采集。例如，第一DPLL 100a可以被加电并锁定到第一时钟信号的目标频率，并且随后可以由第二DPLL 100b提供具有与第一时钟信号相同频率的同步的第二时钟信号。在这种情况下，到累加器104a和104b的定时和复位信号应该是不同的。
辅助累加器904a和904b使用与累加器104a和104b使用的相同的定时信号和复位信号，可以提供包括关于第一DPLL 100a和第二DPLL 100b的输出相位的信息的累积值。例如，在相位重新同步信号Phase_resync触发重新同步转换之后，第一辅助累加器904a可以提供包含关于第一输出时钟信号CKV1的输出相位的信息的第一累积值∑FCWfrac1，而第一DPLL 100a被锁定。类似地，第二辅助累加器904b可以提供包括关于第二输出时钟信号CKV2的输出相位的信息的第二累加值∑FCWfrac2。可以向相位调节电路906提供第一累积值∑FCWfrac1和第二累积值∑FCWfrac2，以确定相位误差并对相位调节信号Phase_offset1和Phase_offset2进行调整。
尽管图9将频率合成系统900显示为使用基于图1A的DPLL100的具有第一DPLL100a和第二DPLL 100b的配置，但是其他配置也是可能的。例如，类似的频率合成系统可以包括两个以上的并行的DPLL。或者或另外，频率合成系统被构造为使用频率命令字的累积值来确定相对相位差可以包括基于图4的DPLL 400和/或图1B的DPLL 180的DPLL。根据图1B当两个DPLL被实现时，可以使用每个DPLL的累加器104的输出来确定相对相位差。因此，可以使用相位误差检测器的累加器来确定DPLL之间的相对相位差，而不是实现附加累加器，例如第二辅助累加器904b和第一辅助累加器904a。
虽然图9示出了频率合成系统900，其中每个DPLL被布置为接收相位调节信号，但是在一些其他实施例中，一个或更少的DPLL可以接收相位调节信号以调整其输出时钟信号的相位。例如，当存在两个具有输出组合的DPLL时，可以调整两个DPLL中仅一个的输出时钟信号的相位，使得输出时钟信号的相位同步。
图10示出了在图9的频率合成系统900中的重新同步转换之后的输出相位和相位偏移。图10示出了参考时钟信号FREF的波形1002、第一输出时钟信号CKV1的波形1004和第二输出时钟信号CKV2的波形1006。如上所述，第一DPLL100a和第二DPLL100b可以使用相同的参考时钟信号FREF。在相位重新同步信号Phase_resync触发重新同步转换之后，可以使用参考时钟信号FREF来复位TDC/计数器112a和112b以及辅助累加器904a和904b。在重新同步之后，辅助累加器904a和904b提供相位调节电路906使用的信息，以测量相位调节信号Phase_offset1和Phase_offset2的相位差和效应调整。
如图10所示，第一时间间隔1008是从参考时钟信号FREF转换边缘到第一输出时钟信号CKV1的第一前上升沿的时间间隔。该时间间隔还可以表示第一输出时钟信号CKV1的输出相位。第一时间间隔1008的值可以从第一累积值∑FCWfrac1确定。类似地，第二时间间隔11010是从参考时钟信号FREF转换边缘到第二输出时钟信号CKV2的第一前上升沿的时间间隔。该时间间隔可以表示第二输出时钟信号CKV2的输出相位。该信息可以从第二累积值∑FCWfrac2确定。
图11示出了图9的频率合成系统900中的相位重新同步的模拟波形。第一个图示出了第一相位调节信号Phase_offset1的波形1102和第二相位调节信号Phase_offset2的时间的波形1104。第二个图示出了第一输出时钟信号CKV1的输出相位的波形1106和第二输出时钟信号CKV2的输出相位的波形1108。第三曲线图示出波形1106和1108的放大视图。
最初，相位调节信号Phase_offset1和Phase_offset2设置为0，第一DPLL100a和第二DPLL 100b在0和45之间取得锁定。然后在等于约53μs的时间，相位重新同步信号Phase_resync触发重新同步转换。在重新同步之前获得等于大约45μs的锁定时，第一输出时钟信号CKV1和第二输出时钟信号CKV2之间的相对相位差约为70度。在等于大约53US的时间触发相位同步信号Phase_resync之后，第一DPLL 100a和第二DPLL 100b的校正项由相位调节电路906产生。因此，从波形1102和1104可以看出，相位调节信号Phase_offset1和Phase_offset2可以改变为非零常数值。此外，如第二和第三图中的波形1106和1108所示，第一输出时钟信号CKV1和第二输出时钟信号CKV2之间的相对相位差减小到约0.3度。因此，与图8相关的模拟相比，使用累积值∑FCWfrac1和∑FCWfrac2估计输出相位可以有利地提高准确度。
本文讨论的任何原理和优点都可以应用于其他系统，而不仅仅是上述的系统。一些实施例可以包括本文所阐述的特征和/或优点的子集。上述各种实施例的元件和操作可以组合以提供其他实施例。本文所讨论的方法的作用可以以适当的任何顺序进行。此外，本文讨论的方法的行为可以适当地串行或并行地执行。虽然电路以特定布置示出，但是其他等效布置也是可能的。
本文讨论的任何原理和优点可以结合从本文任何教导中受益的任何其它系统、装置或方法来实现。例如，本文讨论的任何原理和优点可以结合任何需要调节DPLL的输出相位和/或使两个或更多个DPLL的相位彼此同步的装置来实现。
本公开的方面可以在各种电子设备中实现。例如，根据本文讨论的任何原理和优点实现的上述DPLL中的一个或多个可以包括在各种电子设备中。电子设备的示例可以包括但不限于雷达系统、雷达检测器、消费电子产品、诸如半导体管芯和/或封装模块的消费电子产品的部件、电子测试设备等。电子设备的示例还可以包括通信网络。消费电子产品可以包括但不限于诸如智能电话、膝上型计算机、平板电脑、诸如智能手表或耳机的可穿戴计算设备、汽车、摄像机、相机、数码相机、便携式存储芯片、洗衣机、烘干机、洗衣机/烘干机、复印机、传真机、扫描仪、多功能外围设备等。此外，电子设备可以包括未完成的产品，包括那些用于工业和/或医疗应用的电子设备。
除非上下文另有明确要求，否则在整个说明书和权利要求书中，“包括”、“包含”、“含有”、“具有”等词将以包容性的意思来解释，而不是排他或详尽的意思。也就是说，在“包括但不限于”的意义上。本文中通常使用的“耦合”或“连接”这两个词是指可以直接连接或以一个或多个中间元件方式连接的两个或多个元件。因此，尽管附图中所示的各种原理图描绘了元件和部件的示例性布置，但是在实际实施例中可以存在附加的中间元件、装置、特征或部件(假设所描绘的电路的功能没有受到不利的影响)。另外，在本申请中使用时，“本文”、“上文”、“以下”和类似输入的词语均应参照本申请作为整体，而不是本申请的任何特定部分。在上下文允许的情况下，使用单数或复数的“具体实施方式”中的词也可以分别包括复数或单数。提及两个或多个项目的列表中的“或”一词旨在涵盖以下所有词语的解释：列表中的任何项目、列表中的所有项目以及列表中的项目的任何组合。本文提供的所有数值或距离旨在包括测量误差内的相似值。
虽然已经描述了某些实施例，但是这些实施例仅仅是作为示例提出的，并不意图限制本公开的范围。实际上，本文描述的新颖的装置、系统和方法可以以各种其他形式来体现。此外，在不脱离本公开的精神的情况下，可以对本文所述的方法和系统的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本公开的范围和精神内的这些形式或修改。

Claims (20)

1.频率合成系统，包括：
第一数字锁相回路，被构造为提供第一时钟信号；和
第二数字锁相回路，被构造为提供具有与所述第一时钟信号基本相同的频率的第二时钟信号，接收相位调节信号，并且基于相位调节信号来调节所述第二时钟信号的相位，以使所述第一时钟信号和所述第二时钟信号之间的相对相位差减小。
2.权利要求1所述的频率合成系统，还包括组合电路，被构造为基于所述第一时钟信号和所述第二时钟信号产生输出时钟信号。
3.权利要求1所述的频率合成系统，其中所述第二数字锁相回路包括数控振荡器和时数转换器，其中所述相位调节信号从所述时数转换器的输出到所述数控振荡器的输入施加在信号路径中。
4.权利要求1所述的频率合成系统，其中所述第二数字锁相回路包括数字回路滤波器，被构造为接收基于第二数字锁相回路的相位检测器的输出的信号和所述相位调节信号。
5.权利要求1所述的频率合成系统，还包括相位调节电路，被构造为基于所述第一时钟信号和所述第二时钟信号之间的相对相差的指示产生相位调节信号。
6.权利要求1所述的频率合成系统，还包括相位调节电路，被构造为基于来自第一数字锁相回路的反馈路径的第一信号和来自第二数字锁相回路的反馈路径的第二信号，产生第一时钟信号和第二时钟信号之间的相对相位差的指示。
7.权利要求1所述的频率合成系统，还包括相位调节电路，被构造为基于与第一数字锁相回路相关的第一累加器的输出和与第二数字锁相回路相关的第二累加器的输出，产生第一时钟信号和第二时钟信号之间的相对相位差的指示，所述第一累加器和所述第二累加器被构造为在不同时间复位。
8.权利要求1所述的频率合成系统，其中所述第一数字锁相回路被构造为接收第二相位调节信号并调节所述第一时钟信号的相位。
9.权利要求1所述的频率合成系统，其中所述第一时钟信号和所述第二时钟信号具有彼此在1°以内的相位。
10.锁相回路，包括：
数控振荡器，被构造为产生时钟信号；和
时数转换器，
其中所述锁相回路被构造为从时数转换器的输出到数控振荡器的输入在信号路径中接收相位调节信号，并且其中所述时钟信号的相位基于所述相位调节信号。
11.权利要求10所述的锁相回路，还包括从时数转换器的输出到数控振荡器的输入在信号路径中耦合的数字回路滤波器，所述数字回路滤波器被构造为接收基于锁相回路的相位检测器的输出的信号和所述相位调节信号。
12.权利要求10所述的锁相回路，还包括相位检测器、被构造为接收相位检测器的输出和相位调节信号的加和器、以及被构造为接收所述加和器输出的数字回路滤波器。
13.权利要求10所述的锁相回路，还包括被构造为接收频率指令字和相位调节信号的加和器、和被构造为接收所述加和器输出的相位检测器。
14.权利要求10所述的锁相回路，其中该相位可在360°范围内调节。
15.权利要求10所述的锁相回路，其中所述相位调节信号是数字字。
16.一种同步数字锁相回路提供的时钟信号的方法，该方法包括：
检测第一数字锁相回路提供的第一时钟信号和第二数字锁相回路提供的第二时钟信号之间的相对相位差，所述第一时钟信号和所述第二时钟信号具有基本上相同的频率；和
响应于所述检测，调节所述第一时钟信号的相位以使相对相位差减小。
17.权利要求16所述的方法，其中所述调节包括将相位调节信号施加于第一数字锁相回路中的时数转换器的输出和数控振荡器的输入之间的信号路径。
18.权利要求16所述的方法，其中所述检测包括将与第一数字锁相回路相关的第一累加器的输出和与第二数字锁相回路相关的第二累加器的输出进行比较，并且其中所述第一累加器和所述第二累加器被构造为在不同时间复位。
19.权利要求16所述的方法，还包括响应于所述检测来调节所述第二时钟信号的相位。
20.权利要求16所述的方法，还包括基于所述第一时钟信号和所述第二时钟信号产生输出时钟信号。
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