CN106385253A - 基于参数处理模块和锁相环级联的数字时间转换系统 - Google Patents

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Abstract

本发明提出了一种基于参数处理模块和锁相环级联的数字时间转换系统，用于解决现有数字时间转换系统存在的适用范围窄的技术问题，包括参数处理模块(1)、时基产生模块(2)、使能控制模块(3)和数字时间转换模块(4)；参数处理模块(1)从输入设置参数中提取四个控制参数并输出，时基产生模块(2)内部设置有两个锁相环级联结构，产生受输入设置参数调整且具有固定频差的两个时基信号，使能控制模块(3)根据两个时基信号产生并输出使能信号，时间转换模块(4)根据计数控制字在使能信号控制下利用两个时基信号产生时间间隔信号。本发明的输出时间间隔分辨率可调整，且资源利用率高，可用于时频测量等领域。

Description

基于参数处理模块和锁相环级联的数字时间转换系统
技术领域
本发明属于电子电路技术领域，具体涉及一种基于参数处理模块和锁相环级联的数字时间转换系统，可用于时频测量等领域。
背景技术
时间间隔产生技术被广泛应用于原子频率标准、高精度定位、时间相关单光子计数、时间数字转换器及超大规模集成电路功能测试中。在电子测量领域，示波器、信号发生器、逻辑分析仪和半导体器件测试的标定和短时间定时控制的关键技术都涉及到时间间隔产生技术。在通信领域，雷达回波模拟器系统、相控阵雷达系统、时间数字化系统以及同步通信系统的设计中都用到了纳秒级别或皮秒级别的短时间间隔信号；在物理实验中，当使用飞行时间质谱仪进行原子、分子物理实验或化学物理实验时，需要利用皮秒级的短时间间隔信号，按照设定的控制顺序，控制放气阀、激光器、脉冲电源、瞬态数据记录仪等设备的启动和停止。
时间间隔产生技术按实现方式可分为四个类型：模拟电路类、直接计数类、延迟链路类和数字时间转换类。
模拟电路类，利用模拟器件高速开关效应或储能原件充放电功能，产生时间间隔信号，但由于电路工艺、工作电压和环境温度的不确定性，导致产生的时间间隔信号不稳定且不易更改设置。
直接计数类，对单位时间进行计数，产生时间间隔信号，通过设置计数器的数值可以很方便地控制产生时间间隔的大小，但由于电路工艺的制约，计数器工作频率不能过高，其产生时间间隔信号的分辨率低。
延迟链路类，利用信号在不同线路上传输时间不同的原理，控制一个信号在两条设定好延迟量的线路上输出，产生时间间隔信号，这种方式对于线路设计要求很高且容易产生误差，不易使用。
数字时间转换类，数字时间转换产生时间间隔信号运用了游标法的原理，利用两路时基信号的频差产生时间间隔信号，其系统结构如图1所示，包括时基产生模块、使能控制模块和数字时间转换模块，其中时基产生模块包括第一时基产生模块和第二时基产生模块，数字时间转换模块包括上升沿脉冲输出和下降沿脉冲输出。时基产生模块利用一路输入时钟源信号CLKIN产生两路时基信号，使能控制模块在两路时基信号相位对齐时产生并输出控制使能信号SR，数字时间转换模块在控制使能信号SR控制下，由输出时间间隔上升沿模块根据预设定参数输出时间间隔上升沿信号RISESIG，同时由输出时间间隔下降沿模块根据预设定参数输出时间间隔下降沿信号DOWNSIG。本方法从根本上解决了直接计数类中计数器工作频率受电路工艺制约无法提高的问题，利用两路具有固定频差的时基信号即可产生分辨率高的时间间隔信号，同时两路时基信号本身频率不需要过高。但是已有的数字时间转换类产生时间间隔信号方法无法灵活调整其输出时间间隔分辨率，无法满足多分辨率的需求。例：Poki Chen于2010年在《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEM》上发表名为“FPGA Vernier Digital-to-Time Converter With 1.58ps Resolution and59.3Minutes Operation Range”的文章中，公开了一种基于FPGA游标法的数字时间转换系统，其中各模块参数固定，输出固定的时间间隔分辨率，当需要输出的时间间隔大小不满足是系统分辨率整数倍的要求时，例如系统分辨率为10皮秒，所需输出时间间隔精度为23皮秒，而系统只能输出20皮秒或30皮秒的时间间隔，此时需要调整系统产生时间间隔分辨率以达到输出时间间隔为23皮秒的要求。
发明内容
本发明的目的在于克服上述现有技术存在的缺陷，提出了一种基于参数处理模块和锁相环级联的数字时间转换系统，用于解决现有数字时间转换系统存在的因输出时间间隔不易调整导致的适用范围窄的技术问题。
本发明的技术思路是：通过数字锁相环与模拟锁相环级联装置对输入时钟进行处理，同时根据输入参数调整两路输出时基信号频率，输出两路分辨率可调的同步高精度时基信号，利用数字时间转换模块将两路时基信号转换为时间间隔信号，用于解决现有数字时间转换类产生时间间隔系统存在的输出时间间隔分辨率较低且不易调整的技术问题。
根据上述技术思路，实现本发明目的采取的技术方案为：
一种基于参数处理模块和锁相环级联的数字时间转换系统，包括参数处理模块1、时基产生模块2、使能控制模块3和数字时间转换模块4，其中：
参数处理模块1，用于从输入设置参数DIN中，提取出第一时间控制参数TIMECTLA、第二时间控制参数TIMECTLB、第一计数控制字CNTA和第二计数控制字CNTB并输出；
时基产生模块2，包括第一时基产生模块21和第二时基产生模块22，所述第一时基产生模块21的内部设置有第一锁相环级联结构，用于在第一时间控制参数TIMECTLA控制下，将输入时钟信号CLKIN精确地转换为不同频率的第一时基信号TA；所述第二时基产生模块22的内部设置有第二锁相环级联结构，用于在第二时间控制参数TIMECTLB控制下，将输入时钟信号CLKIN精确地转换为不同频率的第二时基信号TB，其中第一时基信号TA和第二时基信号TB的频差固定；
使能控制模块3，用于在第一时基信号TA和第二时基信号TB的相位对齐时，产生并输出使能信号SR；
数字时间转换4，包括输出时间间隔上升沿模块41和输出时间间隔下降沿模块42，该两个模块的电路结构相同且并行排布，在使能信号SR的控制下，所述输出时间间隔上升沿模块41，根据第一计数控制字CNTA对第一时基信号TA进行计数，并输出时间间隔上升沿信号RISESIG，所述时间信号产生模块42，根据第二计数控制字CNTB对第二时基信号TB进行计数，并输出时间间隔下降沿信号DOWNSIG。
上述的基于参数处理模块和锁相环级联的数字时间转换系统，所述第一时间控制参数TIMECTLA，包括第一D分频系数DA，第一C分频系数CA和第一M分频系数MA；所述第二时间控制参数TIMECTLB，包括第二D分频系数DB，第二C分频系数CB和第二M分频系数MB。
上述的基于参数处理模块和锁相环级联的数字时间转换系统，所述第一时基信号TA，其频率大于第二时基信号TB的频率。
上述的基于参数处理模块和锁相环级联的数字时间转换系统，、所述第一锁相环级联结构，包括级联的第一数字锁相环211和第一模拟锁相环212；所述第二锁相环级联结构，包括级联的第二数字锁相环221和第二模拟锁相环222。
上述的基于参数处理模块和锁相环级联的数字时间转换系统，所述输出时间间隔上升沿模块41，包括第一数控转换器模块411和第一状态保持器模块412，所述第一数控转换器模块411，用于将第一时基信号TA转换为时间间隔上升沿脉冲信号；所述第一状态保持器模块412，用于接收时间间隔上升沿脉冲信号，产生时间间隔上升沿信号RISESIG并输出。
上述的基于参数处理模块和锁相环级联的数字时间转换系统，所述输出时间间隔下降沿模块42，包括第二数控转换器模块421和第二状态保持器模块422，所述第二数控转换器模块421，用于将第二时基信号TB转换为时间间隔下降沿脉冲信号；所述第二状态保持器模块422，用于接收时间间隔下降沿脉冲信号，产生时间间隔下降沿信号DOWNSIG并输出。
本发明与现有技术相比，具有以下优点：
1.本发明由于第一时基产生模块和第二时基产生模块中，分别设置有包括数字锁相环和模拟锁相环的锁相环级联结构，产生的时基信号同时具有高精度相位迁移和低时钟抖动的特性，同时由于参数处理模块，能够根据不同的输入设置参数提取出不同的时间控制参数，并由不同的时间控制参数将输入时钟信号精确地转换为不同频率的时基信号，实现了根据不同输入设置参数调整输出时间间隔分辨率的功能，与现有技术相比，在保证时间间隔分辨率的同时，有效的扩大了系统的适用范围。
2.本发明由于系统采用独立模块搭建，可以针对不同分辨率需求的应用，采用不同精度的器件，同时在后期升级时可以快速对某一模块进行升级而不需要重新搭建系统，避免了在FPGA上实现时只能用到很少一部分逻辑资源，而大量逻辑资源空闲造成的浪费，与现有技术相比，节省了成本且后期升级方便。
附图说明
图1是现有数字时间转换系统的整体结构示意图；
图2是本发明的整体结构示意图；
图3是本发明的第一时基产生模块的内部结构示意图；
图4是本发明的输出时间间隔上升沿模块的内部结构示意图。
具体实施方式
以下结合附图和实施例，对本发明作进一步说明：
参照图2，本发明包括参数控制模块1、时基产生模块2、使能控制模块3和数字时间转换模块4，其中：
参数控制模块1，包括任意具有逻辑控制功能的芯片，接收输入设置参数DIN，该参数是多个数据的集合，其中输入设置参数DIN的数据格式如表1所示：
表1
输入设置参数DIN共有336比特数据，其中帧头表示输入设置参数DIN数据集合的起始位置，占用8比特空间，其格式内容为固定的十六进制数0X1B；TIMECTLA标识表示第一时间控制参数TIMECTLA起始位置，占用16比特空间，其格式内容为固定的十六进制数0X5441；TIMECTLA数据表示此处数据为第一时间控制参数TIMECTLA的数据，占用64比特空间，其内容根据用户设置进行改变；TIMECTLB标识表示第一时间控制参数TIMECTLB起始位置，占用16比特空间，其格式内容为固定的十六进制数0X5442；TIMECTLB数据表示此处数据为第二时间控制参数TIMECTLB的数据，占用64比特空间，其内容根据用户设置进行改变；CNTA标识表示第一计数控制字CNTA起始位置，占用16比特空间，其格式内容为固定的十六进制数0X4341；CNTA数据表示此处数据为第一计数控制字CNTA的数据，占用64比特空间，其内容根据用户设置进行改变；CNTB标识表示第二计数控制字CNTB起始位置，占用16比特空间，其格式内容为固定的十六进制数0X4342；CNTB数据表示此处数据为第二计数控制字CNTB的数据，占用64比特空间，其内容根据用户设置进行改变；DIN帧尾表示输入设置参数DIN数据集合的终止位置。
该模块从输入设置参数DIN中按照表1中所述数据格式读取到DIN帧头时，开始识别四个控制参数标识后提取并输出四个控制参数数据，包括第一时间控制参数TIMECTLA、第二时间控制参数TIMECTLB、第一计数控制字CNTA和第二计数控制字CNTB，直到读取到DIN帧尾结束。
其中第一时间控制参数TIMECTLA包含了三个数据，分别是第一D分频系数DA，第一C分频系数CA和第一M分频系数MA，第一时间控制参数TIMECTLA的数据格式如表2所示：
表2
第一时间控制参数TIMECTLA共有64比特数据，其中DA标识表示第一D分频系数DA起始位置，占用8比特空间，其格式内容为固定的十六进制数0X44；DA数据表示第一D分频系数DA的数据，占用8比特空间，其内容根据用户设置进行改变；CA标识表示第一C分频系数CA起始位置，占用8比特空间，其格式内容为固定的十六进制数0X43；CA数据表示第一C分频系数CA的数据，占用8比特空间，其内容根据用户设置进行改变；MA标识表示第一M分频系数MA起始位置，占用8比特空间，其格式内容为固定的十六进制数0X4D；MA数据表示第一M分频系数MA的数据，占用8比特空间，其内容根据用户设置进行改变；空闲表示此部分未被使用，占用16比特空间，留待功能拓展使用。
模块首先读取DA标识，其后8比特数作为第一D分频系数DA的数据，接着读取CA标识，其后8比特数作为第一C分频系数CA的数据，最后读取MA标识，其后8作比特数为第一M分频系数MA的数据，并将该三个分频系数输出。
第二时间控制参数TIMECTLB包含了三个数据，分别是第二D分频系数DB，第二C分频系数CB和第二M分频系数MB，第二时间控制参数TIMECTLB的数据格式与工作方式同第一时间控制参数TIMECTLA相同。
时基产生模块2，包括第一时基产生模块21和第二时基产生模块22，其中第一时基产生模块21内部结构如图3所示，该两个模块利用锁相环级联装置将一路输入时钟信号转换为两路用户设定频率的时基信号并输出，其中第一时基产生模块21根据参数控制模块1产生的第一时间控制参数TIMECTLA将输入时钟信号CLKIN精确的转换为第一时基信号TA；第二时基产生模块22用于根据参数控制模块1产生的第二时间控制参数TIMECTLB，将输入时钟信号CLKIN精确地转换为第二时基信号TB；第一时基信号TA和第二时基信号TB的频差固定且转换的第一时基信号TA的频率大于转换的第二时基信号TB的频率。
使能控制模块3，包括D触发器或其他具有鉴相功能的器件，以下以本实例所使用的D触发器为例，将第一时基信号TA输入D触发器时钟信号输入接口，将第二时基信号TB输入D触发器数据信号输入接口，当第一时基信号TA和第二时基信号TB的相位对齐时，D触发器的输出数据接口的状态被置高，输出使能信号SR。
数字时间转换模块4，包括输出时间间隔上升沿模块41和输出时间间隔下降沿模块42，其中输出时间间隔上升沿模块41内部结构如图4所示，该两个模块的电路结构相同且并行排布，在使能信号SR的控制下，输出时间间隔上升沿模块41，用于根据第一计数控制字CNTA对第一时基信号TA进行计数，并输出时间间隔上升沿信号RISESIG，所述输出时间间隔下降沿模块42，用于根据第二计数控制字CNTB对第二时基信号TB进行计数，并输出时间间隔下降沿信号DOWNSIG，最终时间间隔大小即为产生输出时间间隔下降沿信号DOWNSIG的时刻减去产生输出时间间隔上升沿信号RISESIG的时刻，用tDOWNSIG表示产生输出时间间隔下降沿信号DOWNSIG的时刻，tRISESIG表示产生输出时间间隔上升沿信号RISESIG的时刻，则具体计算产生的时间间隔公式如式(1)：
tDOWNSIG-tRISESIG＝CNTA×(TB-TA)+(CNTB-CNTA)×TB (1)
本发明整体工作过程为，参数控制模块1，接收输入设置参数DIN，并按照输入设置参数DIN的数据格式，提取出第一时间控制参数TIMECTLA、第二时间控制参数TIMECTLB、第一计数控制字CNTA和第二计数控制字CNTB，并将第一时间控制参数TIMECTLA输出至时基产生模块2的第一时基产生模块21，将第二时间控制参数TIMECTLB输出至时基产生模块2的第二时基产生模块22，将第一计数控制字CNTA输出至数字时间转换模块4的输出时间间隔上升沿模块41，将第二计数控制字CNTB输出至数字时间转换模块4的输出时间间隔下降沿模块42。时基产生模块2，包括第一时基产生模块21，接收参数控制模块1输出的第一时间控制参数TIMECTLA，并在第一时间控制参数TIMECTLA控制下输出第一时基信号TA，同时将第一时基信号TA输出至使能控制模块3和数字时间转换模块4中的输出时间间隔上升沿模块41；第二时基产生模块22，接收参数控制模块1输出的第二时间控制参数TIMECTLB，并在第二时间控制参数TIMECTLB控制下输出第二时基信号TB，同时将第二时基信号TB输出至使能控制模块3和数字时间转换模块4中的输出时间间隔下降沿模块42。使能控制模块3，接收第一时基信号TA和第二时基信号TB，并判断第一时基信号TA和第二时基信号TB相位是否对齐，在相位对齐时输出使能信号SR至数字时间转换模块4中所有模块；数字时间转换模块4，判断是否接收到使能信号SR，在接收到使能信号SR的情况下，其内部的输出时间间隔上升沿模块41对第一时基信号TA计数，当计数值与第一计数控制字CNTA相同时，产生并输出时间间隔上升沿信号RISESIG；输出时间间隔下降沿模块42对第二时基信号TB计数，当计数值与第二计数控制字CNTB相同时，产生并输出时间间隔下降沿信号DOWNSIG。
参照图3，第一时基产生模块21，包括由第一D分频器、第一数字鉴相器、第一数字环路滤波器、第一脉冲加减电路、第一M分频器和第一C分频器构成的第一数字锁相环211，以及由第一相位频率检测器、第一环路滤波器、第一压控振荡器和第一分频器构成的第一模拟锁相环212。其中第一数字锁相环211接收参数控制模块1输出的第一时间控制参数TIMECTLA，包括第一D分频系数DA、第一C分频系数CA和第一M分频系数MA，第一D分频器，对输入时钟信号CLKIN进行分频，分频系数值等于第一D分频系数DA的值，产生分频后的时钟信号；第一数字鉴相器，通过与反馈时钟信号的相位进行比较，产生鉴相值；第一数字环路滤波器，对鉴相值的高频分量进行滤除，得到频率控制字；第一脉冲加减电路，根据频率控制字，调整输出时钟信号频率与相位；第一M分频器，对输出时钟信号进行分频，分频系数值等于第一M分频系数MA的值，并将分频后的时钟信号反馈至第一数字鉴相器，得到反馈时钟信号；第一C分频器，对输出时钟信号进行分频，分频系数值等于第一C分频系数CA的值，得到数字锁相环输出时钟信号；第一相位频率检测器，接收数字锁相环输出时钟信号，并与反馈时基信号比较相位，产生误差电压；第一环路滤波器，对误差电压的高频成分进行滤除，产生滤波后的误差电压；第一压控振荡器，根据滤波后的误差电压大小，产生对应频率的输出时基信号；第一分频器，对输出时基信号进行分频，分频系数为1，并将分频后的时基信号反馈至第一相位频率检测器，得到反馈时基信号，转换得到的第一时基信号TA的频率计算公式如式(2)：
TA＝CLKIN÷DA÷CA×MA (2)
第二时基产生模块22与第一时基产生模块21的内部结构和工作方式相同，其接收参数控制模块1输出的第二时间控制参数TIMECTLB，包括第二D分频系数DB，第二C分频系数CB和第二M分频系数MB，其中第二D分频系数DB用于设置第二D分频器分频系数，第二C分频系数CB用于设置第二C分频器分频系数，第二M分频系数MB用于设置第二M分频器分频系数，转换得到的第二时基信号TB的频率计算公式如式(3)：
TB＝CLKIN÷DB÷CB×MB (3)
参照图4，输出时间间隔上升沿模块41，包括第一数控转换器411和第一状态保持器412。其中第一数控转换器411，包括计数器或其他具有计数输出功能的器件，对第一时基信号TA进行计数，在计数值与第一计数控制字CNTA相同时，第一数控转换器411输出一个脉冲信号，该信号即为产生时间间隔上升沿信号的信号，第一状态保持器412接收到脉冲信号后，其输出状态由低电平转至高电平并保持，完成时间间隔信号上升沿的输出；
输出时间间隔下降沿模块42的内部结构与输出时间间隔上升沿模块41相同，第二数控转换器421对第二时基信号TB进行计数，在计数值与第二计数控制字CNTB相同时，第二数控转换器421输出一个脉冲信号，该信号即为时间间隔下降沿信号的信号，第二状态保持器422接收到脉冲信号后，其输出状态由低电平转至高电平并保持，完成时间间隔信号下降沿的输出。
以上仅是本发明的一个实例，不构成对本发明的任何限制，显然在本发明的基础上可以进行适当的扩展和改进，但这些都属于本发明的权利保护范围。

Claims (6)

1.一种基于参数处理模块和锁相环级联的数字时间转换系统，其特征在于：包括参数处理模块(1)、时基产生模块(2)、使能控制模块(3)和数字时间转换模块(4)，其中：
参数处理模块(1)，用于从输入设置参数DIN中，提取出第一时间控制参数TIMECTLA、第二时间控制参数TIMECTLB、第一计数控制字CNTA和第二计数控制字CNTB并输出；
时基产生模块(2)，包括第一时基产生模块(21)和第二时基产生模块(22)，所述第一时基产生模块(21)的内部设置有第一锁相环级联结构，用于在第一时间控制参数TIMECTLA控制下，将输入时钟信号CLKIN精确地转换为不同频率的第一时基信号TA；所述第二时基产生模块(22)的内部设置有第二锁相环级联结构，用于在第二时间控制参数TIMECTLB控制下，将输入时钟信号CLKIN精确地转换为不同频率的第二时基信号TB，其中第一时基信号TA和第二时基信号TB的频差固定；
使能控制模块(3)，用于在第一时基信号TA和第二时基信号TB的相位对齐时，产生并输出使能信号SR；
数字时间转换(4)，包括输出时间间隔上升沿模块(41)和输出时间间隔下降沿模块(42)，该两个模块的电路结构相同且并行排布，在使能信号SR的控制下，所述输出时间间隔上升沿模块(41)，根据第一计数控制字CNTA对第一时基信号TA进行计数，并输出时间间隔上升沿信号RISESIG，所述时间信号产生模块(42)，根据第二计数控制字CNTB对第二时基信号TB进行计数，并输出时间间隔下降沿信号DOWNSIG。
2.根据权利要求1中所述的基于参数处理模块和锁相环级联的数字时间转换系统，其特征在于：所述第一时间控制参数TIMECTLA，包括第一D分频系数DA，第一C分频系数CA和第一M分频系数MA；所述第二时间控制参数TIMECTLB，包括第二D分频系数DB，第二C分频系数CB和第二M分频系数MB。
3.根据权利要求1中所述的基于参数处理模块和锁相环级联的数字时间转换系统，其特征在于：所述第一时基信号TA，其频率大于第二时基信号TB的频率。
4.根据权利要求1中所述的基于参数处理模块和锁相环级联的数字时间转换系统，其特征在于：所述第一锁相环级联结构，包括级联的第一数字锁相环(211)和第一模拟锁相环(212)；所述第二锁相环级联结构，包括级联的第二数字锁相环(221)和第二模拟锁相环(222)。
5.根据权利要求1所述的基于参数处理模块和锁相环级联的数字时间转换系统，其特征在于：所述输出时间间隔上升沿模块(41)，包括第一数控转换器模块(411)和第一状态保持器模块(412)，所述第一数控转换器模块(411)，用于将第一时基信号TA转换为时间间隔上升沿脉冲信号；所述第一状态保持器模块(412)，用于接收时间间隔上升沿脉冲信号，产生时间间隔上升沿信号RISESIG并输出。
6.根据权利要求1所述的基于参数处理模块和锁相环级联的数字时间转换系统，其特征在于：所述输出时间间隔下降沿模块(42)，包括第二数控转换器模块(421)和第二状态保持器模块(422)，所述第二数控转换器模块(421)，用于将第二时基信号TB转换为时间间隔下降沿脉冲信号；所述第二状态保持器模块(422)，用于接收时间间隔下降沿脉冲信号，产生时间间隔下降沿信号DOWNSIG并输出。
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