CN113711057A - 用于同步多个测试和测量仪器的系统和方法 - Google Patents
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Abstract
一种系统，包括：多个示波器，每个示波器具有输出端口和输入端口；线缆，将多个示波器中的首个示波器的输出端口连接到多个示波器中的第二示波器的输入端口；首个示波器具有处理元件以生成主运行时钟；第二示波器具有包括锁相环的处理元件，锁相环用于将从运行时钟锁定到主运行时钟，其中示波器中的一个示波器的处理元件执行代码以引起处理元件操控一个运行时钟，以将触发信息传递到多个示波器中的另一个示波器。一种同步包括主示波器和至少一个从示波器的至少两个示波器的方法，包括：使用至少两个示波器的输出端口和输入端口以及至少一个线缆将所述至少两个示波器连接在一起；从主示波器发送主运行时钟到至少一个从示波器；将所述至少一个从示波器的运行时钟同步到主运行时钟；在所述至少两个示波器中的第一示波器处识别触发事件；在第一示波器处更改运行时钟以编码触发指示；以及在至少两个示波器中的第二示波器处接收更改的运行时钟，其中触发指示引起第二示波器识别触发事件。
Description
相关申请
本申请是2020年2月11日提交的美国专利申请No.16/788,176和2019年2月12日提交的美国临时专利申请No.62/804,678的继续申请并且要求这两个申请的优先权，这两个专利申请被在其整体上合并于此。
技术领域
本公开涉及诸如示波器之类的测试和测量仪器，并且更特别地涉及用于同步多个测试和测量仪器的系统和方法。
背景技术
许多示波器用户希望同步地获取与在单个示波器中可用的相比更多的通道。它们需要使多个示波器的采样时钟和触发器同步的方法。由Tektronix提供的现有的多范围同步解决方案包括TekLink®仪器互连接口、连接器、线缆、集线器和相关联的软件(参见例如https://www.tek.com/support/faqs/what-teklink)；双重示波器同步产品DPOACQSYNC(参见例如http://download.tek.com/manual/Dual-Oscilloscope-SynchronizationKit-Instructions.pdf)；以及UltraSyncTM示波器同步架构(参见例如https://www.tek.com/dpo70000sx/scalable-system-precision-synchronization)。然而，用于TekLink®接口的同步精度对于一些用户而言可能太低，并且DPOACQSYNC产品和UltraSyncTM架构的成本和复杂度对于一些用户而言可能太昂贵和复杂，尤其是在中等范围内。
所公开的装置和方法的实施例解决了这些问题。
附图说明
图1示出包括多个示波器的系统的实施例的示图。
图2示出包括多个示波器的系统的一部分的实施例的示意图。
图3示出在主示波器和至少一个从示波器之间的定时示图的实施例。
图4示出零相位锁相环架构的实施例的示意图。
图5示出向后兼容的近似零相位锁相环架构的实施例的示意图。
图6示出主/从集线器的框图。
具体实施方式
在一些情况下，用户可能想要在特定的被测设备(DUT)上的与在一个示波器上可用的相比更多的用于数据采集的通道。在这些情况下，能够将多个示波器连接在一起以充当一个具有更多通道的示波器允许用户有更多通道。应当注意，术语“示波器”包括数字转换器、波形记录器等。
当前公开的技术(绰名为“UltraSyncTM Lite”或“USL”)的实施例目的在于以低成本和简单的用户连接提供对于诸如Tektronix 5系列MSO(混合信号示波器)示波器之类的中范围示波器而言可接受的同步精度。中范围种类的示波器一般具有由处理元件驱动的“AUX输出”信号连接器。在一个实施例中，处理元件可以包括现场可编程门阵列(FPGA)。这些示波器一般具有“AUX触发输入(Trig in)”信号连接器和/或“Ref输入”信号连接器，其通过比较器驱动相同的处理元件。不管产品的性质如何，具有输入端口和输出端口的任何示波器可以采用在此描述的实施例。如果所使用的输入不是内部50Ω端接的，则外部50ΩBNC端接可以具有优点。
如在此使用的那样，下面的术语“AUX输入”将指代“AUX触发输入”或“REF输入”，这对于实现而言可能是最方便的。在USL模式中，主示波器的AUX输出端口将通过诸如标准BNC(Bayonet Neill-Concellman，尼尔-康塞曼卡口)线缆的线缆连接到第一从示波器的AUX输入端口。如果需要多于两个的示波器，则第一从示波器的AUX输出将通过另外的标准线缆连接到下一从示波器的AUX输入，并且以菊花链方式依此类推，如在图1中图示那样。在此的讨论可以参考如USL线缆的那些标准线缆。
图1示出具有多个示波器12、14、16和18的系统10。在该特定示例中，在并非限制的情况下，首个示波器12充当主示波器，生成主运行时钟。示波器12的输出端口20连接到示波器14的输入端口22，并且示波器14的输出端口24连接到示波器16的输入端口。如在下面讨论的那样，该串联中的最后的示波器18的输出端口26可以连接到首个/主示波器12的输入端口28。这可以被称为示波器的闭合串联或闭合回路。其它示波器可以被添加到该串联中，但是串联的开始和结束发生在同一示波器处。
在此的实施例可以涉及两个示波器，其中之一将被称为首个/主示波器，其中首个示波器生成主运行时钟，这将被进一步更详细地讨论。在此的实施例还可以涉及串联连接在一起的多个示波器。每个示波器的输出连接到串联中的下一示波器的输入，其中前一示波器的输出连接到当前示波器的输入。当示波器串联连接时，第二示波器成为串联中的前一示波器。
在此的讨论可以将串联中的最后的示波器提及为最终示波器。在一些实施例中，最终示波器的输出可以连接到首个示波器的输入。对于仅使用两个示波器的实施例而言，第二示波器成为最终示波器。在其中最终示波器连接到首个示波器(即在闭合的串联中)的具有多个示波器的实施例中，串联中的任何示波器可以充当首个示波器并且生成主时钟。
在USL模式中，主仪器将通常从其AUX输出端口输出方波或具有预定频率的其它周期函数信号作为参考或主时钟。每个从仪器将例如通过使用锁相环(PLL)来将其时基锁定到在其AUX输入端口处接收的参考时钟。从仪器还将通过其AUX输出端口将时钟在链路中传递下去。PLL将是对于特定的边沿极性敏感的，在一个实施例中，对参考时钟的上升边沿敏感。各示波器将可能被连接到同一网络，诸如以太网、Wi-Fi等，以用于数据采集，但是对于同步而言并不需要网络连接。到网络的连接器在图2中被示出为用于主示波器12的连接器62和用于从示波器(在该示例中为示波器14)的连接器162。
在图2中，主示波器12生成传递到从示波器14的运行时钟信号。应当注意，除了主示波器12之外的任何示波器可以是从示波器。每个示波器具有相同的组件，但是以串联或菊花链配置来不同地操作。主示波器中的具有参考标号“xx”的组件对应于从示波器中的具有参考标号“1xx”的相同组件。
主示波器12具有生成第一输出时钟信号31的压控振荡器(VCO)30。该输出时钟信号然后在分频器32处被按某个因数K1分频并且被与VCXO 36的频率进行比较。PLL 34调整VCO 30的控制电压，以便将时钟信号31的频率锁定到精确地为VCXO 36的频率的K1倍。如果诸如10 MHz的参考时钟被提供给输入端口44，则分频器38和PLL 42(通过MUX 40)可以被以类似的方式使用，以将VCXO 36的频率锁定到精确地为参考时钟的频率的K2倍。否则，处理元件56可以通过DAC 58和MUX 40提供DC校准电压，以基于工厂校准数据设置VCXO 36的频率。
VCO 30的输出成为到由示波器在获取数据样本中使用的(多个)模数转换器的采样时钟31。然而，逻辑电路在较低速度的时钟下可以更好地工作，因而分频器46以因数N将采样时钟31向下分频以产生分频的采样时钟47。在此的讨论将把该时钟称为“运行时钟”。该运行时钟47成为用于跨例如系统10中的串联中的所有示波器进行同步的主时钟。运行时钟47将通过处理元件56传递到输出端口60，并且经由(多个)USL线缆传递到其它示波器上。在一个实施例中，处理元件包括FPGA，并且分频器N 46和/或146的一部分可以驻留在FPGA内部。在这种情况下，FPGA生成运行时钟并且将其分配给FPGA内的其它块。
在实施例中，为了容易理解，不同的分频器可以具有相关的值。例如，如果假定VCO30具有6.25 GHz的时钟，则第一分频器32按125进行分频，得到的输出等于50 MHz，因而到PLL 34的输入是50 MHz。VCXO工作在50 MHz，因而PLL 34锁定这两个信号。分频器38按5对50 MHz信号进行分频，得到10 MHz信号进入到PLL 42中。PLL然后利用输入的10 MHz参考时钟(如果供给的话)锁定该信号。
类似地，分频器46按某个因数对6.25 GHz时钟进行分频，这将时钟置于适合于逻辑电路的速度。在该示例中，因数N是224，其使所得到的运行时钟速度为大约27.9 MHz。分频器48按因数D对时钟分频，因数D确定样本被存储得有多频繁。采样时钟继续运行并且示波器继续采样，但是用户可能不想存储每个样本。这可能导致存储器溢出，因而用户可以使用控制分频器48的因数D的控制接口来控制系统有多频繁地存储样本。一个分频器48可以由示波器中的每个通道共享，或者可以使用多个分频器48，达到每个通道一个。以上的频率和分频器值仅意图为了容易理解并且不意图也不应当暗示为对于这些分频器值和频率的限制，也不应暗示这些分频值和频率。
回到图2，触发时间插值器52接收触发事件54。获取控制逻辑50接收来自触发时间插值器52的信号。获取控制逻辑停止将样本获取到存储器中并且产生触发事件相对于运行时钟的时间戳，一般具有比运行时钟47和采样时钟31的周期更精细的分辨率。它还操作以复位每个通道中的分频器/抽取器48。
在当前的实施例中，运行时钟47传递到串联中的在输出端口60之外的下一示波器而成为在下一示波器的输入端口(例如144)上的参考时钟。运行时钟信号可以通过实现数字PLL的FPGA的结构。
在先前的多示波器配置中，时基可以是通过对所有示波器的Ref输入端口(例如44和144)供给相同的10 MHz参考时钟并且以相同的方式配置分频器和PLL来锁定的。虽然这种技术提供采样时钟131以具有与主采样时钟31相同的频率和相位，但是从示波器中的运行时钟147将具有相同的频率但是关于主示波器的运行时钟47具有任意的相位。由于运行时钟控制抽取分频器的复位，因此抽取的采样时钟也将具有相同的频率但是在主示波器和从示波器之间具有任意的相位。这在数据获取和确保跨所有示波器的所有通道像在具有单个运行时钟的单个示波器中的通道那样起作用时引起问题。
在当前的实施例中，从VCO 130被以标准方式锁相到从VCXO 136，但是数字PLL被实现在处理元件156中，其将从运行时钟147与在Aux输入端口144处接收的主运行时钟47进行比较。数字PLL然后通过DAC 158和MUX 140控制VCXO 136(并且进而控制VCO 130)以锁定主运行时钟和从运行时钟。这确保从运行时钟147具有与主运行时钟47相同的频率和相位，这进而允许从获取控制逻辑150充当主控制逻辑50的扩展，对抽取分频器进行复位并且开始和停止同步获取。在实施例中，主示波器通过下面讨论的运行时钟操控来传送获取控制、触发事件和相关联的时间戳消息。在另一实施例中，主示波器提供主运行时钟，但是另外的示波器可以传送触发事件和相关联的时间戳。
图3示出定时示图的实施例，定时示图示出脉冲序列的一个实施例。在图3中，虽然顶部线示出周期性的方波(并非是进行限制)，但是其可以是任何周期函数。当主示波器识别出跨其任何数量的输入通道限定的触发事件时，其将使触发与运行时钟周期同步并且对触发在运行时钟周期内的位置加时间戳。在随后的下一运行时钟周期上，主示波器将偏移其输出的占空比，使上升边沿留在其规则位置，但是使下降边沿提前以产生具有小于50%占空比的脉冲，例如25%占空比的脉冲，这在主示波器线上示出在脉冲70处。
第一从示波器将第一25%占空比脉冲识别为触发事件，以在适当的后触发计数之后停止获取，并且然后使用来自主示波器的数字时间戳将触发点置于记录中。其还将把相同的偏移下降边沿传递到链路中的下一从示波器，从而下一从示波器也可以触发。用于捕获获取的循环缓冲器的大小将被增加，以计及仪器的USL序列向下的最大附加触发延迟。
系统然后将更改来自主时钟的接下来的脉冲以编码触发时间戳。这可以以多种方式发生，但是在一个示例中，当时钟信号的下降边沿在规则周期结束之前发生时，其可以编码数字“1”。如果时钟信号的下降边沿在规则周期结束之后发生，则其可以编码数字“0”。在图3中示出的示例中，脉冲72表示“1”，脉冲74表示“1”，脉冲76表示“0”，并且脉冲78表示“1”。编码的序列于是表示1101的数据字。
因此，这种通过操控运行时钟的编码类型允许主设备将触发事件的时间戳传输到从设备。时间戳的比特数确定用于编码时间戳的脉冲的数量。应当注意，为了容易讨论，在此的实施例使用上升边沿作为信号的“固定”部分，并且使用下降边沿作为“变更”边沿。然而，实施例也可以使用下降边沿作为固定边沿并且使用上升边沿作为变更边沿。不意图也不应当暗示任何对任何特定的极性的限制。还预期其它编码方法，例如可以使用脉冲幅度调制来代替脉冲宽度调制。
这在每个PLL的抖动内使时基同步，并且使触发精确地同步，因为仅主示波器计算触发位置，触发位置被数字地复制并且因此在所有从示波器中精确地复制。因为触发信息是数字地共享的，并且时基PLL取决于参考频率与回路带宽的比率来平均数千到数百万个边沿的定时抖动，所以总的示波器到示波器触发抖动可以比在连续时间中将触发信息作为单个边沿放置进行传递的系统中的小得多。
上面描述的实施例假定在主示波器内的触发源。如在上面提到那样，如果最后一个从示波器的AUX输出被路由回主示波器的AUX输入，如在图1中由虚线示出那样，则链路中的任何范围可以成为触发源。这将引起其识别出触发事件，对其加时间戳，并且通过调制下降边沿的放置而将其在链路中传递下去。然而，主示波器可以保持限定上升边沿定时的频率参考，从而触发源选择将不影响时基频率。
PLL带宽可以是基于实验室评估/表征设置的，以最小化示波器间抖动——足够低以滤除添加到FPGA和/或I/O驱动器内的运行时钟上升边沿的大部分抖动/串扰，但是足够高以跟踪振荡器的近接相位噪声。具有VCXO的时基可以将VCO直接锁定成到来的运行时钟或者锁定为VCXO，该VCXO进而被锁定成到来的运行时钟，这取决于哪个提供更低的在时基之间的总抖动。初步的分析建议如上面描述那样将VCO锁定到VCXO，其进而锁定成到来的运行时钟。
也可以限定其它获取控制消息，诸如用以开始新获取的“运行”、用以停止没有触发的运行获取的“中止”、用以确定菊花链的向下从示波器的数目和到每个从示波器的累积延迟的“自动发现”、用以在每个通道中产生用于上电通道偏差补偿(de-skew)的快速边沿的“Fast-Edge(快速边沿)”等。例如，如果触发事件消息以如上面描述的25%占空比脉冲开始，则其它消息可以以75%占空比脉冲开始，以将它们自己与触发事件区分开。如果最后一个从示波器的输出端口被路由回主示波器的输入端口，则也可以添加获取控制查询(诸如“获取就绪了吗)”，从而主示波器可以查询何时所有从示波器准备好执行“运行”命令。
可以通过(多个)USL线缆传递串联的示波器的地址。这些地址可以是IP地址(如果所有示波器被连接到网络的话)、MAC地址、唯一的设备序列号等。这可以允许自动发现链路中的其它设备以及它们连接的顺序。
可能的是，FPGA、I/O驱动器和/或线缆中的长期(＞1个参考周期)记忆效应可能由于下降边沿定时的调制而微妙地偏移上升边沿的定时。为了最小化PLL回路带宽内的这样的偏移的频率内容，消息编码方案可以在每个消息内保持相等数量的稍早的和稍晚的下降边沿。作为简单的示例，消息的每个比特可以由用于'1'比特的稍早——稍晚对或用于'0'比特的稍晚——稍早对来表示。
虽然所有时基被锁定到相同的频率，但是由于(多个)USL线缆和相关联的电路中的延迟(图3中未示出)而将存在相位差。线缆延迟相对稳定，但是有源电路延迟可能随温度而改变。为了最小化这种影响，可以使用“零相位”PLL架构，如在图4中示出那样。在也被称为具有对称路径的PLL的零相位PLL中，将输出端口24上的参考时钟的上升边沿与通过对称电路在输入端口22处接收的参考时钟的上升边沿进行比较。在一个实施例中，对称电路包括匹配缓冲器81和83以及上升边沿相位比较器80。只要两个对称路径的延迟彼此跟踪，输出参考时钟的定时就将与输入匹配，而不构建设备序列向下的相位误差。在每个示波器内的从采样时钟到参考时钟输出的延迟跨多个示波器跟踪的程度上，采样时钟也将彼此跟踪。
在一个实施例中，VCO 84可以由锁相到处在50 MHz的VCXO的处在6.25 GHz的VCO构成。对VCXO的控制电压输入的调谐进而控制VCO时钟频率。应当注意，不同的串联的示波器可以具有不同的振荡器频率和分频器比率。
然而，AUX输出反馈缓冲器83不存在于当前的示波器硬件设计(在此被称为传统硬件)中。USL可以是替代地在没有硬件成本或改变的情况下实现的，如在图5中示出那样。这可能带来一些性能损失，如在下面讨论的那样。可以将上面示出的相位比较器90和回路滤波器92数字地实现在FPGA结构中，并且通过I2C(Inter-Integrated Circuit，内部集成电路)命令将回路滤波器输出馈送到精细调谐DAC 158并且馈送到VCXO 136中。分频器96和在处理元件86内的可能的进一步分频在此表示图2中的运行时钟分频器146。
这将允许利用软件更新来改进用户的安装基础中的用于USL操作的示波器，但是将以两种方式影响性能。首先，AUX输入缓冲器和AUX输出缓冲器将在零相位反馈回路之外，因而I/O缓冲器延迟上的改变对比温度上的改变将不被固有地补偿。然而，可以表征标称延迟温度系数并且基于测量的温度对应地调整触发时间。替换地，依赖于标称匹配温度的延迟可以被插入在FPGA结构内的反馈路径98中，因此近似于零相位PLL。
数字相位比较器的有效增益取决于随机抖动效应，因而将需要确定FPGA内的抖动以便设置相位比较器增益并且进而设置PLL回路带宽。这可以是在实验室中针对代表性样本来完成的，或者被实现为针对每个所生产的仪器的工厂校准的一部分。
如果已知USL线缆的延迟，则可以通过从数字触发时间戳中减去USL线缆的延迟来对其进行补偿。作为对设定USL的客户的帮助，可以提供环回校准过程。
在校准过程的一个实施例中，线缆被从输出端口连接到被添加到该串联的设备的输入端口。这通过FPGA、I/O驱动器和线缆形成环形振荡器，并且使用周期计数器88测量第一周期。然后使用“零相位”PLL的对称路径形成另一环形振荡器以旁路线缆延迟，并且测量第二周期。通过将两个周期测量相减来确定线缆延迟。线缆然后被从新的从示波器的AUX输出断开并且连接到主示波器或先前的从示波器的AUX输出以创建或扩展串联或菊花链。
在校准过程的另一实施例中，处理元件可以对从在AUX输出端口上输出边沿到通过USL线缆在AUX输入端口处接收边沿的延迟的时钟周期的数量进行计数。如果高速串行收发器(HSS XCVR)被用于该测量，则线缆延迟测量的分辨率将与HSS XCVR的一个单位间隔(UI)一样精细，典型地小于100 ps。
如果线缆延迟随温度的改变显著，则在主示波器中的添加电路可以通过将菊花链末尾处其输入端口上的时钟的相位与其输出端口上的时钟的相位进行比较来跟踪总的线缆延迟。软件然后可以基于每个线缆的初始延迟估计将总延迟上的改变分摊给各个线缆。这将在所有线缆一起加热或冷却的程度上来对于温度补偿线缆延迟。
由用户进行的正常的通道偏差校准可以被用于移除菊花链的向下的任何残余时基延迟误差以及任何通道互连延迟差。
USL模式将不显著影响正常获取模式。然而，传送触发时间戳所需要的时间将可能影响FastFrame(快速帧)和FastAcq(快速获取)最大触发速率。另外，额外的循环获取缓冲器大小将影响针对短FastFrame记录的最大帧计数。
为了最小化大的安装中的菊花链延迟，实施例包括如在图6中示出的USL“集线器”。集线器100将把USL信号从主示波器102广播到以“星形”配置并联的多个从示波器，诸如104、106、108和110。混合的星形和菊花链安装也将工作，诸如主示波器驱动1:4集线器，具有驱动四个菊花链的4个输出。图6示出在也驱动从示波器112、114和116的链路的从示波器110中的示例。为了最小化集线器中对于温度的延迟改变，可以使用上面描述的零相位PLL架构。另一种替换是在用于集线器的简单缓冲器架构上使用主动温度控制。
集线器还可以提供MUX功能，以将多个从示波器的输出端口连接回主示波器的输入端口，以用于中继查询结果和/或从示波器触发事件。
本公开的各方面可以在特别创建的硬件上、在固件、数字信号处理器上、或者在包括根据编程指令操作的处理器的专门编程的通用计算机上操作。在此所使用的术语控制器或处理器意图包括微处理器、微计算机、专用集成电路(ASIC)、现场可编程门阵列(FPGA)和专用硬件控制器。本公开的一个或多个方面可以体现在计算机可用数据和计算机可执行指令中，诸如体现在一个或多个程序模块中，由一个或多个计算机(包括监控模块)或其它设备执行。
一般地，程序模块包括例程、程序、对象、组件、数据结构等，其在由计算机或其它设备中的处理器执行时执行特定任务或实现特定抽象数据类型。计算机可执行指令可以被存储在诸如硬盘、光盘、可移除存储介质、固态存储器、随机存取存储器(RAM)等的非暂态计算机可读介质上。如将由本领域技术人员领会的那样，程序模块的功能可以如在各种方面中合期望的那样组合或分配。此外，功能可以完全或部分地体现在固件或硬件等同物(诸如集成电路、FPGA等)中。特定的数据结构可以被用于更有效地实现本公开的一个或多个方面，并且这样的数据结构被构想为在此描述的计算机可执行指令和计算机可用数据的范围内。
在一些情况下，所公开的方面可以以硬件、固件、软件或其任何组合来实现。所公开的方面还可以被实现为由一个或多个非暂态计算机可读介质承载或存储在其上的指令，其可以被由一个或多个处理器读取和执行。这样的指令可以被称为计算机程序产品。如在此讨论的那样，计算机可读介质意指可以由计算设备访问的任何介质。通过示例而不是限制的方式，计算机可读介质可以包括计算机存储介质和通信介质。
计算机存储介质意指可以被用于存储计算机可读信息的任何介质。通过示例而不是限制的方式，计算机存储介质可以包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、闪存或其它存储器技术、光盘只读存储器(CD-ROM)、数字视频盘(DVD)或其它光盘存储、磁带盒、磁带、磁盘存储或其它磁存储设备、以及以任何技术实现的任何其它易失性或非易失性的、可移除或不可移除的介质。计算机存储介质排除信号本身和信号传输的暂态形式。
通信介质意指可以用于计算机可读信息的通信的任何介质。通过示例而不是限制的方式，通信介质可以包括同轴线缆、光纤线缆、空气或适于电、光、射频(RF)、红外、声学或其它类型的信号的通信的任何其它介质。
附加地，本书面描述参考特定的特征。要理解本说明书中的公开包括这些特定特征的所有可能的组合。例如，在特定方面的上下文中公开了特定特征的情况下，该特征也可以在可能的程度上在其它方面的上下文中使用。
另外，当在本申请中提及具有两个或更多个限定的步骤或操作的方法时，限定的步骤或操作可以以任何顺序或同时执行，除非上下文排除那些可能性。
虽然已经为了说明的目的图示和描述了本公开的具体方面，但是将理解的是可以在不脱离本公开的精神和范围的情况下作出各种修改。因此，除了由所附权利要求限制的之外本公开不应当被限制。
示例
下面提供所公开的技术的说明性示例。技术的实施例可以包括以下描述的示例中的一个或多个以及任何组合。示例1是一种系统，包括：多个示波器，每个示波器具有输出端口和输入端口；线缆，将多个示波器中的首个示波器的输出端口连接到多个示波器中的第二示波器的输入端口；首个示波器具有处理元件以生成主运行时钟；第二示波器具有包括锁相环的处理元件，锁相环用于将从运行时钟锁定到主运行时钟，其中示波器中的一个示波器的处理元件执行代码以引起处理元件操控一个运行时钟，以将触发信息传递到多个示波器中的另一个示波器。
示例2是示例1的系统，其中多个示波器进一步包括与首个示波器和第二示波器串联连接的一个或多个附加示波器，每个附加示波器具有将该串联中的前一示波器的输出端口连接到该串联中的当前示波器的输入端口的线缆，其中第二示波器是该串联中的前一示波器。
示例3是示例1和2之一的系统，其中多个示波器包括最终示波器，该最终示波器具有连接最终示波器的输出端口和首个示波器的输入端口以形成通过多个示波器的闭合回路的线缆。
示例4是示例1至3中的任何一项的系统，其中使用传统硬件来实现所述系统。
示例5是示例1至4中的任何一项的系统，其中将首个示波器的输出端口连接到多个示波器中的另一个示波器的输入端口的线缆通过集线器连接到另一个示波器的输入端口。
示例6是示例5的系统，其中集线器具有一个输入端口和多个输出端口以连接到多个示波器的输入端口。
示例7是示例5或6的系统，其中集线器被连接到多个示波器，并且多个示波器中的至少一个具有连接到输出端口并且连接到未连接到集线器或任何其它示波器的一个另外的示波器的输入端口的线缆。
示例8是示例1至7中的任何一项的系统，其中除了首个示波器之外的每个示波器具有带有对称路径的锁相环。
示例9是示例1至8中的任何一项的系统，其中锁相环被实现在处理元件中。
示例10是一种同步包括主示波器和从示波器的至少两个示波器的方法，包括：使用至少两个示波器的输出端口和输入端口以及至少一个线缆将所述至少两个示波器连接在一起；从主示波器发送主运行时钟到至少一个从示波器；将所述至少一个从示波器的运行时钟同步到所述主运行时钟；在所述至少两个示波器中的第一示波器处识别触发事件；在第一示波器处更改运行时钟以编码触发指示；以及在至少两个示波器中的第二示波器处接收更改的运行时钟，其中触发指示引起第二示波器识别触发事件。
示例11是示例10的方法，其中更改运行时钟包括通过更改运行时钟的第一边沿极性和运行时钟的第二边沿极性之间的间隔来编码要在示波器之间发送的信息。
示例12是示例11的方法，其中编码信息包括对触发事件的时间戳和获取控制消息中的至少一个进行编码。
示例13是示例11或示例12的方法，其中编码信息包括编码设备地址。
示例14是示例10至13中的任何一项的方法，进一步包括将至少两个示波器中的最后一个示波器的输出端口连接到主示波器的输入端口，以形成闭合的示波器串联。
示例15是示例14的方法，进一步包括向至少一个另外的示波器发送编码的获取控制查询。
示例16是示例10至15中的任何一项的方法，其中同步包括在至少一个从示波器上使用锁相环。
示例17是示例16的方法，其中编码使锁相环带宽内的能量最小化。
示例18是示例17或18的方法，进一步包括设置锁相环的带宽以最小化示波器之间的抖动。
示例19是示例10至18中的任何一项的方法，进一步包括通过如下来执行至少两个示波器中的指定示波器的校准：将线缆从指定示波器的输出端口连接到指定示波器的输入端口；将在输出端口上的信号上的边沿与在输入端口上的边沿进行比较；以及测量针对线缆的延迟。
示例20是示例19的方法，进一步包括当指定示波器与至少两个示波器中的至少一个另外的示波器串联连接时使用测量的线缆延迟来调节信号。
虽然已经为了说明的目的图示和描述了具体实施例，但是将理解可以在不脱离本公开的精神和范围的情况下作出各种修改。因此，除了由所附权利要求限制的之外本发明不应当被限制。
Claims (20)
1.一种系统，包括：
多个示波器，每个示波器具有输出端口和输入端口；
线缆，将多个示波器中的首个示波器的输出端口连接到所述多个示波器中的第二示波器的输入端口；
首个示波器具有处理元件以生成主运行时钟；
第二示波器具有包括锁相环的处理元件，锁相环用于将从运行时钟锁定到主运行时钟，其中
示波器中的一个示波器的处理元件执行代码以引起处理元件操控一个运行时钟，以将触发信息传递到所述多个示波器中的另一个示波器。
2.根据权利要求1所述的系统，其中所述多个示波器进一步包括与首个示波器和第二示波器串联连接的一个或多个附加示波器，每个附加示波器具有将串联中的前一示波器的输出端口连接到串联中的当前示波器的输入端口的线缆，其中第二示波器是串联中的前一示波器。
3.根据权利要求1所述的系统，其中所述多个示波器包括最终示波器，最终示波器具有连接最终示波器的输出端口和首个示波器的输入端口以形成通过所述多个示波器的闭合回路的线缆。
4.根据权利要求1所述的系统，其中所述系统是使用传统硬件实现的。
5.根据权利要求1所述的系统，其中将首个示波器的输出端口连接到所述多个示波器中的另一个示波器的输入端口的线缆通过集线器连接到另一个示波器的输入端口。
6.根据权利要求5所述的系统，其中集线器具有一个输入端口和多个输出端口以连接到所述多个示波器的输入端口。
7.根据权利要求5所述的系统，其中集线器被连接到所述多个示波器，并且所述多个示波器中的至少一个具有连接到输出端口并且连接到未连接到集线器或任何其它示波器的一个另外的示波器的输入端口的线缆。
8.根据权利要求1所述的系统，其中除了首个示波器之外的每个示波器具有带有对称路径的锁相环。
9.根据权利要求1所述的系统，其中锁相环是在处理元件中实现的。
10.一种同步包括主示波器和至少一个从示波器的至少两个示波器的方法，包括：
使用所述至少两个示波器的输出端口和输入端口以及至少一个线缆将所述至少两个示波器连接在一起；
从主示波器发送主运行时钟到至少一个从示波器；
将所述至少一个从示波器的运行时钟同步到主运行时钟；
在所述至少两个示波器中的第一示波器处识别触发事件；
在第一示波器处更改运行时钟以编码触发指示；以及
在所述至少两个示波器中的第二示波器处接收更改的运行时钟，其中触发指示引起第二示波器识别触发事件。
11.根据权利要求10所述的方法，其中更改运行时钟包括通过更改运行时钟的第一边沿极性和运行时钟的第二边沿极性之间的间隔来编码要在所述至少两个示波器之间发送的信息。
12.根据权利要求11所述的方法，其中编码信息包括对触发事件的时间戳和获取控制消息中的至少一个进行编码。
13.根据权利要求11所述的方法，其中编码信息包括编码设备地址。
14.根据权利要求10所述的方法，进一步包括将所述至少两个示波器中的最后一个示波器的输出端口连接到主示波器的输入端口以形成示波器的闭合串联。
15.根据权利要求14所述的方法，进一步包括向至少一个另外的示波器发送编码的获取控制查询。
16.根据权利要求10所述的方法，其中同步包括在所述至少一个从示波器上使用锁相环。
17.根据权利要求16所述的方法，其中编码使锁相环带宽内的能量最小化。
18.根据权利要求16所述的方法，进一步包括设置锁相环的带宽以最小化示波器之间的抖动。
19.根据权利要求10所述的方法，进一步包括通过如下来执行所述至少两个示波器中的指定示波器的校准：
将线缆从指定示波器的输出端口连接到指定示波器的输入端口；
将在输出端口上的信号上的边沿与在输入端口上的边沿进行比较；以及
测量针对线缆的延迟。
20.根据权利要求19所述的方法，进一步包括：
当指定示波器与所述至少两个示波器中的至少一个另外的示波器串联连接时使用测量的线缆延迟来调节信号。
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