CN105425899A - 多观测器控制和同步系统 - Google Patents

Abstract

本发明涉及多观测器控制和同步系统。一种用于同步包括主示波器和至少一个客户端示波器的多个示波器的测试和测量系统。主示波器包括：配置成输出时钟信号的主时基时钟；包括基于时钟信号的数字转换器同步器时钟的主数字转换器；以及主采集控制器，其包括基于时钟信号的触发同步时钟并且输出运行信号来开始输入信号的采集。每个客户端示波器包括：配置成接收来自主时基时钟的时钟信号并且输出时钟信号的客户端时基时钟；包括基于时钟信号的数字转换器同步时钟的客户端数字转换器；以及客户端采集控制器，其包括基于时钟信号的触发同步时钟以及从主采集控制器接收运行信号并且基于运行信号来开始另一个输入信号的采集。

Description

多观测器控制和同步系统

权益

本申请要求2014年9月12日提交的标题为“MULTI-SCOPECONTROLANDSYNCHRONIZATIONSYSTEM”的美国临时申请No.62/049,966的权益，其通过引用整体结合于本文中。

技术领域

本公开涉及通过同步多个示波器来提供包含四个以上的通道的信号采集系统。

背景技术

常规上，为了同步多个示波器的采集，触发信号被简单地扇出到所有的示波器。然而，利用这样的配置，示波器之间的同步抖动是两个示波器的各个触发抖动之和。这可以处于大约1-2ps均方根（rms）的范围内。进一步地，如果探针必须用于访问触发器，则对触发器进行扇出经常是困难的。在那种情况下，对于每个示波器需要单独的探针，因此对触发信号安置额外的加载，这可能减慢触发信号并且导致甚至更多的触发抖动乃至影响被测设备的操作。

此外，多示波器的时基可以被锁相以使得波形记录将在触发后在较长时间段内保持同步。

本发明的实施例解决了现有技术中的这些和其他限制。

发明内容

所公开技术的某些实施例包括用于同步包括主示波器和至少一个客户端示波器的多个示波器的测试和测量系统。该主示波器包括：配置成输出时钟信号的主时基时钟；包括基于时钟信号的数字转换器同步时钟的主数字转换器；以及包括基于时钟信号的触发同步时钟的主采集控制器，所述主采集控制器被配置成输出AcqReady（采集准备就绪）信号以指示所有观测器（scope）准备好开始采集并且输出运行信号以开始输入信号的采集。

每个客户端示波器包括：配置成接收来自主时基时钟的时钟信号并且输出时钟信号的客户端时基时钟；包括基于时钟信号的数字转换器同步时钟的客户端数字转换器；以及包括基于时钟信号的触发同步时钟的客户端采集控制器，每个客户端采集控制器被配置成一旦其准备好开始采集就输出AcqReady信号，以及接收来自主采集控制器的运行信号并且基于所述运行信号开始另一个输入信号的采集。

所公开技术的某些实施例还包括用于同步多个示波器的方法，该方法包括：将来自主时基的主时钟信号从主示波器输出到多个客户端；基于主时钟信号设置主数字转换器同步时钟；基于主时钟信号设置主触发同步时钟；生成运行信号以开始输入信号的采集；将运行信号输出到多个客户端以开始对应的多个输入信号的采集；以及接收来自多个客户端的AcqReady信号以指示它们准备好开始采集。

所公开技术的某些其他实施例包括用于同步多个示波器的方法，该方法包括：在客户端处接收主时钟信号；基于主时钟信号来设置客户端数字转换器同步时钟；基于主时钟信号来设置客户端触发同步时钟；将采集准备就绪信号输出到主机；接收来自主机的运行信号；以及当接收到运行信号时开始采集。

附图说明

图1是根据所公开技术的实施例的多示波器采集系统的框图。

图2是针对根据图1的多示波器采集系统的开始新采集循环的时序图。

图3是针对根据图1的其中主系统生成触发的多示波器采集系统的采集循环的触发和结束的时序图。

图4是针对根据图1的其中客户端系统生成触发的多示波器采集系统的循环的触发和结束的时序图。

图5是用于校准主数字转换器和客户端数字转换器之间时滞（skew）的环形振荡器校准系统。

图6是用于在图5的系统中使用的高频阶跃源的示例。

图7是用于在图5的系统中使用的高频阶跃源的替代示例。

图8是针对图5的高频阶跃环形振荡器校准系统的时序图。

具体实施方式

在并不一定按比例的附图中，所公开系统和方法的相同或相应要素由同样的参考数字来表示。

所公开技术的实施例组合多个示波器以扩展通道数以及允许多个示波器充当从用户角度来看的单个观测器。如下文更详细讨论的，仅需要触发事件的单个实例，以及作为结果，在示波器之间的触发抖动被消除并且仅残余的波形到波形的抖动是各个数字转换器的非相关短期抖动。换言之，在单独的示波器中的示波器数字转换器之间的抖动与单个示波器内的数字转换器之间的抖动是可比较的。

所公开技术的实施例也使逻辑OR（或）功能能够实现，所述逻辑OR功能在无须知道多个示波器中的哪个将发起触发事件的情况下提供了所有低抖动益处。这允许多个示波器在不知道哪些信号将具有事件的情况下监视许多信号。

图1图示了根据所公开技术的一些实施例的多示波器系统的框图。在图1中图示的系统包括主机100和两个客户端102和104。然而，概念可以容易地扩展到任意数量的客户端。示波器之一的控制系统用作为针对所有示波器的控制系统。在图1中，主机100用作为针对客户端102和104的控制系统。

示波器的简化控制系统在主机100中被示出。控制系统包括生成数字转换器时钟以及被发送到采集控制器108的时钟的时基块106。

数字转换器块110使用多个数字转换器（未示出）将模拟波形转换成离散数字波形，并且该离散数字波形被保存在存储器（未示出）中。用于数字转换器的采样时钟源自于时基106。数字转换器块110还包括较慢的时钟112，其在主机100中被称为DigSyncClock1（数字同步时钟1），其也源自于时基106。DigSyncClock1被用于与采集控制器108和用于波形存储器的地址生成器的同步通信。

然而，所公开技术并不需要外部信号来在每个数字转换器块110内对齐多个数字转换器（未示出）。对每个示波器内部地执行这个功能，以及同样地，只要涉及多示波器同步系统，每个示波器被抽象为非交错数字转换器。因此，各个客户端示波器然后可以被分离并且用作独立的示波器。

采集控制器108基于各种事件来控制采集循环的定序。例如，如果用户想要停止示波器，采集控制器108将使数字转换器块110中的数字转换器暂停。如果触发事件发生，采集控制器108对触发事件加时间戳并且在触发时间后的适当时间量之后停止数字转换器块110中的数字转换器。

采集控制器108将DigSyncClock1114用于与数字转换器块110同步通信，所述DigSyncClock1114也源自于时基106。DigSyncClock1114和DigSyncClock1112优选是相同的频率;然而，DigSyncClock1114周期可以是DigSyncClock1112周期的任意倍数。事实上，为了支持可以具有不同DigSyncClock1112频率的示波器的不同模式，对于所连接的客户端示波器而言，有必要使DigSyncClock1114的周期是所有DigSyncClock1112周期的最小公倍数。

数据链路（未示出）存在于示波器之间，以当在客户端102和104中的一个内发生触发时的情况下将来自客户端102和104的触发信息传送到主机100。数据链路还将来自客户端102和104的波形数据传递到主机100，使得如果期望的话，波形的控制和显示可以被聚集在主示波器100中。

如在下文更详细描述的，各种控制链路（同样未示出）协调示波器之间的上电/下电信息以及提供信息给主机100以了解系统的连接状态。

所公开技术将关于主机100上文讨论的采集控制系统扩展到客户端102和104。客户端102和104也包括数字转换器块110和采集控制器108。DigSyncClock（数字同步时钟）112和TrigSyncClock（触发同步时钟）114被标注为用于客户端102的DigSyncClock2（数字同步时钟2）和TrigSyncClock2（触发同步时钟2）以及用于客户端104的DigSyncClock3（数字同步时钟3）和TrigSyncClock3（触发同步时钟3）以区分客户端102和104中的每个客户端中的时钟。

客户端102和104使用来自主机100的时基106。即，DigClock1（数字时钟1）通过DigClock1_Out2（数字时钟1_输出2）从主机发出，通过DigClock2_In（数字时钟2_输入）到达客户端102的时基106。DigClock1还通过DigClock1_Out3（数字时钟1_输出3）从主机发出，通过DigClock3_In（数字时钟3_输入）到达客户端104的时基106。即，客户端102和104的时基106均接收来自主机100的时基106的DigClock（数字时钟）信号。

尽管图1图示了具有一个主机100和两个客户端102和104的系统，但所公开技术将对任意数量的客户端起作用。进一步地，主机100和客户端102和104可以是相同的单元以及它们作为主机和客户端的角色可以被内部配置或者通过所连接的外部线缆来配置。

图1示出了发送到和来自主机100和客户端102和104中的每个客户端的各种信号。下文将关于图2-4更详细地讨论这些信号。

图2图示了针对图1的系统中的开始新采集循环的时序情形。为简单起见，在时序图中仅示出了单个主机和单个客户端。然而，该概念容易扩展到任意数量的客户端。

当采集循环开始时，主机和客户端需要启动数字转换器110并且然后使触发事件能够发生。来自先前采集的任意后处理一完成，或者在启动时，每个示波器的采集控制器块108将断言（assert）其相应的AcqReady（采集准备就绪）信号200和204。当仅使用单个示波器时，AcqReady信号告知采集控制器108发送Run1（运行1）信号到数字转换器110来开始将数据存储到存储器（未示出）。

在图1的多个示波器配置中，所有的AcqReady信号都被发送到主机100。即，AcqReady2_Out（采集准备就绪2_输出）被发送到AcqReady1_In2（采集准备就绪1_输入2）以及AcqReady3_Out（采集准备就绪3_输出）被发送到AcqReady1_In3（采集准备就绪2_输入3）。主机100针对所连接的客户端中的每个客户端具有单独的AcqReady1_In/Out对。如图1中所见，例如，主机包括用于分别通过AcqReady2_Out和AcqReady3_Out接收客户端102和104的AcqReady信号的AcqReady1_In2和AcqReady1_In3。

一旦主机100接收来自所连接的客户端的所有AcqReady信号，它就知道所有客户端准备好开始采集。例如，在图2中，AcqReady1（采集准备就绪1）在200处变高表明主机100准备好采集。当客户端准备好采集时，客户端通过AcqReady2_Out204发出它的AcqReady2（采集准备就绪2）202信号。因为AcqReady1在当在206处在AcqReady1_In处接收到AcqReady2_Out204信号之前在200处变高，当在206处接收到AcqReady1_In时AcqReady1_Out立即在208处变高。即，当接收到所有AcqReady1_In时AcqReady1_Out在208处变高以及当任意AcqReady变低时AcqReady1_Out变低。

在AcqReady1_Out信号204已经被广播后，在主机100上的Run1在TrigSyncClock1（触发同步时钟1）的上升沿上在214处变高。当Run1变高时，Run1_Out（运行1_输出）也在216处变高以及将Run1信号广播到客户端设备。这在218处被示出，其当在Run2_In（运行2_输入）218处接收到Run1时变高以及Run2（运行2）在220处变高。

在Run1信号在214处变高以及Run2信号在220处变高之后，地址生成器计数在222处在DigSyncClock1（数字同步时钟1）的下一个高值处在主机100中开始，以及在224处在DigSyncClock2（数字同步时钟2）的下一个高值处在客户端102中开始。

系统调整TrigSyncClock2（触发同步时钟2）的相位，使得其与TrigSyncClock1延迟了Run1_Out到Run2_In的传播延迟加上一些设置时间。传播延迟在图2和图3中被示为A。

如下文更详细地讨论的，TrigSyncClock114是可改变的。它被选择为使得返回信号从客户端到主机具有正好足够的设置时间。在时钟的上升沿上完成闭锁（latching）和发送这两者。然而，示波器也可以被设置成在下降沿进行闭锁并且在上升沿进行发送，以及将相位调整为该设置时间在两个方向上都相同。

图3图示了针对触发事件何时发生的时序图。从图2得出，在主机和客户端中的采集存储器已经在等待触发事件发生的一些时间段内一直采集数据。无论触发事件是在客户端上发生还是在主机上发生，运行信号的取消断言（deassertion）被发送到主机100采集控制器108以及从那里广播出来回到主机100自身以及客户端102和104。由主机100接收的Run（运行）的第一取消断言是被使用的那一个。

如上文所述，图3图示了当在主机100中发生触发时的时序图。替代地，图4图示了当在客户端102中发生触发时的时序图。

以图3开始，在主机100中在300处发生触发事件。在触发事件发生后，Run1信号在TrigSyncClock1的下一个高值处在302处变低。当Run1信号在主机100处通过Run1_Out304发送出来到客户端102时，客户端102在Run2_In处接收信号并且在306处变低。由于SyncClock（同步时钟）的相位对齐（在下文被更详细讨论），这随着从主机到客户端的明确的延迟而发生。响应于Run2_In在306处变低，Run2在TrigSyncClock2的下一个高值处在308处变低。当Run1和Run2分别在302处和308处变低时，触发后计数器在310和312处分别在DigSyncClock1和DigSyncClock2的下一个高值处启动。

在图4中，触发事件400在客户端处发生。运行取消断言（rundeassertion）首先经由在402处变低的Run2_Out发送到主机以及在404处在Run1_In处被接收。然后系统如当在主机中发生触发时它所做的那样继续进行，如图3中那样。当来自客户端的Run2_Out信号402在404处在Run1_In处被接收时，主机100立即通过在406处变低来将Run1_Out信号广播到客户端。如果在系统中有多个客户端，如上文所讨论的，这个Run1_Out被发送到所有客户端。客户端在Run2_In处接收信号以及在408处变低。响应于Run2_In在408处变低，Run2在TrigSyncClock2的下一个高值处在410处变低，而Run1在TrigSyncClock1的下一个高值处在412处变低。当Run1和Run2分别在410和412处变低时，触发后计数器在414和416处分别在DigSyncClock1和DigSyncClock2的下一个高值处启动。

当在示波器中发生触发时，该示波器（或是主机，或是客户端之一）计算触发相对于它的本地TrigSyncClock的时间戳。在图3中这个时间戳是ttoff1以及在图4中这个时间戳是ttoff2。

在采集循环完成后，时间戳ttoff被发送到主机以用于处理。根据触发发生在哪个示波器中，这可以是ttoff1或ttoff2。主机可以连同它自己的地址生成器计数一起使用时间戳信息来确定用于触发的一致存储器位置。如果存在一个以上的触发，以及因此存在由于主机或客户端几乎同时接收触发事件而引起的一个以上的触发时间戳ttoff，主机可以利用平局决胜（tiebreaker）判定来挑选使用哪个toff值。由主机100使用的平局决胜可以是非常简单的。例如，可以设置预先指定的优先级，诸如按顺序先是主机100，后面是客户端，或者可以将触发信号从客户端发送到主机中的公共点，在那里第一触发事件可以被更精确地确定。

如上文所述，TrigSyncClock和DigSyncClock在主机或客户端内是彼此相位对齐的。从主机内的数字转换器110到采集控制器108的AcqReady信号的传送通过主机内的SyncClock来同步。如目前在数字示波器中在启动时所做的那样，构成DigSyncClock的分频器（divider）是跳变的（bumped），直到它的上升沿位于TrigSyncClock的上升沿之间的大概中途位置。这样做保证Run信号和AcqReady信号是从采集控制器108、从一个采集到下一个采集、以及从一个上电循环到下一个上电循环被一致地接收的。

因为示波器总是有一个以上的数字转换器，应该确保这些数字转换器从一次上电到下一次上电具有相同的相位。由于在DigSyncClock相位中的一个处具有准稳态（其在DigSyncClock的最后的跳变相位中可以导致不确定性）的可能性，SyncClock过程仅使得数字转换器的相位对齐到达一半时基时钟内。为了解决这个问题，诸如快速边沿、方波或脉冲信号之类的校准信号可以被传输到所有数字转换器以数字化波形。系统然后可以分析捕获的校准信号的相位以及如果需要的话，使DigSyncClock跳变额外的循环。即，DigSyncClock中的每个都是跳变的，直到观察到设置时间违反（violation），以及然后使DigSyncClock在离所述违反固定距离是跳变的。

在每个客户端内TrigSyncClock和DigSyncClock之间的相位对齐遵循在主机中的上文所描述的同样的过程。

不同示波器的SyncClock之间的相位对齐遵循上文描述的同样的原理，除了需要在不同示波器之间使TrigSyncClock彼此相位对齐外。在TrigSyncClock相位是跳变的时，在示波器内相应的DigSyncClock也是跳变的以保持上述建立的内部一致性。

尽管为简单起见，TrigSyncClock114和DigSyncClock112在图2-4的时序图中以同样的频率被示出，但通常的情况是TrigSyncClock114的周期将会是DigSyncClock112的倍数。将DigSyncClock112选择为尽可能快，以在各个示波器中支持高更新率。然而，这个频率由在单个示波器内发现的传播延迟所限制。一般而言，这对于示波器之间在线缆中的传播延迟来说将是过快的。因此，根据需要，TrigSyncClock114可以是较慢的。TrigSyncClock114可以被选择为稍慢的以适应最长预期线缆，或者它可以在上电时被动态确定，如下文更详细描述的。当单独使用时，这使得各个示波器仍然能够实现高更新率性能，同时仅根据对于特定的多示波器配置的需要来节流（throttling）更新率。

客户端TrigSyncClock114的相位是跳变的，直到关于即将来临的Run_In事件在客户端中达到传播延迟加上适当的设置时间。在客户端TrigSyncClock114中的相位是跳变的时，该客户端将在Run_In信号的闭锁中观察到突然的大变化。这个变化随着Run_In信号从TrigSyncClock114刚好转变前到刚好转变后进行变化的到达时间而发生。

存在观察这个周跳（cycleslip）的多个可能的方式。在图2-4的时序图中看到的一种方式是返回AcqReady1_In信号将滑过（slip）完整的时钟周期。替代的方式将是在将Run2_Out返回到主机100之前重新同步Run2_Out。一旦发现这个准稳态点，客户端就在主机100的控制下可以然后进一步将TrigSyncClock114延迟一些适当的固定量以确保合适的设置时间。假定将TrigSyncClock114频率选择为足够慢，这样做也保证了从客户端到主机的诸如Run和AcqReady之类的通信也被一致地和同步地接收。

通过遍及客户端TrigSyncClock114相位的整个范围来使客户端TrigSyncClock114相位跳变，可以推断出TrigSyncClock114的必要周期。然而，这是较慢且反复的。为了使这个过程更简单和更快，以及使它在不具有数字转换器的设备中的实现方式能够实现，可以使用如图5中所示的环形振荡器阶跃系统，并且在下文对其进行讨论。

图5示出了用于确定仪器之间延迟的环形振荡器阶跃的简化图。在一个实施例中，HF阶跃源508如图6中所示的被配置为处于主机100和客户端102两者中。上升沿在主机100上开始，而客户端（在图6中，客户端102）保持它们的边沿为低，这使快速边沿在500处以及随后在504处出现。这个延迟在图8中在800处被示出。边沿穿过XOR门以及在802的传播延迟后在506处出现。边沿在502处回传到主机100以及在804的传播延迟后被接收。在主机100中边沿由XOR门变颠倒以及循环重复因此形成环形振荡器，其时间周期等于2*(800+802+806+806)。

在替代的实施例中，HF阶跃源可以如图7中所示来配置。除了改为测量环形振荡器频率外，时序图看起来是一样的，脉冲在主机100中被数字化，在该主机100中宽度被测量。

通过将高频（HF）阶跃源配置成环形振荡器配置，确定示波器之间线缆的近似长度是快速和简单的。包括主机和客户端之间的HFStepIn（HF阶跃输入）、HFStepOut（HF阶跃输出）、AcqReady_In、AcqReady_Out、Run_In和Run_Out的六个信号的组被假定为是匹配相当良好的，因为它们被包含在同一个线缆内。然而，对于不同客户，组之间不需要匹配要求，其甚至是有利的。

为了促进TrigSyncClock114的设置，主机100和客户端102HF阶跃之间的延迟可以通过使用数字转换器如图8中所示的测量主机中数字化脉冲的宽度来确定。脉冲由主机发起并且传播经过客户端，以及由往回到达主机处的脉冲所终止并且大约为线缆延迟的两倍。针对每个主机和客户端对此进行重复。替代地（和优选地），如图5中所见，如果在HF阶跃源508中移除闭锁，环形振荡器被形成在客户端和主机之间。那么振荡器的周期是在示波器之间往返行程传播延迟的两倍。定时器-计数器（timer-counter）可以在主控制器中被构造以精确且快速地测量这个时钟周期。这样的技术在客户端没有能力对HF阶跃信号数字化或加时间戳的情形中是有用的。

就匹配是不可能的方面来说，TrigSyncClock114的频率必须根据需要被降低以确保用于最长线缆组的余量。注意到，DigSyncClock频率保持不变。这些频率在每个示波器内是固定的以及由内部时序要求来设置。这个TrigSyncClock114周期必须一直是DigSyncClock112周期的整数倍。这个系统允许具有不同内部DigSyncClock周期的不相似的示波器模型仍然利用这个技术。这也使在示波器的不同代之间的向后或向前兼容能够实现。在这样的情况下的要求是TrigSyncClock114周期必须是不同示波器中的所有DigSyncClock周期的整数倍。

通过了解从主机到客户端以及再回来的往返行程距离，通过确保HF阶跃的长度在每个方向尽可能良好匹配来确定单程距离的近似值。给定这个信息，当主机和客户端中的数字转换器均接收HF阶跃信号时，接收到阶跃的近似相对时间是已知的以及因此示波器之间的相对延迟是已知的。

只要使用同样的线缆组，从一次上电循环到下一次上电循环将保持匹配的延迟。如果线缆组在上电循环之间被改变或者被重新布置，上面所讨论的延迟测量序列应当被重复以确保示波器之间的同步通信。

如果用户期望示波器之间的极其精确的相位对齐，已知匹配的信号对被馈送到主机上的一个通道和客户端上的一个通道中。通过测量数字化信号之间的相对延迟，示波器之间精确的相对延迟被获知。通过将这个测量结果与用HF阶跃校准信号获得的内容相比较，这个精确对齐将在供电循环之间被保持。这类似于在工厂处采用以在单个示波器内对齐通道的过程。因为数字转换器之间的内部互连不可以被用户改变，在示波器内的校准从不需要被重复。

所公开技术在用作独立单元时在不需要牺牲示波器的高更新率性能的情况下对于示波器之间的任意线缆距离起作用。进一步地，利用本公开技术，不同示波器之间的数字化通道之间的抖动与一个示波器内的通道之间的抖动是相似的。即使内部时钟计时架构是不同的，所公开技术也对于不同示波器模型起作用；因此，支持了向后和向前的兼容性。进一步地，示波器可以由用户容易地配置为主机或客户端。

在所公开技术的优选实施例中已经描述和说明了所公开技术的原理，应该显而易见的是，所公开技术在不背离这些原理的情况下可以在布置和细节方面进行调整。申请人要求保护来自所附权利要求的精神和范围内的所有修改和变化。

Claims (15)

1.一种用于同步多个示波器的测试和测量系统，包括：

主示波器，包括：

　　主时基时钟，配置成输出时钟信号，

　　主数字转换器，包括基于所述时钟信号的数字转换器同步时钟，以及

　　主采集控制器，包括基于所述时钟信号的触发同步时钟，所述主采集控制器被配置成输出运行信号以开始输入信号的采集；

至少一个客户端示波器，每个客户端示波器包括：

　　客户端时基时钟，配置成接收来自所述主时基时钟的时钟信号并且输出所述时钟信号；

　　客户端数字转换器，包括基于所述时钟信号的数字转换器同步时钟，以及

　　客户端采集控制器，包括基于所述时钟信号的触发同步时钟，每个客户端采集控制器被配置成接收来自所述主采集控制器的运行信号并且基于所述运行信号来开始另一个输入信号的采集。

2.根据权利要求1所述的测试和测量系统，其中每个客户端采集控制器被配置成当所述客户端示波器准备好接收采集时输出采集准备就绪信号，以及所述主采集控制器进一步被配置成当已经从每个客户端接收所述采集准备就绪信号时输出所述运行信号。

3.根据权利要求1所述的测试和测量系统，其中所述主示波器和每个客户端示波器进一步包括触发器，每个触发器被配置成输出触发信号，以及主示波器和客户端示波器中的每个被配置成基于所述触发信号来输出停止采集信号，以及所述主采集控制器被配置成基于所述停止采集信号来将所述停止采集信号输出到系统中的所有示波器。

4.根据权利要求1所述的测试和测量系统，其中每个示波器的数字转换器同步时钟和每个示波器的触发同步时钟为相同频率。

5.根据权利要求1所述的测试和测量系统，其中每个示波器的触发同步时钟周期是每个示波器的数字转换器同步时钟周期的倍数。

6.根据权利要求1所述的测试和测量系统，其中每个示波器的触发同步触发时钟周期是示波器中所有数字转换器同步时钟周期的最小公倍数的倍数。

7.根据权利要求1所述的测试和测量系统，其中每个数字转换器同步时钟的相位是提升的，直到数字转换器同步时钟的上升沿位于每个触发同步时钟的高输出之间的中途位置。

8.根据权利要求1所述的测试和测量系统，其中每个触发同步时钟的相位是基于校准信号来设置的。

9.根据权利要求1所述的测试和测量系统，其中每个客户端触发同步时钟频率进一步基于所述主示波器和每个客户端示波器之间的绝对延迟。

10.一种用于同步多个示波器的方法，所述方法包括：

将来自主时基的主时钟信号从主示波器输出到多个客户端；

基于所述主时钟信号来设置主数字转换器同步时钟；

基于所述主时钟信号来设置主触发同步时钟；

生成运行信号以开始输入信号的采集；以及

将所述运行信号输出到所述多个客户端以开始对应的多个输入信号的采集。

11.根据权利要求10所述的方法，进一步包括：

在所述主示波器处接收触发信号；以及

当接收到所述触发信号时，输出停止采集信号。

12.根据权利要求10所述的方法，进一步包括：

接收来自客户端示波器的触发信号；

当接收到所述触发信号时将停止采集信号输出到主机；以及

基于从主机接收到的停止采集信号来停止采集。

13.根据权利要求10所述的方法，其中每个示波器的触发同步时钟周期是示波器中所有数字转换器同步时钟周期的最小公倍数的倍数，以及每个触发同步时钟的相位是基于校准信号来设置的。

14.一种用于同步多个示波器的方法，所述方法包括：

在客户端处接收主时钟信号；

基于所述主时钟信号来设置客户端数字转换器同步时钟；

基于所述主时钟信号来设置客户端触发同步时钟；

输出采集准备就绪信号到主机；

从所述主机接收运行信号；以及

当接收到所述运行信号时开始采集。

15.根据权利要求14所述的方法，进一步包括：

输出触发信号；

响应于所述触发信号来输出第一停止采集信号；

从主机接收第二停止采集信号；以及

响应于所述停止采集信号来停止采集。