CN106254182B - 一种ip网络测试仪的时间同步装置 - Google Patents

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Abstract

本发明涉及一种IP网络测试仪的时间同步装置，其包括FPGA处理器、PHY芯片、PLL锁相环和恒温晶体振荡器。其中，1588报文输入接口经由PHY芯片连接至FPGA处理器，主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入接口分别连接至FPGA处理器，10MHz频率输入接口和恒温晶体振荡器经由PLL锁相环连接至FPGA处理器。FPGA处理器与网络测试仪的主控CPU具有通信连接，FPGA处理器还连接至测试模块，以便输出1PPS频率和TeleSync同步时间信息至测试模块；PLL锁相环连接至测试模块，以输出25MHz频率信息至测试模块。本发明具有适用范围广、时延测试的准确度高的优点，同时还大大降低了同步所需的成本。

Description

一种IP网络测试仪的时间同步装置
技术领域
本发明属于网络通信技术领域，尤其涉及一种IP网络测试仪的时间同步装置。
背景技术
时延是评价网络设备(或系统)性能或质量的一项重要参数，对于承载了语音或视频业务的网络系统尤为重要。网络设备(或系统)时延测试有两种方法：一种是往返时延测试，另一种是直接单向时延测试。往返时延测试通常采用ICMP echo/reply，TCP SYN/ACK手段，由于发送和返回会存在路径不对称情况，故这种测试方法不够精确。对于网络设备的时延性能测试需求必须使用网络测试仪采取单向时延测试方法进行测试。
如图1所示，用网络测试仪测试网络设备(或系统)的时延参数时，会遇到下面三种情况：(a)被测设备(或系统)对接单测试主机内的多个模块测试时延；(b)被测设备(或系统)对接多测试主机测试时延；(c)异地被测设备(或系统)分别对接异地测试主机测试时延。
上述提到的三种时延测试场景，需要测试仪的模块之间，测试仪主机之间，异地测试仪主机之间有共同的时基参考(相同的触发时刻和系统内的绝对时间)才能准确测出网络设备的时延参数。
当前网络设备已经在使用的同步技术有1588，SYNCE,NTP,GPS。其中1588和SYNCE，NTP是在网络设备的业务端口发送1588报文和SYNCE,NTP报文实现的，在报文中提取时戳。GPS同步，则是直接通过GPS天线接收信号，恢复出1PPS或其他频率以及UTC时间信息。
对于IP网络测试仪产品，如果完全采用网络设备的同步实现方式，则需要每个测试端口上都能实现Master/Slave发送/接收1588，NTP或SYNCE报文，这会极大增加单端口的成本。如果采用天线接收GPS信号实现GPS同步，同样会较大地增加单台测试仪的成本。
发明内容
针对现有技术之不足，本发明提供了一种IP网络测试仪的时间同步装置，其包括FPGA处理器、PHY芯片、PLL锁相环、恒温晶体振荡器和以下物理接口：1588报文输入、主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入、10MHz频率输入，其中，
1588报文输入接口经由PHY芯片连接至FPGA处理器，主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入接口分别连接至所述FPGA处理器，10MHz频率输入接口和所述恒温晶体振荡器经由PLL锁相环连接至所述FPGA处理器；
所述FPGA处理器与网络测试仪的主控CPU具有通信连接，所述FPGA处理器还连接至测试模块，以便输出1PPS频率和TeleSync同步时间信息至所述测试模块；所述PLL锁相环连接至所述测试模块，以输出25MHz频率信息至所述测试模块。
根据一个优选实施方式，所述FPGA处理器包括PTP模块、MUX模块以及时钟模块，其中，所述PTP模块和所述时钟模块分别连接至所述MUX模块，所述1588报文输入接口经由PHY芯片连接至所述PTP模块，所述主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入接口分别连接至所述MUX模块。
根据一个优选实施方式，当本地网络测试仪作为同步主设备时，利用所述FPGA处理器内部的时钟模块生产时间信息，经过MUX模块输出1PPS频率和TeleSync时间信息给本机内的测试模块；所述测试模块的25MHz基准输入由恒温晶体振荡器提供；MUX模块同时输出同步信息到SYNC输出接口，用于连接其他从属模式下的网络测试仪。
根据一个优选实施方式，当本地网络测试仪作为同步从设备时，通过SYNC输入接口连接本地的工作在主模式下的测试仪，所述SYNC输入接口包含1路1PPS频率和1路TeleSync同步时间信息。
根据一个优选实施方式，当本地网络测试仪作为同步从设备时，通过1588报文输入接口连接到本地的1588网络中，1588同步报文进入同步模块中的PHY芯片，由PHY芯片在物理层提取时戳，时戳提取后输出触发给FPGA处理器，FPGA处理器输出1PPS到PPL锁相环中产出25MHz频率，然后将1PPS频率、TeleSync同步时间信息、和25MHz频率发送给本机内的所有测试模块。
根据一个优选实施方式，当本地网络测试仪作为同步从设备时，通过UTC时间输入接口和1PPS频率/时间输入接口连接GPS时间服务器，1PPS和UTC信号进入MUX模块处理后输出1PPS频率和TeleSync时间信息，1PPS频率通过PLL锁相环产生25MHz频率，时间同步装置将1PPS频率、TeleSync时间信息和25MHz频率发送给本机内的所有测试模块。
根据一个优选实施方式，当本地网络测试仪作为同步从设备时，通过1PPS频率/时间输入接口连接IRIG-B时间服务器，FPGA处理器对1FPS信号进行处理后输出1PPS频率和TeleSync时间信息，1PPS频率通过PLL锁相环产生25MHz频率，时间同步装置将1PPS频率、TeleSync时间信息和25MHz频率发送给本机内的所有测试模块。
本发明具有以下有益技术效果：
本发明的IP网络测试仪的时间同步装置能够适用于网络测试仪作为同步主设备和从设备的情形，此外，时间同步装置能够接入GPS时钟源，1588网络，IRIG时钟源，相较于现有的网络设备同步方法，具有适用范围广、时延测试的准确度高的优点，同时还大大降低了同步所需求的成本。
附图说明
图1是现有技术中采用网络测试仪测试网络设备的时延参数的示意图；
图2是本发明的IP网络测试仪的时间同步装置的结构示意图；
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，所描述的实施例仅为本发明的部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员所获得的所有其他实施例，都属于本发明保护的范围。
如图2所示，本发明的IP网络测试仪的时间同步装置包括FPGA处理器、PHY芯片、PLL锁相环、恒温晶体振荡器和以下物理接口：1588报文输入、主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入、10MHz频率输入接口。
1588报文输入接口经由PHY芯片连接至FPGA处理器，主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入接口分别连接至FPGA处理器。10MHz频率输入接口和恒温晶体振荡器经由PLL锁相环连接至FPGA处理器。
FPGA处理器与网络测试仪的主控CPU具有通信连接，FPGA处理器还连接至测试模块，以便输出1PPS频率和TeleSync同步时间信息至测试模块。PLL锁相环连接至测试模块，PLL锁相环能够输出25MHz频率信息至测试模块。
具体地，FPGA处理器包括PTP模块、MUX模块以及时钟模块。其中，PTP模块和时钟模块分别连接至MUX模块，1588报文输入接口经由PHY芯片连接至PTP模块，主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入接口分别连接至MUX模块。
下面对IP网络测试仪的时钟同步装置的工作原理进行具体说明：
时钟同步装置可以接受四种基准输入，分别是1588同步报文，GPS频率/时间，IRIG-B频率/时间，自定义级联频率/时间。在没有上述四种输入的情况下，同步装置内可以自己产生频率和时间信息。同步装置需要在上述五种同步源中选择其中一种，经过校准后发送给每一个测试模块，这样每个测试端口都能够同步开始和结束，从而保证了时延测试的准确性。
图2中的Host CPU为测试仪主控CPU，用于下发一些时钟模块的配置数据，在测试仪主机上运行的程序上可以通过界面选择同步源，观察同步状态，即是否锁定。
如图2所示，当测试仪作为同步主设备时，利用FPGA处理器内部的时钟模块TimeGenerator生产时间信息，经过MUX模块输出1PPS频率和TeleSync时间信息给本机内的测试模块Test Module。测试模块的25MHz基准输入由本地的恒温晶体振荡器OCXO提供。MUX模块同时输出同步信息到SYNC输出接口，用于连接其他从模式下的网络测试仪，SYNC输出接口包含1路1PPS频率和1路TeleSync同步时间信息。
可选地，当本地测试仪作为同步从设备时，可以通过同步接口SYNC输入连接本地的工作在主模式下的测试仪，SYNC输入接口包含1路1PPS频率和1路TeleSync同步时间信息。SYNC输入接口数据进入FPGA处理器内的MUX和Calibration模块完成选用和传输链路的时延校准，输出的1PPS进入PLL产生25MHz频率。最后，本地测试仪内的测试模块获取到时间同步装置提供的1PPS+TeleSync+25MHz频率和时间信息。
可选地，当本地测试仪作为同步从设备时，可以通过1588报文输入接口连接到本地的1588网络中，1588同步报文进入同步模块中的PHY芯片，由PHY芯片在物理层提取时戳，时戳提取后输出触发给FPGA。在FPGA内有PTP协议处理模块，提取PTP报文中的绝对时间信息。PTP模块输出1PPS和时间信息到MUX和Calibration模块中，经过复选和校准，输出1PPS到PPL中产出25MHz时钟，然后1PPS+TeleSync+25MHz频率和时间信息发送给本机内的所有测试模块。
可选地，当本地测试仪作为同步从设备时，可以通过UTC接口和1PPS频率/时间输入接口连接GPS时间服务器。1PPS和UTC信号进入FPGA的MUX模块，输出1PPS频率和TeleSync时间信息。其中1PPS频率进入PPL产生25MHz频率。时间同步装置将1PPS+TeleSync+25MHz频率和时间信息发送给本机内的所有测试模块。
可选地，当本地测试仪作为同步从设备时，可以通过1PS接口(与1PPS接口复用)连接IRIG-B时间服务器，此时1PPS接口内传输的是1FPS信号，即1秒中发送一帧数据，这一帧数据中包含时间信息。同样地，FPGA从1FPS帧中回复出1PPS频率和TeleSync时间信息，用1PPS频率通过PLL产生25MHz频率。时间同步装置将1PPS+TeleSync+25MHz频率和时间信息发送给本机内的所有测试模块。
IP网络测试仪的同步需求与网络设备在线网运行所需的同步需求是有差异的。前面提到，网络测试仪的同步需求来源于网络设备的时延测试需求。网络测试仪对接被测设备时为流量报文的发起端和接收端，只需要网络测试仪的发送端口和接收端口有相同的时基参考就行，实现上只需要1个同步模块同步外部参考源，将同步信息发送给每个测试模块，而不需在测试端口上发送用于同步的报文。GPS同步实现，可以将GPS RF信号接收处理部分交由GPS时间服务器完成，测试仪接入GPS时间服务器的输出的1PPS(或其他频率信号)和UTC时间信息就行，这样本地多台测试器设备只需要1台对接GPS时间服务器，作为同步主设备，其他设备作为从设备通过线缆级联到上一台主设备上，这样可以减少GPS时间服务器的输出端口,从而减少同步需求的成本。
目前用于网络设备同步的外部基准源有GPS时钟源，1588网络，IRIG时钟源。本发明的时钟同步模块的能够接入以上同步源，其中GPS同步源为GPS时服务器输出的时钟和时间信息。因此，本发明具有较广的适用范围，同时还大大降低了同步所需求的成本。
需要注意的是，上述具体实施例是示例性的，本领域技术人员可以在本发明公开内容的启发下想出各种解决方案，而这些解决方案也都属于本发明的公开范围并落入本发明的保护范围之内。本领域技术人员应该明白，本发明说明书及其附图均为说明性而并非构成对权利要求的限制。本发明的保护范围由权利要求及其等同物限定。

Claims (6)

1.一种IP网络测试仪的时间同步装置，其特征在于，其包括FPGA处理器、PHY芯片、PLL锁相环、恒温晶体振荡器和以下物理接口：1588报文输入、主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入、10MHz频率输入，其中，
1588报文输入接口经由PHY芯片连接至FPGA处理器，主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入接口分别连接至所述FPGA处理器，10MHz频率输入接口和所述恒温晶体振荡器经由PLL锁相环连接至所述FPGA处理器；
所述FPGA处理器与网络测试仪的主控CPU具有通信连接，所述FPGA处理器还连接至测试模块，以便输出1PPS频率和TeleSync同步时间信息至所述测试模块；所述PLL锁相环连接至所述测试模块，以输出25MHz频率信息至所述测试模块；
其中，所述FPGA处理器包括PTP模块、MUX模块以及时钟模块，其中，所述PTP模块和所述时钟模块分别连接至所述MUX模块，所述1588报文输入接口经由PHY芯片连接至所述PTP模块，所述主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入接口分别连接至所述MUX模块。
2.如权利要求1所述的时间同步装置，其特征在于，当本地网络测试仪作为同步主设备时，利用所述FPGA处理器内部的时钟模块生产时间信息，经过MUX模块输出1PPS频率和TeleSync时间信息给本机内的测试模块；所述测试模块的25MHz基准输入由恒温晶体振荡器提供；MUX模块同时输出同步信息到SYNC输出接口，用于连接其他从属模式下的网络测试仪。
3.如权利要求1所述的时间同步装置，其特征在于，当本地网络测试仪作为同步从设备时，通过SYNC输入接口连接本地的工作在主模式下的测试仪，所述SYNC输入接口包含1路1PPS频率和1路TeleSync同步时间信息。
4.如权利要求1所述的时间同步装置，其特征在于，当本地网络测试仪作为同步从设备时，通过1588报文输入接口连接到本地的1588网络中，1588同步报文进入同步模块中的PHY芯片，由PHY芯片在物理层提取时戳，时戳提取后输出触发给FPGA处理器，FPGA处理器输出1PPS到PPL锁相环中产出25MHz频率，然后将1PPS频率、TeleSync同步时间信息、和25MHz频率发送给本机内的所有测试模块。
5.如权利要求1所述的时间同步装置，其特征在于，当本地网络测试仪作为同步从设备时，通过UTC时间输入接口和1PPS频率/时间输入接口连接GPS时间服务器，1PPS和UTC信号进入MUX模块处理后输出1PPS频率和TeleSync时间信息，1PPS频率通过PLL锁相环产生25MHz频率，时间同步装置将1PPS频率、TeleSync时间信息和25MHz频率发送给本机内的所有测试模块。
6.如权利要求1所述的时间同步装置，其特征在于，当本地网络测试仪作为同步从设备时，通过1PPS频率/时间输入接口连接IRIG-B时间服务器，FPGA处理器对1FPS信号进行处理后输出1PPS频率和TeleSync时间信息，1PPS频率通过PLL锁相环产生25MHz频率，时间同步装置将1PPS频率、TeleSync时间信息和25MHz频率发送给本机内的所有测试模块。
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