KR20120036374A - 고정밀도 클럭 동기화 방법 및 시스템 - Google Patents
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Abstract
제 1 기준 클럭과 기준 클럭의 주파수 상에 종속되어질 제 2 클럭 사이의 클럭들을 동기화하는 방법에 있어서, 두 클럭은 공통 클럭을 공유하고, 이 방법은,
- 기준 클럭 및 공통 클럭을 사용하는 시간스탬프의 정수 부분의 계산 단계와,
- 기준 클럭에 국부적인 시스템 클럭의 생성 단계와,
- 시스템 클럭 신호와 기준 클럭 신호 사이의 위상 편이의 계산 단계와,
- 시스템 클럭 신호와 공통 클럭 신호 사이의 위상 편이의 계산 단계와,
- 시간스탬프의 소수 부분의 계산 단계와,
- 제 2 클럭으로의 소수 시간스탬프 송신 단계와,
- 공통 클럭 및 수신된 시간스탬프를 사용하는 제 2 클럭의 종속 단계를 포함한다.
- 기준 클럭 및 공통 클럭을 사용하는 시간스탬프의 정수 부분의 계산 단계와,
- 기준 클럭에 국부적인 시스템 클럭의 생성 단계와,
- 시스템 클럭 신호와 기준 클럭 신호 사이의 위상 편이의 계산 단계와,
- 시스템 클럭 신호와 공통 클럭 신호 사이의 위상 편이의 계산 단계와,
- 시간스탬프의 소수 부분의 계산 단계와,
- 제 2 클럭으로의 소수 시간스탬프 송신 단계와,
- 공통 클럭 및 수신된 시간스탬프를 사용하는 제 2 클럭의 종속 단계를 포함한다.
Description
본 발명은 시간 데이터 관리 및 보다 특정하게는 클럭 동기화의 기술적인 분야에 관한 것이다.
동기화는 분산 시스템 내에서의 실시간 애플리케이션의 정확한 작동을 위해 필수적인 주요 이슈들 중 하나이다. "분산 시스템"은 통신 네트워크(유선 또는 이동), 컴퓨터 네트워크 또는 다중프로세서 하드웨어 구조와 같은, 이 네트워크를 통해 통신하는 엔티티 중 임의의 네트워크 세트이다. 또한, 이하에서, "엔티티"는 임의의 프로세서, 애플리케이션, 노드, 또는 더 일반적으로 시간 정보를 필요로하는 방법 또는 시스템을 지칭한다.
일반적으로, 분산 시스템에서, 공통의 시간 개념을 필요로 하는 복수의 엔티티 사이에서 구분이 생성된다. 이를 달성하기 위한 제 1 단계는,
- 모든 엔티티가 단일 공유 글로벌 클럭을 참조하는 것, 또는
- 모든 이러한 엔티티가 완벽하게 동기화된 클럭을 구비하는 것이다.
하지만, 공간에서 엔티티의 분산은 하나의 엔티티부터 다른 하나까지 상이한 전송 시간을 야기하며, 이는 공유 클럭의 순시 전역 뷰(instantaneous global view)의 가능성을 저해한다. 또한, 위상에서 시작하는 두 클럭들은 절대 동기로 유지되지 않을 것이다. 환경적인 요인(예를 들어, 온도, 압력, 고도, 도플러 효과(Doppler effect)를 통한 이동성, 전원 전압)에서 단기 변형, 또는 다른 클럭과 관련된 하나의 클럭의 노화와 같은 장기 변형은 더 많은 또는 더 적은 상당한 드리프트(매일 수초까지)를 야기하며, 제 2 대안을 부정확하게 만든다.
결과적으로, 분산 시스템의 엔티티 사이의 동기화를 위한 방법을 사용하는 것이 필수적이다.
분산 시스템 내에서 노드들의 세트의 동기화를 위한 두 가지 접근 방식 사이에서 차이가 만들어진다. 제 1 접근 방식은 소위 외부 동기화이고, 외부 참조 클럭의 사용에 기초한다. 제 2 접근 방식은 소위 내부 동기화이고, 클럭이 그룹 동기화되도록 유지시키는 것을 목표로 한다.
내부 동기화 방법은 분산 시스템 내에서 모든 클럭을 동시에 수렴시키는 것을 목표로 한다. 이는 실시간이 아니다. 이는 모든 클럭들 사이에서의 절충(compromises)을 만족시키는 시간이다.
외부 동기화 방법에서, 분산 시스템의 상이한 엔티티의 클럭은 공통 클럭(시스템 클럭, 또는 시스템 외부 클럭)에 가능한 근접할 수 있도록 시도된다. 예를 들어 공통 클럭은 GPS(글로벌 포지셔닝 시스템) 시간 또는 LORAN(장거리 네비게이션)시간으로 설정될 수 있다.
클럭은 주로 발진기 및 카운터를 포함한다. 발진기는 카운터가 하나의 유닛에 의해 증가되는 지점에서의 시간에, 정기적으로 클럭 "틱(ticks)"을 생성한다. 그 결과로 카운터에 의해 출력되는 숫자는 시간을 알려준다는 것을 고려할 필요가있다(예를 들어 100개의 틱은 1초에 대응한다는 것이 공지되어있다면, 카운터는 초 단위로 시간을 획득하기 위해 간단하게 100으로 분할되어야한다). 발진기는 발진 주파수에 의해 특징지어지고, 구형 주기 신호를 획득하도록 일반적으로 정형(shaping)이 이어질 것이다. 이 경우에, 예를 들어, 클럭 틱은 구형 신호의 상승 또는 하강 전면에 대응한다.
더 일반적으로, 동기화 문제의 기본 유형을 고려하면, 두 통신 엔티티에 속하는 두 클럭의 동기화를 고려하여, 둘 중 하나는 제 2 엔티티에 대한 기준 클럭이다.
공통 클럭일 때, 공통 클럭의 시간 윈도우에 기록된 바와 같이 기준 클럭으로부터 제 2 클럭으로 틱의 개수를 송신함으로써 두 원격 클럭이 동기화된다. 이 개수는 시간스탬프로서 공지되어있다. 결과적으로, 수신 클럭은 수신된 시간스탬프와 공통 클럭을 사용하여 이의 리듬을 조정한다.
하지만, 송신된 시간스탬프는 자연수의 기준 클럭 발진 사이클(cycle)이며, 따라서 이는 기준 클럭 신호의 주기 중 임의의 부분을 무시한다. 이 결과로 최대 동기화 정밀도는 대략 기준 클럭의 일 주기의 차수(order of one period)이다.
공지된 시스템 및 방법은 특히 이의 낮은 정밀도에 기인하여, 불완전하다. 이들은 시간 분해능을 가지며 이는 기준 클럭의 주기보다 짧을 수 없다. 이들은 공통 클럭의 시간 윈도우에서 관찰되는 기준 클럭의 펄스 개수의 상세한 설명을 가능하게 하지 않는다.
본 발명의 하나의 목적은 두 클럭 사이의 동기화의 정밀도를 향상시키는 것이다.
본 발명의 다른 목적은 분산 네트워크에서 두 엔티티 사이의 시간 드리프트를 감소시키는 것이다.
본 발명의 다른 목적은 기준 클럭의 일 사이클(one cycle)의 지속기간보다 짧거나 동일한 분해능을 획득하는 것이다.
본 발명의 다른 목적은 기준 클럭 펄스의 주기의 부분에 대해 동기화 정밀도를 향상시키는 것이다.
본 발명의 다른 목적은 동기화 메시지를 반송하는 통신 네트워크에서의 지터(jitter)를 감소시키는 것이다.
본 발명의 다른 목적은 기준 클럭으로부터 제 2 클럭까지 전송되는 적은 수의 시간스탬프로 높은 동기화 정밀도를 보장하는 것이다.
본 발명의 다른 목적은 유한 관찰 시간 윈도우로 높은 동기화 정밀도를 보장하는 것이다.
본 발명의 다른 목적은 동기화 방법의 정밀도가 공통 클럭의 주파수에 의존하는 정도를 감소시키는 것이다.
본 발명의 다른 목적은 동기화 조정 함수를 정의하는 것이다.
본 발명의 다른 목적은 동기화 방법에 영향을 주는 부정확성의 소스를 제거하는 것으로, 다수의 시간스탬프를 통해 평균을 취해야할 필요성을 회피한다.
제 1 양상에 따라, 본 발명은 제 1 기준 클럭과 기준 클럭의 주파수 상에 종속되어질 제 2 클럭 사이의 클럭을 동기화하는 방법을 개시하며, 두 클럭은 공통 클럭을 공유하고, 이 방법은,
- 기준 클럭 및 공통 클럭을 사용하는 시간스탬프의 정수 부분의 계산 단계와,
- 기준 클럭에 국부적인 시스템 클럭의 생성 단계와,
- 시스템 클럭 신호와 기준 클럭 신호 사이의 위상 편이의 계산 단계와,
- 시스템 클럭 신호와 공통 클럭 신호 사이의 위상 편이의 계산 단계와,
- 시간스탬프의 소수 부분의 계산 단계와,
- 제 2 클럭으로의 소수 시간스탬프 송신 단계와,
- 공통 클럭 및 수신된 시간스탬프를 사용하는 제 2 클럭의 종속 단계를 포함한다.
제 2 양상에 따라, 본 발명은 제 1 기준 클럭과 기준 클럭의 주파수에 종속되어질 제 2 클럭 사이의 클럭 동기화 시스템을 개시하며, 두 클럭은 공통 클럭을 공유하고, 이 시스템은,
- 기준 클럭에 국부적인 시스템 클럭과,
- 기준 클럭에 국부적인 수치 제어 발진기를 포함한다.
이하의 선호되는 실시예들의 설명을 정독할 시에 본 발명의 다른 특징들 및 이점들은 더 분명해 질 것이고 완전하게 명백해질 것이며, 이는 다음의 첨부된 도면들을 참조하여 이루어질 수 있다.
- 도 1 및 도 2는 현 기술을 블록도로 도시한다.
- 도 3은 본 발명에 따라 시간스탬프를 계산하는 방법을 나타내는 도면이다.
- 도 3은 본 발명에 따라 시간스탬프를 계산하는 방법을 나타내는 도면이다.
고정밀도 클럭 동기화 방법 및 시스템의 다음 설명에서, 분산 시스템은 적어도,
- 순서대로 클럭(12)이 구비된, 적어도 하나의 제 2 엔티티(2)에 대한 기준으로서 사용되는 클럭(11)의 제 1 엔티티(1)와,
- 공통 클럭(3)을 포함한다고 가정한다. 공통 클럭들의 예시는 GPS(글로벌 포지셔닝 시스템) 시간, LORAN(장거리 네비게이션) 시간 및 정확하며 엔티티(1, 2)에 액세스 가능하다고 여겨지는 임의의 다른 시간을 포함한다.
두 엔티티 사이의 관계는 일반적으로 클라이언트-서버 또는 마스터-슬레이브 관계로서 지칭되고 제 2 엔티티(2)의 클럭(12)은 제 1 엔티티(1)의 클럭(11)에 의해 종속된다. 엔티티는 마스터 및 슬레이브가 동시에 될 수 있다는 것에 유의한다.
동기화는 제 1 엔티티(1)로부터 제 2 엔티티(2)로의 시간스탬프(4)의 규칙적인 전송에 기초한다. 시간스탬프는 공통 클럭(3)의 관찰 시간 윈도우에서 기준 클럭(11)에 의해 만들어진 정수의 클럭 틱을 나타내는 자연수의 표시를 포함한다.
예를 들어, 도 2는,
- 주어진 주파수를 갖는 기준 클럭(11)과,
- 기준 클럭의 주파수보다 가급적 높은 주파수를 갖는 공통 클럭(3)과,
- 공통 클럭(3)의 시간 간격에서 기준 클럭(11)으로부터의 신호의 샘플링(5)을 도시한다. 샘플링(5)은 시간스탬프(4)의 콘텐츠를 결정한다.
이 예시에서,
- 클럭 틱은 클럭 신호의 상승 전면에 대응하고,
- 공통 클럭(3) 시간의 관찰 시간 윈도우가 공통 클럭(3)으로부터의 시간 주기의 3배와 동일하다는 것에 유의한다.
결과는 시간스탬프는 공통 클럭(3)으로부터의 신호의 매 3 주기 마다 제 2 엔티티(2)로 송신되는 것이다. 샘플링 시간 (51, 52)에서 추정되는 시간스탬프(4)는 각각 2와 4와 동일하다. 시간스탬프(4)는, 공통 클럭(3)의 다수의 주기로서 나타내는, 관찰 윈도우에서 식별되는 기준 클럭(11)로부터의 신호에서 상승 전면의 수에 대응한다.
일 변형에서, 시간스탬프(4)는 가장 최근 송신된 시간스탬프부터 검출된 상승 전면의 수를 포함한다. 이 경우에, 샘플링 시간(51, 52)에서의 시간 스탬프의 값은 각각 2와 2로 동일하다.
샘플링 시간에서 E1 및 E2의 부정확도의 기록치는 각각 51 및 52라는 것에 유의한다. 이 부정확도는 기준 클럭(11)으로부터의 신호 주기의 부분이다.
E1 및 E2는 각각 샘플링 시간 (51, 52)에서 기준 클럭(11)으로부터의 신호와 공통 클럭(3)으로부터의 신호 사이의 위상 편이를 나타낸다.
따라서, E는 관찰 윈도우에서 시간스탬프(4)로 고려되지 않는 기준 클럭으로부터의 신호 주기의 부분의 합이다. 이 합은 대수(algebraic)로, 즉 관찰 윈도우의 말단에 있으며, 기준 클럭(11)으로부터의 신호의 주기의 양(plus) 또는 음(minus)인 부분일 수 있다는 것에 유의한다.
도 3에서 도시된 바와 같이, 기준 클럭(11)에 국부적인 시스템 클럭(6)은 기준 클럭(11)으로부터의 신호 주기의 부분(E)을 고려하는데 사용된다.
시스템 클럭(6)의 주파수는 기준 클럭(11)보다 높거나 동일하다. 이러한 클럭은 공통 클럭(3) 및 기준 클럭(11)으로부터 가급적 비동기화된 로컬 클럭이 제공되는 FPGA(필드 프로그램가능 게이트 어레이)에 의해 쉽게 관리될 수 있다.
시스템 클럭(6)은 공통 클럭(3)의 시간 윈도우에서 관찰되는 기준 클럭(11)의 주기를 갖는 부분(E)을 정량화한다.
이를 위해,
- 시스템 클럭(6)과 기준 클럭(11) 사이의 위상 편이와,
- 시스템 클럭(6)과 공통 클럭(3) 사이의 위상 편이를 계산하는데 NCO(수치 제어 발진기)가 사용된다.
이 방식으로 NCO를 사용하는 것은 클럭의 발진 위상뿐만 아니라 상승 전면을 가능하게 한다.
카운터는 각각의 위상 편이 계산과 연관된다. 제 1 카운터는 시스템 클럭(6)으로부터의 신호 주기와 기준 클럭(11)으로부터의 신호 주기 사이의 비율과 동일한 단계로 시스템 클럭(6)의 각 상승 전면에서 증가된다. 제 2 카운터는 시스템 클럭(6)으로부터의 신호 주기와 공통 클럭(3)으로부터의 신호 주기 사이의 비율과 동일한 단계로 시스템 클럭(6)의 각 상승 전면에서 증가된다.
각각의 샘플링 시간(51, 52)에서, 송신될 시간스탬프의 소수 부분은 시스템 클럭(6)과 시스템 클럭(11) 사이 및 시스템 클럭(6)과 공통 클럭(3) 사이의 위상 편이들로부터 각각 추론된다.
송신될 시간스탬프의 소수 부분은,
- "기준 클럭(11)의 주파수와 공통 클럭(3)의 주파수 사이의 비율"이 승산된 "제 1 카운터 증분"을
- 샘플링 시간에서의 제 1 카운터의 값으로부터 감산하여 획득되는 수의 소수 부분과 동일하다.
기준 클럭(11)의 주파수 상에 종속되어질 제 2 클럭(12)으로 송신될 시간스탬프는,
- 공통 클럭의 시간 윈도우에서 상승 전면의 수에 의해 주어지는 제 1 정수 부분과,
- 시스템 클럭(6)과 기준 클럭(11)으로부터의 신호 사이 위상 편이 및 시스템 클럭(6)과 공통 클럭(3) 사이 위상 편이로부터 추론되는 소수 부분으로 구성된다.
변형으로서, 제 1 및 제 2 카운터들의 값들을 사용하여, 시간스탬프의 값이 두 연속적인 샘플링 시간 내에서 계산된 값들 사이의 차이에 의해 주어진다.
시스템 클럭이 기준 클럭(11)으로부터의 신호 및 공통 클럭(3)으로부터의 신호의 오버샘플링을 가능하게 하면, 더 양호한 설명으로 더 양호한 정밀도의 동기화 방법을 야기한다는 것에 유의한다.
소수값을 갖는 시간스탬프를 사용하여 유한 관찰 시간 윈도우에서 기준 클럭(11)의 틱의 더 구체적인 정량화가 이루어진다.
이러한 추가 정밀도는 소수 부분을 코딩하는데 사용가능한 비트들의 수에 의존적이라는 것에 유의한다.
수신에서, 제 2 수신 엔티티(2)는 PLL(위상 동기화 루프)를 사용하여 기준 클럭(11)의 발진 주파수를 발견한다. 이 PLL은 제 2 엔티티(2) 내에서 클럭(12)의 주파수를 기준 클럭(11)의 주파수에 종속시킨다.
패킷 지연 변이, 또는 패킷 손실과 같은 전송 채널에 기인한 교란을 고려하여 이 동기화 방법에 다른 프로세싱이 추가될 수 있다는 것에 유의한다.
1 : 제 1 엔티티 2 : 제 2 엔티티
3 : 공통 클럭 4 : 시간스탬프
6 : 시스템 클럭 11 : 기준 클럭
12 : 제 2 클럭 51, 52 : 샘플링 시간
3 : 공통 클럭 4 : 시간스탬프
6 : 시스템 클럭 11 : 기준 클럭
12 : 제 2 클럭 51, 52 : 샘플링 시간
Claims (9)
- 제 1 기준 클럭(11)과 상기 제 1 기준 클럭의 주파수 상에 종속되어질 제 2 클럭(12) 사이의 클럭 동기화를 위한 방법에 있어서, 상기 제 1 기준 클럭과 상기 제 2 기준 클럭은 공통 클럭(3)을 공유하고,
상기 방법은,
상기 기준 클럭(11) 및 상기 공통 클럭(3)을 사용하는 시간스탬프(timestamp)의 정수 부분을 계산하는 단계와,
상기 기준 클럭(11)에 국부적인 시스템 클럭을 생성하는 단계와,
상기 시스템 클럭(6)의 신호와 상기 기준 클럭(11)의 신호 사이의 위상 편이(phase shift)를 계산하는 단계와,
상기 시스템 클럭(6)의 신호와 상기 공통 클럭(3)의 신호 사이의 위상 편이를 계산하는 단계와,
상기 시간스탬프(4)의 소수 부분을 계산하는 단계와,
상기 제 2 클럭으로 상기 소수 부분의 시간스탬프를 송신하는 단계와,
상기 공통 클럭(3) 및 수신된 상기 시간스탬프를 사용하는 상기 제 2 클럭(12)의 종속 단계를 포함하는
클럭 동기화 방법.
- 제 1 항에 있어서,
상기 시스템 클럭(6)은 상기 기준 클럭(11)과 상기 공통 클럭(3)으로부터 비동기화되는
클럭 동기화 방법.
- 제 1 항 또는 제 2 항에 있어서,
상기 시스템 클럭(6)의 주파수는 상기 기준 클럭(11)보다 높거나 동일한
클럭 동기화 방법.
- 제 1 항에 있어서,
상기 시스템 클럭의 신호와 상기 기준 클럭의 신호 또는 상기 시스템 클럭의 신호와 상기 공통 클럭의 신호 사이의 위상 편이는 수치 제어 발진기(numerically controlled oscillator)를 사용하여 계산되는
클럭 동기화 방법.
- 제 1 항에 있어서,
상기 시스템 클럭(6)은 필드 프로그램가능 게이트 어레이(field-programmable gate array)에 의해 관리되는
클럭 동기화 방법.
- 제 1 기준 클럭(11)과 상기 제 1 기준 클럭의 주파수 상에 종속되어질 제 2 클럭(12) 사이의 클럭 동기화 시스템에 있어서, 상기 제 1 기준 클럭과 상기 제 2 클럭은 공통 클럭(3)을 공유하고,
상기 시스템은,
상기 기준 클럭에 국부적인 시스템 클럭(6)과,
상기 기준 클럭(11)에 국부적인 수치 제어 발진기를 포함하는
클럭 동기화 시스템.
- 제 6 항에 있어서,
상기 시스템 클럭(6)은 필드 프로그램가능 게이트 어레이에 의해 관리되는
클럭 동기화 시스템.
- 제 6 항에 있어서,
상기 수치 제어 발진기는 상기 시스템 클럭(6)의 신호와 상기 기준 클럭(11)의 신호 사이의 위상 편이를 계산하는
클럭 동기화 시스템.
- 제 6 항에 있어서,
상기 수치 제어 발진기는 상기 시스템 클럭(6)의 신호와 상기 공통 클럭(3)의 신호 사이의 위상 편이를 계산하는
클럭 동기화 시스템.
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|---|---|---|---|---|
| JP5549513B2 (ja) * | 2010-10-01 | 2014-07-16 | 富士通株式会社 | 伝送システム、スレーブ伝送装置及びクロック同期方法 |
| US9996105B1 (en) * | 2013-03-14 | 2018-06-12 | Marvell Israel (M.I.S.L) Ltd | High precision event timing in network devices |
| CN105306159A (zh) * | 2014-06-30 | 2016-02-03 | 中兴通讯股份有限公司 | 一种时钟的时间戳补偿方法及装置 |
| TW201715860A (zh) * | 2015-10-27 | 2017-05-01 | 智邦科技股份有限公司 | 網路設備、時間同步方法及其網路系統 |
| CN106301656B (zh) * | 2016-08-30 | 2018-04-13 | 北京飞利信电子技术有限公司 | 一种提高时间戳测量精度的方法及装置 |
| SG11201903318SA (en) | 2016-10-17 | 2019-05-30 | Zomojo Pty Ltd | Precision time stamping method and system |
| CN106656393B (zh) * | 2016-12-28 | 2018-10-19 | 深圳市英特瑞半导体科技有限公司 | 时钟同步方法及装置 |
| CN106817184B (zh) * | 2017-01-19 | 2018-10-23 | 重庆重邮汇测通信技术有限公司 | 网络测量中本地时钟与gps时钟的时间同步方法及装置 |
| US10334544B2 (en) * | 2017-04-28 | 2019-06-25 | The Boeing Company | Precision relative positioning and free space time transfer between moving platforms |
| US10848161B2 (en) | 2017-06-28 | 2020-11-24 | Analog Devices, Inc. | Reference monitors with dynamically controlled latency |
| US11038511B2 (en) | 2017-06-28 | 2021-06-15 | Analog Devices International Unlimited Company | Apparatus and methods for system clock compensation |
| US11962403B2 (en) | 2019-04-01 | 2024-04-16 | Cisco Technology, Inc. | Method and apparatus for network time syncing |
| AU2020302325A1 (en) * | 2019-06-25 | 2022-01-20 | Zomojo Pty Ltd | A method and apparatus for high precision time stamping |
| US11157036B2 (en) | 2020-01-10 | 2021-10-26 | Rockwell Collins, Inc. | Monitoring delay across clock domains using dynamic phase shift |
| US11048289B1 (en) | 2020-01-10 | 2021-06-29 | Rockwell Collins, Inc. | Monitoring delay across clock domains using constant phase shift |
| CN112817371B (zh) * | 2021-03-02 | 2022-03-15 | 北京深思数盾科技股份有限公司 | 一种虚拟时钟的时间计算方法及电子设备 |
| EP4113871A1 (de) | 2021-07-01 | 2023-01-04 | B&R Industrial Automation GmbH | Signalempfang mit hoher auflösung |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2861515B2 (ja) * | 1991-07-29 | 1999-02-24 | 日本電気株式会社 | パケット網における送受信間クロック同期方式及びクロック同期装置 |
| JPH07264214A (ja) * | 1994-02-07 | 1995-10-13 | Fujitsu Ltd | インターフェース装置 |
| US5742649A (en) * | 1995-12-15 | 1998-04-21 | Cisco Technology, Inc. | SRTS clock recovery system for use in a highly stressed network environment |
| US6122337A (en) * | 1998-01-06 | 2000-09-19 | Maker Communications, Inc. | Modular circuitry architecture for residual time stamp service clock regenerator phase locked loop |
| JP4712233B2 (ja) * | 2001-07-03 | 2011-06-29 | 富士通株式会社 | 伝送装置 |
| EP1365531B1 (en) * | 2002-05-02 | 2004-10-06 | Alcatel | Method of phase controlling of a data signal, counterpropagating clock circuit arrangement and interface device |
| JP4061210B2 (ja) * | 2003-02-18 | 2008-03-12 | 富士通株式会社 | Ｓｒｔｓクロック再生用ｐｌｌ引込み時間短縮方法及び装置 |
| GB2413043B (en) * | 2004-04-06 | 2006-11-15 | Wolfson Ltd | Clock synchroniser and clock and data recovery apparatus and method |
| US7903560B2 (en) * | 2004-12-30 | 2011-03-08 | Intel Corporation | Correlation technique for determining relative times of arrival/departure of core input/output packets within a multiple link-based computing system |
| US8416812B2 (en) * | 2008-09-22 | 2013-04-09 | Codrut Radu Radulescu | Network timing synchronization systems |
| US8284888B2 (en) * | 2010-01-14 | 2012-10-09 | Ian Kyles | Frequency and phase acquisition of a clock and data recovery circuit without an external reference clock |
-
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