KR20220166259A

KR20220166259A - 디지털 및 아날로그 사이에서 신호를 변환하기 위한 회로

Info

Publication number: KR20220166259A
Application number: KR1020227014150A
Authority: KR
Inventors: 안드레아스 비어만; 마틴 무케; 크리스찬 볼머
Original assignee: 주식회사 아도반테스토
Priority date: 2020-04-09
Filing date: 2020-04-09
Publication date: 2022-12-16
Also published as: US20220263515A1; WO2021204387A1; JP7492603B2; TWI777418B; CN114641934A; TW202211632A; JP2023520724A; DE112020007047T5

Abstract

본 발명은 디지털 및 아날로그 사이에서 신호를 변환하기 위한 회로와 관련된다. 본 발명의 양태에 따르면, 이 회로는 동기화 클록 신호를 제공하거나 또는 사용하도록 구성된 프로세서와, 컨버터 클록 신호를 사용하여 디지털 및 아날로그 사이에서 데이터를 변환하도록 구성된 컨버터와, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계를 결정하도록 구성된 위상 비교기와, 위상 비교기에 결합되어 위상 관계에 대한 정보를 수신하는 디지털 신호 처리기를 포함하며, 디지털 신호 처리기는 위상 관계에 따라 프로세서와 컨버터 사이에서 교환된 신호 데이터에 지연을 적용하도록 구성되고, 동기화 클록 신호와 컨버터 클록 신호 사이에 미리 결정된 주파수 관계가 존재한다.

Description

디지털 및 아날로그 사이에서 신호를 변환하기 위한 회로

본 발명은 디지털 및 아날로그 사이에서 신호를 변환하기 위한 회로, 테스트 대상 장치(device under test)를 테스트하기 위한 테스트 장치, 및 디지털 및 아날로그 사이에서 신호를 변환하는 방법에 관한 것이다.

최신 장치의 가동률(operation rate)이 높아짐에 따라, 이러한 장치의 성능을 대량 생산 규모로 평가하는 것이 점점 더 어려워지고 있다. 더 높은 주파수에서 테스트 대상 장치(DUT) 단독의 성능보다는 DUT와 테스트 하드웨어의 결합된 성능을 반영하는 경향이 있는, 기존의 고속 장치 테스트 모드에서 한 가지 어려움이 보인다.

고속 및 고성능 장치를 GHz(기가헤르츠) 주파수 범위에서 테스트할 때, 기존 자동 테스트 장비(ATE)에 대한 성능 제한 요소는 테스트 하드웨어의 일부인 아날로그-디지털 컨버터(ADC) 및 디지털-아날로그 컨버터(DAC)의 자극 및 변환(샘플링) 클록 신호 내 지터에 의해 점점 더 많이 결정된다. 지터는 흔히 참조 클록 소스와 관련된 주기적 신호의 시간 변화이다. 지터는 연속 펄스의 주파수 또는 주기적 신호의 위상과 같은 특징에서 관측될 수 있다. 그러나, ATE의 성능과 관련하여, 일반적으로 변환 클록 내의 지터에 의해서만 제한 효과가 발생하는 것으로 추정된다. 따라서, 예를 들어 정교한 위상 고정 루프(PLL) 아키텍처를 통합한 낮은 지터 클록 생성기를 개발함으로써, 초저 지터 클록을 제공하는 데 일반적으로 높은 비용과 많은 개발 노력이 소요된다.

최근에는, 고정된 샘플 레이트의 연속 동작을 위한 ADC 및 DAC가 생산된다. 즉, ADC 및 DAC가 연속 모드에서 사용되는 경우, 컨버터 샘플 레이트는 PLL을 통해 데이터 레이트에 동기된다. 신호를 변환하기 위한 모든 주파수가 일반적으로 알려져 있으므로, 디지털 신호 처리기(DPS)를 사용하여 임의의 사용자 데이터 레이트로부터 컨버터 레이트로 변환하는 것이 가능하다. 예를 들어, 도 8에 도시된 바와 같이, 버스트 모드에서도 동일한 작업을 수행할 수 있다. 그러나, 도 9에 도시된 바와 같이 클록 타이밍을 정렬하기 위해 각 측정 전에 PLL을 설정해야 한다. 즉, 서브컨버터 레이트 분석(sub-converter-rate resolution)에서 버스트의 정확한 타이밍을 달성해야 한다.

신호를 변환하는 기존의 회로, 예컨대 도 7에 다이어그램으로 도시된 회로는 각 채널마다 하나의 PLL을 요구한다. PLL의 가장 간단한 구성은 위상 비교기, 루프 필터 및 전압 제어 발진기를 포함하지만, 일반적으로 PLL은 특별한 그리고 고가의 외부 부품을 필요로 한다. 또한, 낮은 지터 PLL은 CMOS 프로세스에 통합될 수 없으므로, PLL은 많은 보드 공간을 차지한다. 각 버스트 전에 PLL을 안정화하는 데 필요한 시간도, 테스트가 종종 다수의 비교적 짧은 버스트로 이루어지는 ATE에서 문제가 된다.

따라서, 본 발명의 목적은 버스트 모드에서 신호를 변환하기 위한 회로에 대한 개선된 개념을 제공하는 것이다.

이 목적은 청구항 1에 따른 디지털 및 아날로그 사이에서 신호를 변환하기 위한 회로, 청구항 15에 따른 테스트 대상 장치를 테스트하기 위한 테스트 장치 및 청구항 18에 따른 디지털 및 아날로그 사이에서 신호를 변환하기 위한 방법에 의해 해결된다.

본 발명의 일부 실시예는 또한 본 발명의 방법의 단계들을 수행하는 컴퓨터 프로그램을 제공한다.

본 출원의 제1 양태에 따르면, 디지털 및 아날로그 사이에서, 예컨대 디지털 표현과 아날로그 표현 사이에서, 즉, 디지털 표현으로부터 아날로그 표현으로 또는 아날로그 표현으로부터 디지털 표현으로, 신호를 변환하기 위한 회로는, 동기화 클록 신호(예컨대, 타임 그리드 또는 시간축 상의, 예컨대 일정한 시간 간격의 샘플 시간과 연관된 입력 데이터 값에 기초하여 데이터를 출력하는 타이밍을 나타내는 클록 신호)를 제공하거나 또는 사용하도록 구성된 프로세서와, 컨버터 클록 신호(예컨대, 프로세서로부터 제공된 데이터를 수신하는 타이밍을 나타내고/내거나 디지털 및 아날로그 사이의 변환이 실행될 때의 시간을 정의하는 클록 신호)를 사용하여 디지털 및 아날로그 사이에서 데이터를 변환하도록 구성된 컨버터와, 예컨대 프로세서에 결합되어 동기화 클록 신호를 수신하고 컨버터에 결합되어 컨버터 클록 신호를 수신하는 위상 비교기 - 위상 비교기는 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계를 결정하도록 구성되는데, 즉, 위상 비교기는 동기화 클록 신호와 컨버터 클록 신호 사이의 상승 에지 또는 하강 에지의 타이밍의 비교를 수행하여 이들 신호 사이의 위상 비교를 수행하도록 구성됨 - 와, 위상 비교기에 결합되어 위상 관계에 대한 정보(예컨대 동기화 클록 신호와 비교기 클록 신호 사이의 위상차)를 수신하는 디지털 신호 처리기 - 디지털 신호 처리기는 위상 관계에 따라, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상차를 적어도 부분적으로 보상하기 위해, 프로세서와 컨버터 사이에서 교환된 신호 데이터예컨대 원래의 타임 그리드 또는 시간 축 상에 있지 않은, 상이한 샘플 시간과 연관된 개별 시간 출력 값에 지연을 적용하도록 구성됨 - 를 포함하되, 동기화 클록 신호와 컨버터 클록 신호 사이에 미리 결정된(예컨대, 미리 결정된 값에 고정되는) 주파수 관계가 존재한다.

본 출원의 실시예들에 따르면, 회로는, 컨버터 클록 신호와 시간 동기하는 인에이블 신호를 획득하기 위해, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계에 대한 정보에 기초하여, 동기화 클록 신호와 시간 동기하는, 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 인에이블 신호가 컨버터 클록 신호의 상승 에지 또는 하강 에지에서 샘플링되는지 여부를 판정하도록 구성된다.

본 출원의 실시예들에 따르면, 회로는, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계에 대한 정보에 따라, 동기화 클록 신호와 시간 동기하는, 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 인에이블 신호가 컨버터 클록 신호의 제1 에지 유형의 에지, 예컨대 하강 에지에서 샘플링되어 중간 신호를 획득하고, 중간 신호가 컨버터 클록 신호의 제2 에지 유형의 에지, 예컨대 하강 에지에서 샘플링되어 컨버터 클록 신호와 시간 동기하는 인에이블 신호를 획득하는 제1 모드와, 동기화 클록 신호와 시간 동기하는, 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 인에이블 신호가 컨버터 클록 신호의 제2 에지 유형의 에지에서 샘플링되어, 컨버터 클록 신호와 시간 동기하는 인에이블 신호를 획득하는 제2 모드 사이에서 선택하도록 구성된다.

본 출원의 실시예들에 따르면, 회로는, 프로세서에 결합되어 인에이블 신호(예컨대, 신호 데이터의 출력 타이밍을 정렬하기 위해 프로세서로부터 제공되는, 컨버터 클록 신호와 상이한 클록 도메인 상의 테스트 신호)를 수신하는 제1 플립플롭 회로 - 제1 플립플롭 회로는, 위상 관계가 동기화 클록 신호화 컨버터 클록 신호 사이의 위상차의 값이 제1 미리 결정된 범위 내에 있다고 나타내는 경우, 예컨대 미리 결정된 값보다 더 작다고 나타내는 경우 제1 샘플링 단계에서 인에이블 신호를 샘플링하고, 위상차가 준안정성(metastability)에 이를 잠재적인 위험을 갖는 경우에, 샘플링 인에이블 신호의 위상은 샘플링 시간 인스턴스를 동기 클록 신호의 클록 에지로부터 멀리 이동시키도록 반전되어, 샘플링된 신호를 획득하도록 구성됨 - 와, 프로세서에 결합되어 인에이블 신호를 수신하고 제1 플립플롭 회로에 결합되어 샘플링된 신호를 수신하는 신호 선택기 - 신호 선택기는, 예컨대 위상 관계에 따라, 수신된 신호 중 하나를 선택하여 선택된 신호를 획득함 - 와, 신호 선택기에 결합되어 선택된 신호를 수신하는 제2 플립플롭 회로 - 제2 플립플롭 회로는, 위상 관계가 예컨대 제1 미리 결정된 범위와 상이하고 통상적으로 제1 미리 결정된 범위와 중첩되지 않는, 제2 미리 결정된 범위 내에 있는 경우, 제2 샘플링 단계에서 인에이블 신호를 샘플링하도록 구성되며, 이는 예를 들어, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 차의 값이 미리 결정된 값보다 더 크다고 나타낼 수 있고, 이 경우, 샘플링된 신호의 에지는 컨버터 클록 신호와 동기화되는데, 즉 신호들의 출력 타이밍이 정렬되어, 클록 신호의 상승 타이밍을 정렬할 필요가 없음 - 와, 디지털 신호 처리기에 결합되어 신호 데이터를 수신하고, 예컨대 인에이블 신호와 컨버터 클록 신호 사이의 위상차에 기초하여 지연 시간을 계산하는 지연 회로를 통해 제2 플립플롭 회로에 결합되어, 예컨대, 컨버터의 신호 데이터 출력 타이밍을 나타내는 제2 플립플롭 회로의 출력 신호의 지연된 버전을 수신하는 선입선출 회로 - 선입선출 회로는 샘플링된 인에이블 신호와 연관된 신호 데이터를 컨버터에 제공함 - 를 포함한다.

본 출원의 실시예들에 따르면, 선택기는 멀티플렉서를 포함하고, 멀티플렉서는 위상 관계에 대한 정보에 기초하여 입력 신호들 중 하나를 선택한다. 또한, 위상 비교기는 위상-디지털 컨버터를 포함하고, 위상-디지털 컨버터는 위상 관계를 결정하기 위해 동기화 클록 신호와 컨버터 클록 신호 사이의 위상차를 측정하도록 구성된다. 또한, 디지털 신호 처리기, 예컨대 분수 지연 필터는, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상차를 상쇄(counteract) 및/또는 적어도 부분적으로 보상하도록 구성된다.

본 출원의 실시예들에 따르면, 디지털 신호 처리기, 예컨대 분수 지연 필터는, 동기화 클록 신호와 동기하여 제공되는 하나 이상의 입력 데이터 값(예컨대, 프로세서에 의해 제공된 하나 이상의 신호 샘플)에 기초하여, 컨버터 클록 신호에 의해 결정된 타임 그리드 내의 변환 시간과 연관된 필터링된 데이터 값(예컨대, 컨버터 클록 신호에 의해 결정된 시간에 컨버터에 의해 실제로 디지털-아날로그 변환되는 신호 샘플, 이는 동기화 클록 신호에 의해 결정된 시간에 디지털-아날로그 변환되어야 하지만 동기화 클록 신호와 컨버터 클록 신호 사이의 시간 시프트/위상 시프트로 인해 가능하지 않음)을 제공하도록 구성되고, 및/또는 디지털 신호 처리기, 예컨대 분수 지연 필터는, 컨버터 클록 신호에 의해 결정된 타임 그리드에서 정의된 하나 이상의 데이터 값에 기초하여 동기화 클록 신호에 의해 결정된 시간축에 정렬된 필터링된 데이터 값(예컨대 컨버터 클록 신호에 의해 결정된 시간에 컨버터에 의해 실제로 아날로그-디지털 변환되는 하나 이상의 신호 샘플, 이는 동기화 클록 신호에 의해 결정된 시간에 아날로그-디지털 변환되었어야 하지만, 동기화 클록 신호와 컨버터 클록 신호 사이의 시간 시프트/위상 시프트로 인해 가능하지 않음)을 제공하도록 구성된다.

본 출원의 실시예들에서, 디지털 신호 처리기 또는 분수 지연 필터는 패로우(Farrow) 구조를 사용한다. 그러나, 지연을 구현하기 위한 임의의 다른 적절한 수단도 허용된다. 이 회로는 발진기를 포함하고, 발진기의 출력 신호는 컨버터 클록 신호로서 사용되거나, 또는 회로는 발진기의 출력 신호로부터 컨버터 클록 신호를 유도하도록 구성된다. 이 회로는, 공통 참조 신호로부터 동기화 클록 신호 및 컨버터 클록 신호를 유도하여, 동기화 클록 신호 및 컨버터 클록 신호의 주파수가 미리 결정된 관계가 되게 하도록 구성된다. 컨버터는 디지털-아날로그(digital-to-analog) 또는 아날로그-디지털(analog-to-digital) 컨버터이다,

본 출원의 제2 양태에 따르면, 테스트 대상 장치(device under test)를 테스트하기 위한 테스트 장치가 본 출원에 따른 회로를 포함한다. 테스트 장치는 예컨대, 동기화 클록 신호와 동기하여, 테스트 대상 장치로 신호를 제공하고 테스트 대상 장치로부터 수신된 신호를 평가하는 복수의 채널 모듈을 사용하여 테스트 흐름(test flow)을 수행(예컨대, 테스트 흐름을 시작)하도록 구성된다. 테스트 장치는 예컨대 프로세서에 의해 제공된 입력 신호 값에 기초하여 컨버터를 사용하여 획득한 아날로그 신호를 테스트 대상 장치에 제공하여 테스트 대상 장치를 자극하도록 구성되고, 및/또는 장치는, 지연을 사용하여 컨버터로부터 획득된 디지털화된 테스트 대상 장치 신호에 기초하여 디지털 신호 처리기에 의해 제공된 디지털 데이터를 획득하고, 디지털 데이터를 평가하도록, 예컨대 테스트 대상 장치를 특징지우도록 구성된다.

본 출원의 제3 양태에 따르면, 디지털 및 아날로그 사이에서 신호를 변환하기 위한 방법은, 프로세서로부터 제공되거나 또는 프로세서에 의해 사용된 동기화된 클록 신호 및 컨버터에 의해 사용된 컨버터 클록 신호를 수신하는 단계와, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계를 결정하는 단계와, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계에 기초하여 프로세서와 컨버터 사이에 교환되는 신호 데이터에 지연을 적용하는 단계를 포함하며, 동기화 클록 신호와 컨버터 클록 신호 사이에 미리 결정된 주파수 관계가 존재한다,

본 출원의 실시예에 따르면, 이 방법은, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계에 따라, 동기화 클록 신호와 시간 동기하는, 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 인에이블 신호가 컨버터 클록의 제1 에지 유형의 에지에서 샘플링되어 중간 신호를 획득하고, 중간 신호가 컨버터 클록의 제2 에지 유형의 에지에서 샘플링되어 컨버터 클록과 시간 동기하는 인에이블 신호를 획득하는 제1 모드와, 동기화 클록과 시간 동기하는 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 인에이블 신호가 컨버터 클록의 제2 에지 유형의 에지에서 샘플링되어, 컨버터 클록과 시간 동기하는 인에이블 신호를 획득하는 제2 모드 사이에서 선택하는 단계와, 샘플링된 인에이블 신호와 연관된 신호 데이터를 컨버터에 제공하는 단계를 포함한다.

본 출원의 제4 양태에 따르면, 컴퓨터 프로그램이 제공되며, 이 컴퓨터 프로그램은, 컴퓨터 또는 마이크로 컨트롤러에서 실행될 때 전술한 방법을 구현하도록 구성되며, 따라서 전술한 방법이 컴퓨터 프로그램에 의해 구현된다.

이하에서, 본 출원의 실시예는 도면을 참조하여 보다 상세히 설명된다.
도 1은 본 출원의 본 발명의 제1 실시예에 따른 신호를 변환하기 위한 회로의 개략적인 블록도이다.
도 2는 본 출원의 본 발명의 제1 실시예에 따른 위상 비교기의 개략적인 타이밍도이다.
도 3은 본 출원의 본 발명 개념에 따른 도 2에 따른 위상 비교기의 개략적인 블록도이다.
도 4는 본 출원의 본 발명 개념의 제1 실시예에 따른 동기 클록과 컨버터 클록 사이의 위상 관계를 나타내는 개략도이다.
도 5는 본 출원의 본 발명의 제2 실시예에 따른 회로의 구현예를 나타내는 개략적인 블록도이다.
도 6은 본 출원의 본 발명 개념의 제3 실시예에 따른 테스트 대상 장치를 테스트하기 위한 테스트 장치를 나타내는 개략적인 블록도이다.
도 7은 본 출원의 본 발명 개념의 제3 실시예에 따른 디지털 및 아날로그 사이에서 신호를 변환하기 위한 방법의 단계를 나타내는 흐름도이다.
도 8은 종래기술에 따른 개략적인 블록도이다.
도 9는 종래기술에 따른 개략적인 타이밍도이다.

이하의 설명은 제한이 아닌 설명을 위해, 특정 실시예, 절차, 기술 등과 같은 특정 세부사항을 제시한다. 당업자는 이들 특정한 세부사항과 별개로 다른 실시예가 사용될 수 있음을 이해할 수 있을 것이다. 예를 들어, 이하의 설명은 비제한적인 응용예를 사용하여 이루어질 수도 있지만, 본 기술은 어떠한 유형의 컨버터에도 채용될 수 있다. 일부 예에서, 불필요한 세부사항으로 인해 설명을 모호하게 하지 않게 하기 위해, 잘 알려진 방법, 인터페이스, 회로 및 장치에 대한 자세한 설명은 생략한다.

동일하거나 동등한 기능을 가진 동일하거나 동등한 요소는 다음 설명에서 동일하거나 동등한 참조 부호로 표시된다.

도 1은 본 발명의 제1 실시예에 따른 신호를 변환하기 위한 회로의 개략적인 블록도이다. 회로(100)는 프로세서(2), 컨버터(4), 위상 비교기(PDC)(6) 및 디지털 신호 처리기(DSP)(8)를 포함한다.

프로세서(2)는 PDC(6)에 결합되고 동기화 클록 신호를 PDC(6)에 제공한다. 또한, 프로세서(2)는 DSP(8)에 결합되고 데이터/신호 데이터를 DSP(8)에 제공한다. 프로세서(2)는, 예를 들어, 타임 그리드(time grid) 또는 시간축 상의, 예컨대 시간적으로 일정한 간격의 샘플 시간과 연관된 입력 데이터 값에 기초하여 데이터를 출력하는 타이밍을 나타내는 클록 신호인, 동기화 클록 신호를 제공하거나 사용하도록 구성된다. 이 실시예에서는, 동기화 클록 신호가 프로세서(2)로부터 PDC(6)로 제공되는 것으로 도시되어 있다. 그러나, 동기화 클록 신호는 다른 데이터 소스로부터 프로세서(2)로 제공될 수도 있다. 이 경우, 프로세서(2)는 제공된 동기화 클록 신호를 사용한다.

컨버터(4)는 PDC(6)에 결합되고 컨버터 클록 신호를 PDC(6)에 제공한다. 또한, 컨버터(4)는 DSP(8)에 연결되고 프로세서(2)에 의해 제공되는 신호 데이터를 DSP(8)를 통해 수신한다. 컨버터(4)는, 예를 들어, 프로세서로부터 제공된 데이터를 수신하는 타이밍을 나타내고/하거나 디지털 및 아날로그 사이에서 변환이 실행되는 시간을 정의하는 클록 신호인, 컨버터 클록 신호를 사용하여 디지털 및 아날로그 사이에서 데이터를 변환하도록 구성된다. 컨버터(4)는 디지털-아날로그 또는 아날로그-디지털 컨버터이다.

PDC(6)는 프로세서(2)에 결합되어 동기화 클록 신호를 수신하고, 컨버터(4)에 결합되어 컨버터 클록 신호를 수신하며, PDC(6)는 동기화 클록 신호와 컨버터 클록 신호 사이의 상승 에지 또는 하강 에지의 타이밍 비교를 수행하여, 이들 신호 사이의 위상 비교를 수행한다. 즉, PDC(6)는 동기화 클록 신호와 컨버터 클록 신호 사이의 위상차를 검출한다. 또한, PDC(6)는 위상-디지털 컨버터를 포함하며, 여기서 위상-디지털 컨버터는 위상 관계를 결정하기 위해 동기화 클록 신호와 컨버터 클록 신호 사이의 위상차를 측정하도록 구성된다.

DSP(8)는 PDC(6)에 결합되어 위상 관계에 대한 정보, 예컨대 동기화 클록 신호와 컨버터 클록 신호 사이의 위상차를 수신하고, DSP(8)는, 위상 관계에 따라 동기화 클록 신호와 컨버터 클록 신호 사이의 위상차를 적어도 부분적으로 보상하기 위해, 예컨대, 프로세서와 컨버터 사이에서 교환되는 신호 데이터, 예컨대, 원래의 타임 그리드 또는 시간축 상에 있지 않은 상이한 샘플 시간과 연관된 시간 이산 출력 값에 지연을 적용하도록 구성되며, 여기서, 동기화 클록 신호와 컨버터 클록 신호 사이에 미리 결정된 값으로 고정되는 미리 결정된 주파수 관계가 존재한다. 또한, DSP(8)는 동기화 클록 신호와 컨버터 클록 신호 사이의 위상차를 적어도 부분적으로 보상하도록 구성된다.

회로(100)에서, 동기화 클록 신호와 컨버터 클록 신호 사이에 미리 결정된 주파수 관계가 존재하며, 예를 들면 미리 결정된 값으로 고정된다. 미리 결정된 주파수 관계는 필요한 결과 또는 회로의 실행 조건 또는 임의의 다른 기준에 따라 정의된다.

상술한 바와 같이, 프로세서(2)는 신호 데이터를 DSP(8)에 제공하고 동기화 클록 신호를 PDC(6)에 제공한다. PDC(6)는 컨버터(4)로부터 컨버터 클록 신호를 수신하고 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계를 결정한다. 결정된 위상 관계에 대한 정보는 PDC(6)로부터 DSP(8)로 제공된다. 그 다음에, DSP(8)는 위상 관계에 따라 프로세서(2)와 컨버터(4) 사이에서 교환되는 신호 데이터에 지연을 적용한다. 따라서, 컨버터 클록 신호가 동기화 클록 신호에 대해 위상 편이되어 발생하는 출력 타이밍 차이가 컨버터(4)에서 보정된다.

도 2는 PDC(6)의 개략적인 타이밍도이고, 도 3은 PDC(6)의 개략적인 블록도이다. 도 2 및 3에 도시된 바와 같이, 참조 클록 신호(REFCLK/REF_CLK) 및 측정 클록 신호(MEAS_CLK)가 PDC(6)에 제공된다. 그 다음에, PDC(6)는 상승 REF_CLK 에지, 즉 참조 클록 신호의 상승 에지와 상승 MEAS_CLK 에지, 즉 측정 클록 신호의 상승 에지 사이의 지연을 전달한다. 전술한 바와 같이, PDC(6)는 위상차, 즉 신호의 지연을 결정하는데, 즉 PDC(6)의 정확도는 회로의 타이밍 정확도에 직접적으로 영향을 미친다. 따라서, PDC(6)는 정확해야 한다.

도 4는 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계를 나타내는 개략도이다. DSP(8) 또는 도 4에 도시된 바와 같이, DSP(8)에 포함되는 분수 지연 필터링은 컨버터 클록 신호에 의해 결정된 타임 그리드에서의 변환 시간과 연관된 필터링된 데이터 값(신호 샘플)을 제공하도록 구성되며, 이 데이터 값은 동기화 클록 신호와 동기하여 제공되는 하나 이상의 입력 데이터 값, 예컨대 프로세서(2)에 의해 제공된 하나 이상의 신호 샘플에 기초하여, 컨버터 클록 신호에 의해 결정된 시간에 컨버터에 의해 실제로 디지털-아날로그 변환되는데, 이는 동기화 클록 신호에 의해 결정된 시간에 디지털-아날로그 변환되어야 하지만, 동기화 클록 신호와 컨버터 클록 신호 사이의 시간 시프트/위상 시프트로 인해 이는 가능하지 않으며, 그리고/또는 DSP(8) 또는 분수 지연 필터링은 컨버터 클록 신호에 의해 결정된 타임 그리드에서 정의된 하나 이상의 데이터 값에 기초하여 동기화 클록 신호에 의해 결정된 시간축에 정렬된 필터링된 데이터 값, 예컨대 컨버터 클록 신호에 의해 결정된 시간에 컨버터에 의해 실제로 아날로그-디지털 변환된 하나 이상의 신호 샘플을 제공하도록 구성되는데, 이는 동기화 클록 신호에 의해 결정된 시간에 아날로그-디지털 변환되었어야 하지만, 동기화 클록 신호와 컨버터 클록 신호 사이의 시간 시프트/위상 시프트로 인해 이는 가능하지 않다.

또한, PDC(6)는 표준 CMOS 프로세스에 통합될 수 있으며, 따라서 종래기술의 PLL 접근법의 경우와 비교할 때 더 높은 밀도가 허용된다. 또한, 모든 컨버터 클록에 대해 하나의 중앙 클록이 생성되며, 따라서 더 높은 밀도가 허용된다. 다른 이점은, 사용할 수 있는 PDC 측정이 낮은 위상 노이즈(PLL)의 전형적인 정착 시간(settling time)보다 훨씬 더 짧은 시간에 이용가능하다.

도 5는 본 발명의 제2 실시예에 따른 회로(200)의 구현예를 나타내는 개략적인 블록도이다. 도 5에 도시된 바와 같이, 회로(200)는 제1 플립플롭 회로(FF)(10), 신호 선택기, 예컨대 멀티플렉서(12), 제2 플립플롭 회로(FF)(14) 및 발진기(VCSO)(전압 제어된 SAW(surface acoustic wave) 발진기)(16)를 더 포함한다. 또한, DSP(8)는 페로우(Farrow) 구조로 구현되거나 임의의 다른 적절한 구현을 사용할 수 있는 분수 지연 필터를 포함한다.

제1 FF(10)는 프로세서(2)에 결합되어 인에이블 신호(TEST_EN)를 수신하는데, 이 인에이블 신호는, 예컨대 컨버터 클록 신호와 상이한 클록 도메인 상의 테스트 신호이며 신호 데이터의 출력 타이밍을 정렬하기 위해 프로세서로부터 제공되며, 여기서 FF(10)는, 위상 관계가 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 차의 값이 제1 미리 결정된 범위 내에 있다고 나타낼 때, 예컨대 미리 결정된 값보다 더 작다고 나타낼 때, 제1 샘플링 단계에서 인에이블 신호를 샘플링하도록 구성되며, 위상차가 준안정성(metastability)에 이를 잠재적인 위험을 갖는 경우에, 샘플링 인에이블 신호의 위상은 샘플링 시간 인스턴스를 동기 클록 신호의 클록 에지로부터 멀리 이동시키도록 반전되어 샘플링된 신호를 획득한다. 미리 결정된 범위는, 예컨대 요구되는 테스트의 정확도에 기초하여 결정된다.

신호 선택기, 즉, 멀티플렉서(12)는 프로세서(2)에 결합되어 인에이블 신호(TEST_EN)를 수신하고 제1 FF(10)에 결합되어 샘플링된 신호를 수신하며, 멀티플렉서(12)는, 예컨대 위상 관계에 따라, 수신된 신호들 중 하나를 선택하여 선택된 신호(EN_SYNC)를 획득하도록 구성된다. 멀티플렉서(12)는 위상 관계에 대한 정보에 기초하여 입력 신호들 중 하나를 선택한다.

제2 FF(14)는 멀티플렉서(12)에 결합되어 선택된 신호(EN_SYNC)를 수신하고, 제2 FF(14)는, 위상 관계가, 예컨대 제1 미리 결정된 범위와 상이하고 통상적으로 제1 미리 결정된 범위와 중첩되지 않는, 제2 미리 결정된 범위 내에 있을 때, 제2 샘플링 단계에서 인에이블 신호(TEST_EN)를 샘플링하도록 구성되며, 이는, 예를 들어, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 차의 값이 미리 결정된 값보다 더 크다고 나타낼 수 있고, 이 경우, 샘플링된 신호의 에지는 컨버터 클록 신호와 동기화되는데, 즉 신호들의 출력 타이밍이 정렬되어, 클록 신호의 상승 타이밍을 정렬할 필요가 없다.

도 4에서, 위상 차는 상승 에지에 기초하여 결정되는 것으로 도시되어 있지만, 설명되는 바와 같이, 회로(200)는 하강 에지를 선택하는 것도 가능하다. 즉, 회로(200)는, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계에 대한 정보에 따라, 제1 모드와 제2 모드 사이에서 선택하도록 구성되는데, 제1 모드에서, 동기화 클록 신호와 시간 동기하는, 디지털 및 아날로그 사이의 데이터 변환을 트리거링하는 인에이블 신호가 컨버터 클록 신호의 제1 에지 유형의 에지, 예컨대 하강 에지에서 샘플링되어 중간 신호를 획득하고, 중간 신호는 컨버터 클록 신호의 제2 에지 유형의 에지, 예컨대 상승 에지에서 샘플링되어 컨버터 클록 신호와 시간 동기하는 인에이블 신호를 획득하며, 제2 모드에서, 동기화 클록 신호와 시간 동기하는, 디지털 및 아날로그 사이의 데이터 변환을 트리거링하는 인에이블 신호가 컨버터 클록 신호의 제2 에지 유형의 에지에서 샘플링되어 컨버터 클록과 시간 동기하는 인에이블 신호를 획득한다.

VCSO(16)는 컨버터(4)에 결합된다. VCSO(16)의 출력 신호는 컨버터 클록 신호로 사용된다. 회로(200)는, 공통 참조 신호로부터 동기화 클록 신호 및 컨버터 클록 신호를 유도하여, 동기화 클록 신호 및 컨버터 클록 신호의 주파수가 미리 결정된 관계가 되게 하도록 구성된다. 또한, 회로(200)는 VCSO(16)의 출력 신호로부터 컨버터 클록 신호를 유도하도록 구성될 수 있다.

또한, 도 5에 도시된 바와 같이, 선입선출(FIFO) 회로는 DSP(8)에 결합되어 신호 데이터를 수신하고, 추가 지연 회로("지연 N")를 통해 제2 FF(14)에 결합되며, 추가 지연 회로는 FF(14)의 출력 신호를 프로그램가능한 목표 클록 신호 사이클 수만큼 지연시키는데 사용된다. 클록 사이클 수는, 충분한 데이터가 FIFO에서 이용가능하고 테스트 대상 장치가 DAC를 통해 데이터를 수신하는 정확한 시점에 FIFO 인에이블 신호(READ_EN)가 정확히 활성화되도록 선택되며, 여기서 FIFO는 샘플링된 인에이블 신호와 연관된 신호 데이터를 컨버터(4)에 제공한다.

또한, 도 5에 도시된 바와 같이, 회로(200)는, 컨버터 클록 신호와 시간 동기하는 인에이블 신호를 획득하기 위해, 동기화 클록 신호와 컨버터 클록 신호 사이의 위상 관계에 대한 정보에 기초하여, 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 인에이블 신호가 컨버터 클록 신호의 상승 에지 또는 하강 에지에서 샘플링되는지 여부를 판정하도록 구성된다.

도 6은 본 발명 개념의 제3 실시예에 따른 테스트 대상 장치를 테스트하기 위한 테스트 장치를 나타내는 개략적인 블록도이다. 도 6에서, 테스트 장치는 제2 실시예에 따른 회로(200)를 포함하지만, 이 테스트 장치는 제1 실시예에 따른 회로(100)를 포함할 수도 있다. 도 6에 도시된 것과 같이, PDC(6)는 위상차에 관한 정보를 DSP(8) 및 선택기(12)에 제공하는 프로세싱 회로를 더 포함한다. 본 발명의 회로에 대한 반복적인 설명을 피하기 위해 자세한 설명은 생략한다.

도 6에 도시된 바와 같이, 테스트 장치에서, 파형의 시작은 신호(TEST_EN)에 의해 결정되는데, 예컨대, 동기화 클록 신호와 동기하여, 테스트 대상 장치로 신호를 제공하고 테스트 대상 장치로부터 수신된 신호를 평가하는 복수의 채널 모듈을 사용하여 테스트 흐름을 시작한다. 따라서, 데이터 인터페이스에서의 타이밍 요건이 비교적 완화된다.

또한, 테스트 장치, 즉, 회로(200)는, 예컨대 프로세서(2)에 의해 제공된 입력 신호 값에 기초하여, 컨버터(4)를 사용하여 획득된 아날로그 신호를 테스트 대상 장치에 제공하여, 예컨대 테스트 대상 장치를 자극하도록 구성되고/되거나 테스트 장치는 지연을 사용하여 컨버터(4)로부터 획득된 디지털화된 테스트 대상 장치 신호에 기초하여 DSP(8)에 의해 제공된 디지털 데이터를 획득하고 디지털 데이터를 평가하여, 예컨대 테스트 대상 장치를 특징지우도록 구성된다.

도 7은 본 발명 개념의 제3 실시예에 따른 디지털 및 아날로그 사이에서 신호를 변환하기 위한 방법의 단계를 나타내는 흐름도이다.

먼저, 동기화 클록 신호 및 컨버터 클록 신호를 수신한다(S10). 즉, 위상 비교기, 즉 도 1 또는 도 2에 도시된 PDC(6)가 프로세서(예컨대, 도 1 또는 도 2의 프로세서(2))로부터 동기화 클록 신호를 수신하고, 컨버터(예컨대 도 1 또는 도 2의 컨버터(4))로부터 컨버터 클록 신호를 수신한다. 동기화 클록은 프로세서(2) 또는 임의의 다른 소스에 의해 제공될 수 있다.

그 다음에, 동기화 클록 신호 및 컨버터 클록 신호 사이의 위상 관계를 결정한다(S12). 그 다음에, 위상 관계에 기초하여 신호 데이터에 지연을 적용한다(S14). 즉, 단계(S12)에서 동기화 클록 신호와 컨버터 클록 신호 사이에 결정된 위상 관계에 기초하여 프로세서와 컨버터 사이에 교환되는 신호 데이터에 지연을 적용한다. 또한, 동기화 클록 신호와 컨버터 클록 신호 사이에 미리 결정된 주파수 관계가 존재한다.

전술한 단계들에 더하여, 샘플링 에지 모드를 선택하는 것이 가능하다. 즉, 이 방법은 샘플링 에지 모드를 선택하는 단계, 즉, 동기화 클록 신호와 컨버터 클록 신호 사이의 결정된 위상 관계에 따라 제1 모드와 제2 모드 사이를 선택하는 것을 더 포함한다. 제1 모드에서, 동기화 클록과 시간 동기하는 인에이블 신호가 컨버터 클록 신호의 제1 에지 유형의 에지, 예컨대 하강 에지에서 샘플링되어 중간 신호를 획득하고, 중간 신호는 컨버터 클록의 제2 에지 유형, 즉 상승 에지에서 샘플링되어 컨버터 클록과 시간 동기하는 인에이블 신호를 획득한다. 제2 모드에서, 동기화 클록과 시간 동기하는 인에이블 신호가 제2 에지 유형의 에지, 예컨대 상승 에지에서 샘플링되어, 컨버터 클록과 시간 동기하는 인에이블 신호를 획득한다. 그 다음에, 샘플링된 인에이블 신호와 연관된 신호 데이터가 컨버터, 예컨대 도 1 또는 도 2의 컨버터(4)에 제공된다.

일부 양태가 장치의 맥락에서 설명되었지만, 이들 양태는 대응하는 방법의 설명도 나타내며, 블록 또는 장치는 방법 단계 또는 방법 단계의 특징에 대응한다. 유사하게, 방법 단계의 맥락에서 설명한 양태도 대응하는 장치의 대응하는 블록이나 아이템 또는 특징의 설명을 나타낸다. 방법 단계 중 일부 또는 전부는, 예를 들어 마이크로프로세서, 프로그램 가능한 컴퓨터 또는 전자 회로와 같은 하드웨어 장치에 의해(또는 이를 사용하여) 실행될 수 있다. 일부 실시예에서, 가장 중요한 방법 단계들 중 하나 이상은 그러한 장치에 의해 실행될 수 있다.

본 발명의 데이터 스트림은 디지털 저장 매체에 저장될 수 있거나 또는 무선 전송 매체 또는 인터넷과 같은 유선 전송 매체와 같은 전송 매체를 통해 전송될 수 있다.

소정의 구현 요건에 따라, 본 출원의 실시예는 하드웨어 또는 소프트웨어로 구현될 수 있다. 구현은, 제각기의 방법이 수행되도록 프로그램 가능한 컴퓨터 시스템과 협력하는(또는 협력할 수 있는, 전자기적으로 판독가능한 제어 신호가 저장되어 있는 디지털 저장 매체, 예를 들어, 플로피 디스크, DVD, 블루레이, CD, ROM, PROM, EPROM, EEPROM 또는 FLASH 메모리를 사용하여 수행될 수 있다. 따라서, 디지털 저장 매체는 컴퓨터 판독가능할 수 있다.

본 발명에 따른 일부 실시예는, 프로그램 가능한 컴퓨터 시스템과 협력하여 본 명세서에 기술된 방법들 중 하나가 수행되게 할 수 있는 전자기적으로 판독가능한 제어 신호를 갖는 데이터 캐리어를 포함한다.

일반적으로, 본 출원의 실시예는 프로그램 코드를 가진 컴퓨터 프로그램 제품으로 구현될 수 있는데, 프로그램 코드는 컴퓨터 프로그램 제품이 컴퓨터에서 실행될 경우에 방법들 중 하나를 수행하도록 동작한다. 프로그램 코드는, 예를 들어 머신 판독가능 캐리어 상에 저장될 수 있다.

다른 실시예들은 머신 판독가능 캐리어에 저장된, 본 명세서에 기술된 방법들 중 하나를 수행하는 컴퓨터 프로그램을 포함한다.

즉, 본 발명의 방법의 실시예는, 컴퓨터 프로그램이 컴퓨터에서 실행될 때, 본 명세서에 기술된 방법들 중 하나를 수행하는 프로그램 코드를 갖는 컴퓨터 프로그램이다.

따라서, 본 발명의 방법의 다른 실시예는, 본 명세서에 기술된 방법들 중 하나를 수행하는 컴퓨터 프로그램이 저장되어 있는 데이터 캐리어(또는 디지털 저장 매체 또는 컴퓨터 판독가능 매체)이다. 데이터 캐리어, 디지털 저장 매체 또는 저장 매체는 통상적으로 유형 및/또는 비일시적이다.

따라서, 본 발명의 방법의 다른 실시예는, 본 명세서에 기술된 방법들 중 하나를 수행하는 컴퓨터 프로그램을 나타내는 데이터 스트림 또는 신호 시퀀스이다. 데이터 스트림 또는 신호 시퀀스는, 데이터 통신 연결, 예컨대 인터넷을 통해 전송되도록 구성될 수 있다.

다른 실시예는 처리 수단, 예컨대 본 명세서에 기술된 방법들 중 하나를 수행하도록 구성되거나 또는 적응된 컴퓨터 또는 프로그램 가능한 로직 장치를 포함한다.

다른 실시예는 본 명세서에 기술된 방법들 중 하나를 수행하는 컴퓨터 프로그램이 설치된 컴퓨터를 포함한다.

본 발명에 따른 다른 실시예는 본 명세서에 기술된 방법들 중 하나를 수행하는 컴퓨터 프로그램을 수신기로 (예컨대, 전기적으로 또는 광학적으로)전송하도록 구성된 장치 또는 시스템을 포함한다. 수신기는, 예를 들어, 컴퓨터, 모바일 장치, 메모리 장치 등일 수 있다. 장치 또는 시스템은, 예를 들어, 컴퓨터 프로그램을 수신기로 전송하는 파일 서버를 포함할 수 있다.

일부 실시예에서, 본 명세서에 기술된 방법의 기능 중 일부 또는 전부를 수행하기 위해 프로그램 가능한 로직 장치(예컨대, 필드 프로그래머블 게이트 어레이)가 사용될 수 있다. 일부 실시예에서, 필드 프로그래머블 게이트 어레이는 본 명세서에 기술된 방법들 중 하나를 수행하기 위해 마이크로프로세서와 협력할 수 있다. 일반적으로, 이들 방법은 임의의 하드웨어 장치에 의해 수행된다.

본 명세서에 기술된 장치는 하드웨어 장치, 컴퓨터, 또는 하드웨어 장치와 컴퓨터의 조합을 사용하여 구현될 수 있다.

본 명세서에 기술된 장치, 또는 본 명세서에 기술된 장치의 임의의 컴포넌트는 적어도 부분적으로 하드웨어 및/또는 소프트웨어로 구현될 수 있다.

전술한 실시예는 단지 본 발명의 원리를 예시한다. 본 명세서에서 구성 및 세부사항의 수정 및 변형은 당업자에게 자명할 것임을 이해할 수 있을 것이다. 따라서, 본 명세서에서 실시예의 기술 및 설명을 통해 제시한 특정 세부사항에 의해서가 아니라 특허청구범위에 의해서만 제한하고자 한다.

Claims

디지털 및 아날로그 사이에서 신호를 변환하기 위한 회로로서,
동기화 클록 신호를 제공하거나 또는 사용하도록 구성된 프로세서와,
컨버터 클록 신호를 사용하여 디지털 및 아날로그 사이에서 데이터를 변환하도록 구성된 컨버터와,
상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이의 위상 관계를 결정하도록 구성된 위상 비교기와,
상기 위상 비교기에 결합되어 상기 위상 관계에 대한 정보를 수신하는 디지털 신호 처리기 - 상기 디지털 신호 처리기는 상기 위상 관계에 따라 상기 프로세서와 상기 컨버터 사이에서 교환된 신호 데이터에 지연을 적용하도록 구성됨 - 를 포함하되,
상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이에 미리 결정된 주파수 관계가 존재하는,
회로.
제1항에 있어서,
상기 회로는, 상기 컨버터 클록 신호와 시간 동기하는 인에이블 신호를 획득하기 위해, 상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이의 상기 위상 관계에 대한 정보에 기초하여, 상기 동기화 클록 신호와 시간 동기하는, 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 인에이블 신호가 상기 컨버터 클록 신호의 상승 에지 또는 하강 에지에서 샘플링되는지 여부를 판정하도록 구성되는,
회로.
제2항에 있어서,
상기 회로는, 상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이의 상기 위상 관계에 대한 정보에 따라,
상기 동기화 클록 신호와 시간 동기하는, 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 상기 인에이블 신호가 상기 컨버터 클록 신호의 제1 에지 유형의 에지에서 샘플링되어 중간 신호를 획득하고, 상기 중간 신호가 상기 컨버터 클록 신호의 제2 에지 유형의 에지에서 샘플링되어 상기 컨버터 클록 신호와 시간 동기하는 상기 인에이블 신호를 획득하는 제1 모드와,
상기 동기화 클록 신호와 시간 동기하는, 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 상기 인에이블 신호가 상기 컨버터 클록 신호의 상기 제2 에지 유형의 에지에서 샘플링되어, 상기 컨버터 클록 신호와 시간 동기하는 상기 인에이블 신호를 획득하는 제2 모드 사이에서 선택하도록 구성되는,
회로.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 프로세서에 결합되어 인에이블 신호를 수신하는 제1 플립플롭 회로 - 상기 위상 관계가 상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이의 위상차의 값이 제1 미리 결정된 범위 내에 있다고 나타내는 경우, 상기 제1 플립플롭 회로는 제1 샘플링 단계에서 상기 인에이블 신호를 샘플링하여 샘플링된 신호를 획득하도록 구성됨 - 와,
상기 프로세서에 결합되어 상기 인에이블 신호를 수신하고 상기 제1 플립플롭 회로에 결합되어 상기 샘플링된 신호를 수신하는 신호 선택기 - 상기 신호 선택기는 상기 수신된 신호 중 하나를 선택하여 선택된 신호를 획득함 - 와,
상기 신호 선택기에 결합되어 상기 선택된 신호를 수신하는 제2 플립플롭 회로 - 상기 제2 플립플롭 회로는, 상기 위상 관계가 제2 미리 결정된 범위 내에 있는 경우, 제2 샘플링 단계에서 상기 인에이블 신호를 샘플링하도록 구성됨 - 와,
상기 디지털 신호 처리기에 결합되어 상기 신호 데이터를 수신하고, 지연 회로를 통해 상기 제2 플립플롭 회로에 결합되어 상기 제2 플립플롭 회로의 출력 신호의 지연된 버전을 수신하는 선입선출 회로 - 상기 선입선출 회로는 상기 샘플링된 인에이블 신호와 연관된 신호 데이터를 상기 컨버터에 제공함 - 를 포함하는,
회로.
제4항에 있어서,
상기 선택기는 멀티플렉서를 포함하고, 상기 멀티플렉서는 상기 위상 관계에 대한 정보에 기초하여 입력 신호들 중 하나를 선택하는,
회로.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 위상 비교기는 위상-디지털 컨버터를 포함하고, 상기 위상-디지털 컨버터는 상기 위상 관계를 결정하기 위해 상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이의 위상차를 측정하도록 구성되는,
회로.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 디지털 신호 처리기는, 상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이의 위상차를 상쇄(counteract) 및/또는 적어도 부분적으로 보상하도록 구성되는,
회로.
제7항에 있어서,
상기 디지털 신호 처리기는, 상기 동기화 클록 신호와 동기하여 제공되는 하나 이상의 입력 데이터 값에 기초하여 상기 컨버터 클록 신호에 의해 결정된 타임 그리드 내의 변환 시간과 연관된 필터링된 데이터 값을 제공하도록 구성되고, 및/또는
상기 디지털 신호 처리기는, 상기 컨버터 클록 신호에 의해 결정된 타임 그리드에서 정의된 하나 이상의 데이터 값에 기초하여 상기 동기화 클록 신호에 의해 결정된 시간축에 정렬된 필터링된 데이터 값을 제공하도록 구성되는,
회로.
제7항 또는 제8항에 있어서,
상기 디지털 신호 처리기는 유한 임펄스 응답(FIR) 필터를 사용하는,
회로.
제7항 또는 제8항에 있어서,
상기 디지털 신호 처리기는 패로우(Farrow) 구조를 사용하는,
회로.
제1항 내지 제10항 중 어느 한 항에 있어서,
상기 회로는 발진기를 포함하고, 상기 발진기의 출력 신호는 상기 컨버터 클록 신호로서 사용되거나, 또는 상기 회로는 상기 발진기의 출력 신호로부터 상기 컨버터 클록 신호를 유도하도록 구성되는,
회로.
제1항 내지 제11항 중 어느 한 항에 있어서,
상기 회로는, 공통 참조 신호로부터 상기 동기화 클록 신호 및 상기 컨버터 클록 신호를 유도하여, 상기 동기화 클록 신호 및 상기 컨버터 클록 신호의 주파수가 미리 결정된 관계가 되게 하도록 구성되는,
회로.
제1항 내지 제12항 중 어느 한 항에 따른 회로로서,
상기 컨버터는 디지털-아날로그(digital-to-analog) 컨버터인,
회로.
제1항 내지 제12항 중 어느 한 항에 따른 회로로서,
상기 컨버터는 아날로그-디지털(analog-to-digital) 컨버터인,
회로.
테스트 대상 장치(device under test)를 테스트하기 위한 테스트 장치로서,
제1항 내지 제14항 중 어느 한 항에 따른 회로를 포함하는,
테스트 장치.
제15항에 있어서,
상기 테스트 장치는 상기 동기화 클록 신호와 동기하여 테스트 흐름(test flow)을 수행하도록 구성되는,
테스트 장치.
제16항에 있어서,
상기 장치는 입력 신호 값에 기초하여 상기 컨버터를 사용하여 획득한 아날로그 신호를 상기 테스트 대상 장치에 제공하도록 구성되고,
상기 장치는 상기 지연을 사용하여 상기 컨버터로부터 획득된 디지털화된 테스트 대상 장치 신호에 기초하여 상기 디지털 신호 처리기에 의해 제공된 디지털 데이터를 획득하고, 상기 디지털 데이터를 평가하도록 구성되는,
테스트 장치.
디지털 및 아날로그 사이에서 신호를 변환하기 위한 방법으로서,
프로세서로부터 제공되거나 또는 프로세서에 의해 사용된 동기화된 클록 신호 및 컨버터에 의해 사용된 컨버터 클록 신호를 수신하는 단계와,
상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이의 위상 관계를 결정하는 단계와,
상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이의 상기 위상 관계에 기초하여 상기 프로세서와 상기 컨버터 사이에 교환되는 신호 데이터에 지연을 적용하는 단계를 포함하되,
상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이에 미리 결정된 주파수 관계가 존재하는,
방법.
제18항에 있어서,
상기 방법은,
상기 동기화 클록 신호와 상기 컨버터 클록 신호 사이의 위상 관계에 따라,
상기 동기화 클록 신호와 시간 동기하는, 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 인에이블 신호가 상기 컨버터 클록 신호의 제1 에지 유형의 에지에서 샘플링되어 중간 신호를 획득하고, 상기 중간 신호가 상기 컨버터 클록 신호의 제2 에지 유형의 에지에서 샘플링되어 상기 컨버터 클록 신호와 시간 동기하는 상기 인에이블 신호를 획득하는 제1 모드와,
상기 동기화 클록 신호와 시간 동기하는 디지털 및 아날로그 사이의 데이터의 변환을 트리거링하는 상기 인에이블 신호가 상기 컨버터 클록 신호의 상기 제2 에지 유형의 에지에서 샘플링되어, 상기 컨버터 클록 신호와 시간 동기하는 상기 인에이블 신호를 획득하는 제2 모드 사이에서 선택하는 단계와,
상기 샘플링된 인에이블 신호와 연관된 신호 데이터를 상기 컨버터에 제공하는 단계를 포함하는,
방법.
컴퓨터 프로그램으로서,
상기 컴퓨터 프로그램은 컴퓨터 또는 마이크로 컨트롤러에서 실행될 경우에, 제18항 또는 제19항에 따른 방법을 수행하는,
컴퓨터 프로그램.