JP5749372B2 - アナログディザリングを用いる時間／デジタル変換 - Google Patents

Description

本発明は、一般に、時間／デジタル変換のための装置および方法に関し、より具体的には、時間／デジタル変換器のためのディザリング技術に関する。

このセクションで述べられる手法は、追求することが可能ではあったが、必ずしも以前に考えられた、または追求されたことのある手法ではない。したがって、本明細書で別段示されない限り、本セクションで述べられる手法は、本出願の特許請求の範囲に対する先行技術ではなく、本セクションに含めることによって先行技術であると認められるものでもない。

時間／デジタル変換器（ＴＤＣ：Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｏｒ）は、２つの事象の間の時間間隔、すなわち開始事象と停止事象との間の時間を測定し、それをデジタル（バイナリコード）に変換するために、一般に使用される電子装置である。

ＴＤＣは、回路設計業界ではますます普及しており、今日では、様々な信号処理システムを設計するためにますます多くの用途で使用されている。たとえば、ＴＤＣは、周波数シンセサイザなどで使用される、オールデジタルフェーズロックループ（ＡＤＰＬＬ：Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）において、位相検出器として働くことができる。他の用途は、ＴＤＣベースのアナログ／デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｏｒ）を含む。

時間／デジタル変換が、まず時間間隔を電圧に変換し、次いでこの電圧を従来のＡＤＣによってデジタル化することによって行われるという従来の手法に基づいて、元来のアナログで実現されるものに比べて、完全なデジタルによる解決手法は、はるかにロバストである。

たとえば、カウンタベースのＴＤＣのような、完全なデジタルによる解決手法の動作の原理は、時間間隔を量子化するための最善の解決策はその間隔中に収まる基準クロックのサイクルをカウントすることである、という考えに依拠する。しかし、測定すべき間隔は、基準クロック信号に対して完全に非同期である開始信号と停止信号とによって規定される。これは、時間間隔の開始時と終了時に測定誤差を生じさせる。測定精度は、クロック周波数をより高くすることによって、高めることができる。しかし、クロック周波数を高くすると、そのクロック信号を発生させて処理するために、電力消費が増加することになる。

したがって、上記のカウンタベースのＴＤＣに対する代替えとして、デジタルディレイライン（ｄｅｌａｙ−ｌｉｎｅ）を使用する。そのようなデジタルディレイラインベースのＴＤＣでは、開始信号は、直列に接続されるロジックゲートなど、カスケードされた遅延素子の連なりを含むディレイライン中に送られる。したがって、開始信号は、ディレイラインに沿って遅延し、それぞれの遅延素子は、開始信号の遅延バージョンを発生させる。停止信号の到着時に、開始信号の遅延バージョンが並行してサンプルされる。次いで、温度計コード／バイナリコードエンコーダが、サンプルの群によって規定される温度計コードからバイナリコードの、ＴＤＣ出力値を発生させる。ラッチまたはフリップフロップのどちらかをサンプリング素子として使用することができる。したがって、その解決手法は、連なっている遅延素子の遅延に依存する。

そのようなＴＤＣからの全ノイズは、その限定的な解決手法から生じる量子化ノイズと、そのロジックゲートが遷移する毎に加えられるアナログジッタとの和である。

いくつかの用途では、量子化ノイズ電力が高周波に向かって除去されるように、ノイズシェーピング（ｎｏｉｓｅ ｓｈａｐｉｎｇ）技術を使用することが可能である。これは、デジタルＰＬＬの場合、特に適している。この場合、ノイズ動作は、理想的にはアナログジッタ源のみに限定される。

しかし、ある量子化ノイズは、ノイズシェーピングが不完全であるために、なお低周波において現れる恐れがある。

図１のスペクトル図で示されるように（図１はＰＬＬのオフセット周波数ｆの関数として、ＶＣＯの出力における出力パワーＬ（ｆ）を例示する）、これは、デジタルＰＬＬ中で使用されるとき、出力スペクトル上の突出部１１をもたらすことになる恐れがある。

そのような問題を回避し、ノイズシェーピング性能を最適化するために、ディザリング技術を使用することができる。

取りうる解決策は、ＴＤＣエンコーダの出力においてデジタルノイズを加えることである。このノイズは、疑似乱数発生器によって発生することができる。しかし、この解決策の予想される欠点は、加えられたノイズが、ＴＤＣの固有のアナログ性能より著しく強くなる恐れがあることである。

本発明は、ディザリングを用いて時間／デジタル変換を行うための代替えの解決策を提供することを目的とする。

基本的に、提案する解決策は、あらゆるディレイラインベースの時間／デジタル変換メカニズムは、時間差を、開始信号が停止信号の生じるまでそれを通って伝搬するロジックゲートに起因する伝搬遅延の数として表現することに存する、という所見に基づくものである。しばしば、ＴＤＣは、その伝搬遅延が供給電圧に対して依存性を示すロジックゲートから構築される。これは、少なくとも標準ロジックゲートが使用されるときの場合である。したがって、供給電圧を変調することは、同時に変換ゲインを変調し、かつ、ディザリングを変換メカニズム中に導入することになる。

したがって、本発明の第１の態様は、第１の信号のアクティブエッジと第２の信号のアクティブエッジとの間の時間間隔をバイナリコードに変換するための、アナログディザリングを用いて時間／デジタル変換装置に関するものであり、
Ｑ個のカスケードされた遅延素子の配列であって、それぞれが、供給電圧に対して依存性を示す伝搬遅延を有し、前記配列は、入力において第１の信号を受け取る、Ｑ個のカスケードされた遅延素子の配列と、
第２の信号のアクティブエッジに応答して、Ｑ個の遅延素子の個別の出力をサンプリングすることによってＱ個のサンプル値を発生させるように適合されたＱ個のサンプリング要素の群と、
Ｑ個のサンプリング値からバイナリコードを発生されるように適合されたエンコーダと、
を有する時間／デジタル変換器（ＴＤＣ）と、
デジタルドメイン中でディザリング信号を発生させるように適合されたデジタルのディザリング信号発生器と、
ディザリング信号について、ＴＤＣの遅延素子の供給電圧を発生させるように適合された供給電圧発生器と、
を有するディザリング装置と、を含む。

本発明の第２の態様は、時間／デジタル変換器（ＴＤＣ）を使用して第１の信号のアクティブエッジと第２の信号のアクティブエッジとの間の時間間隔をバイナリコードに変換するための、アナログディザリングを用いる時間／デジタル変換の方法に関するものであり、時間／デジタル変換器（ＴＤＣ）は、
Ｑ個のカスケードされた遅延素子の配列であって、それぞれが、供給電圧に対して依存性を示す伝搬遅延を有し、前記配列は、入力において第１の信号を受け取る、Ｑ個のカスケードされた遅延素子の配列と、
第２の信号のアクティブエッジに応答して、Ｑ個の遅延素子の個別の出力をサンプリングすることによって、Ｑ個のサンプル値を発生させるように適合されたＱ個のサンプリング要素の群と、
Ｑ個のサンプル値からバイナリコードを発生させるように適合されたエンコーダと、を有し、
前記方法は、
デジタルドメイン中でディザリング信号を発生させるステップと、
ディザリング信号について、ＴＤＣの遅延素子の供給電圧を発生させるステップと、を含む。

上述の第１の信号は、変換すべきタイミング情報を伝える信号（または信号の群）であり、本明細書では開始信号と言う。第２の信号は、第１の信号と第２の信号との遅延差を保持させて、時間／デジタル変換を起動するように適合されたサンプリング信号であり、本明細書では停止信号と言う。

したがって、提案するディザリングは、たとえば、１または複数の周期的な波形、たとえば三角波信号のデジタル値を加算することによって、デジタルドメイン中で構築される供給電圧変調に依拠する。

ディザリングは、デジタル的に発生し制御されるが、アナログドメイン中で、すなわち、それらの供給電圧の変調の結果として生じる遅延素子の伝搬遅延の変動を通じて追加される。したがって、それは新しい量子化およびエイリアシングのノイズを導入しないが、デジタルドメイン中で追加されるディザリングは、新しい量子化およびエイリアシングのノイズを導入することになる。

本発明の第３の態様は、フェーズロックループ（ＰＬＬ）ベースの周波数シンセサイザに関するものであり、このフェーズロックループ（ＰＬＬ）ベースの周波数シンセサイザは、第１の態様によるアナログディザリングを用いる時間／デジタル変換装置を含む位相／周波数検出器（ＰＦＤ：Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）を有する。

過剰な量子化ノイズが存在する場合、ＰＬＬのオフセット周波数の関数としてＰＬＬのＶＣＯの出力で、出力パワーを例示するスペクトル図である。 ＴＤＣの概略ブロック図である。 図２のＴＤＣの開始信号の遅延バージョンの群を示すタイミング図である。 提案する実施形態による時間／デジタル変換装置の概略ブロック図である。 図４の装置によって発生する変調したＴＤＣ電源のタイミング図である。 提案する実施形態による時間／デジタル変換方法のステップを例示するフローチャートである。 図４の時間／デジタル変換装置を使用する、ＰＬＬベースの周波数シンセサイザの概略ブロック図である。

本発明の実施形態は、添付の図面の図において、例として示され、これに限定されるものではない。添付の図面の図においては、同様の参照番号は、同様の要素を示す。

以下の記述および図面では、開始信号および停止信号のアクティブエッジは、立ち上がりエッジであり、したがって信号は、ＨＩＧＨロジック状態で活動状態であり、ＬＯＷロジック状態では非活動状態であると仮定することにする。

図２を参照すると、本発明の実施例を適用可能な時間／デジタル変換器（ＴＤＣ）２０の一例の概略回路図が示されている。図示されているＴＤＣは、タップドディレイライン構造２１に基づき、そこで開始信号が送られる。開始信号は、変換すべき時間情報を伝える信号である。

タップドディレイライン２１は、Ｑ個の遅延素子またはセルを含み、それぞれが基本遅延時間τを導入する。たとえば、この遅延素子は、直列でカスケードされるロジックゲートＧ_１〜Ｇ_Ｑである。ロジックゲートＧ_１〜Ｇ_Ｑは、この用途に適した任意のタイプのもの、たとえば、適宜、配置されるパスゲート、インバータ、バッファ、ＮＡＮＤゲート、またはＮＯＲゲートとすることができる。

いくつかのＴＤＣシステムはディレイラインに基づくものではないが、本明細書に述べられる新機軸の原理は、Ｑ個の遅延素子の配列部を含み、それぞれが基本遅延時間τを導入するという範囲において、それらのＴＤＣシステムに適用可能であることを理解されたい。

ディレイラインを通じて伝搬するとき、開始信号は遅延する。より正確には、Ｑ個までの開始信号の遅延バージョンを発生させることができる。ＴＤＣは、Ｑ個のサンプリング要素Ｓ_１〜Ｓ_Ｑをさらに含み、それらは、遅延素子Ｇ_１〜Ｇ_Ｑの出力に個別に接続される。示される実施例では、サンプリング要素Ｓ_１〜Ｓ_Ｑは、フリップフロップ、たとえばＤ−フリップフロップである。しかし、この具体的な用途に適した任意の他の装置、たとえばＤ−ラッチなどのラッチのようなサンプリング要素として使用することができることを理解されたい。

サンプリング要素Ｓ_１〜Ｓ_Ｑは、停止信号の立ち上がりエッジ時に、ディレイラインの状態をサンプリングするように適合される。別の言い方をすれば、サンプリングプロセスは、停止信号が生じた時点で、ディレイラインの遅延素子の状態ＨＩＧＨまたはＬＯＷを保持させる。停止信号は、開始信号と停止信号との遅延値を保持させて、時間／デジタル変換を起動するように適合されたサンプリング信号として使用される。

いくつかの用途では、停止信号のアクティブエッジは、多数のフリップフロップを駆動し、十分に駆動能力をもたらすために、バッファツリー（ｂｕｆｆｅｒ−ｔｒｅｅ、図示せず）が使用されうる。

停止信号のアクティブエッジが生じたとき、開始信号は、遅延素子のラインを通って伝搬しており、一定の数ｋ個の遅延素子の分だけ遅延している（ただしｋ≦Ｑである）。ディレイラインの状態は、停止信号のアクティブエッジの到着時にサンプリングされる。その結果フリップフロップＳ_１〜Ｓ_Ｑの出力は、停止信号でサンプリングされる。停止信号は、すべてのフリップフロップ出力をラッチする。

図３のタイミング図に示されるように、開始信号のアクティブエッジと停止信号のアクティブエッジとの間の時間間隔ΔＴは、ＨＩＧＨ値中でサンプリングされたフリップフロップの数ｋに比例する。

これは、温度計コードを与える。というのは、開始信号が既に通過したすべての遅延素子が、対応するサンプリング要素の出力においてＨＩＧＨ値を与え、これに対して、開始信号がまだ通過していないすべての遅延素子が、ＬＯＷ値を与えるからである。この温度計コード中でＨＩＧＨからＬＯＷに遷移する位置は、開始信号と停止信号との間に渡る時間間隔ΔＴの間に、開始信号がどこまで遠くに伝搬することができたのかを示す。したがって、この遷移は、時間間隔ΔＴのための測定単位になる。別の言い方をすれば、時間間隔ΔＴの測定は、停止信号の到着時にＨＩＧＨ出力を有するサンプリング要素すべての数に関連付けられる。

ＴＤＣは、最終的に、入力においてサンプリング要素Ｓ_１〜Ｓ_ＱのＱ個の出力を受け取り、出力から、所与の数Ｐ個のビットによるバイナリコードＴＤＣ＿ｏｕｔｐｕｔをもたらす温度計コード／バイナリコード変換器２２を含む。このバイナリコードは、開始信号と停止信号との間の時間間隔ΔＴを表すＴＤＣ出力値である。

通常、ＴＤＣは、遅延素子、たとえばロジックゲートＧ_１〜Ｇ_Ｑから構築され、その伝搬遅延は、それらの供給電圧ＶＤＤに対して実質的な依存性を示し、提案する解決策の実施形態は、ディザリング信号によって当該供給電圧を変調するという考えに依拠する。任意のディレイラインベースのＴＤＣの動作の原理が、開始信号と停止信号との間の時間差を、ゲートによって導入される伝搬遅延の数として表現することに在ると仮定すれば、それらの供給電圧を変調すると、それらの変換ゲインを変調することになる。よって、アナログディザリング信号は、時間／デジタル変換メカニズム中に効率的な方法で導入される。

供給電圧変調は、デジタルドメイン中で、たとえば１または複数の周期的な波形、たとえば三角波信号のデジタル値を加算することによって行われる。

図４の回路図を参照すると、提案する実施形態による時間／デジタル変換装置は、図２とともに上述した標準ＴＤＣ２０と、ディザリング装置３０とを含みうる。

ディザリング装置３０は、たとえば、三角波信号ＴＳ１およびＴＳ２をそれぞれ発生させるように適合された、少なくとも２つのデジタル発生器４１および４２を備えるディザリング信号発生器４０を含む。三角波信号は、本実施形態の目的のためには、周期的な波形の適当な実施例である。というのは、それらは、デジタルドメイン中で発生させるのが容易であるからである。それらは、デジタル値を格納したルックアップテーブルから発生させることができる。しかし、三角波信号の代わりに、またはそれに加えて、任意の他の周期的な波形を使用しうることを理解されたい。

いくつかの実施形態では、周期的な波形ＴＳ１およびＴＳ２の振幅および基本周波数は、プログラム可能とすることができる。

図４に示すディザリング信号発生器４０は、デジタル加算回路または加算器４３をさらに含み、デジタル加算回路または加算器４３は、信号ＴＳ１およびＴＳ２の個別のデジタル値を加算して、これらの加算から得られたデジタルのディザリング信号ＤＳを出力するように適合される。

信号ＴＳ１およびＴＳ２のような周期的な波形をより多くそれぞれ発生させるために、発生器４１および４２のような発生器をより多く使用することができ、それら信号は、その目的のために、追加の入力を有する加算器４３中で加算されることは、当業者であれば、理解されるであろう。また、他のタイプの周期的な信号発生器、たとえば正弦波信号発生器、方形波信号発生器などを使用しうることもまた、理解されるであろう。

ディザリング信号ＤＳは、たとえば、限定されたレンジのデジタル／アナログ変換器（ＤＡＣ）４４を含むＴＤＣ供給電圧発生器５０に入力され、デジタル／アナログ変換器（ＤＡＣ）４４の後には低域通過フィルタ（ＬＰＦ）４５および電力段または電力増幅器（ＰＡ：Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）４６が続く。発生器５０は、インピーダンスを十分に低くして、供給電圧ＴＤＣ＿ｓｕｐｐｌｙを発生するように適合される。いくつかの実施形態では、ＬＰＦ４５は、プログラム可能となっていてもよい。

ＴＤＣ＿ｓｕｐｐｌｙ電圧は、低域通過フィルタでフィルタリングされ、アナログの変換されたディザリング信号ＤＳに対して、供給電圧ＶＤＤから電力増幅器４６によって発生する。それは、（通常の）供給電圧ＶＤＤの代わりに、ＴＤＣ２０のための供給電圧として使用される。したがって、それは、遅延素子Ｇ_１〜Ｇ_Ｑによって導入される遅延の変調を生じさせるＴＤＣ供給電圧変調を通じて、ディザリングを時間／デジタル変換メカニズム中に供給する。別の言い方をすれば、提案するディザリング技術は、時間／デジタル変換ゲインを変化させることによってノイズを導入する。

このディザリング技術によって追加されるノイズ電力は、制限される制御可能な周波数範囲および電力を有しうる。これは、たとえば、加算器４３中に加えられる信号ＴＳ１およびＴＳ２のような周期的な波形の数、周波数、および／または振幅を制御することによって、達成されうる。別の言い方をすれば、シェーピングすることができ、それによって、ＴＤＣ性能の劣化を避けることのできる電力周波数スペクトルを有するディザリングが追加される。

提案する実施形態に係るディザリングは、デジタル的に制御されるが、アナログドメイン中で、すなわち低域通過フィルタでフィルタリングされることにより、連続波として追加されることを理解されたい。したがって、それは、新しい量子化およびエイリアシングのノイズ源を導入しないが、デジタルドメインで加えられる場合、ディザリングは、ノイズ源を導入することになる。

図５のタイミング図で示されるように、三角波信号ＴＳ１およびＴＳ２にそれぞれ付随する２つのトーンの組み合わせが、より低い周波数でのビートを生成する。ＴＤＣ＿ｓｕｐｐｌｙ電圧の特定の形状は、時間／デジタル変換装置が周波数シンセサイザ中で使用される時、フラクショナルＮ型デルタ／シグマ（ｆｒａｃｔｉｏｎａｌ−Ｎ ｄｅｌｔａ−ｓｉｇｍａ）変調パターンと相関を有さず、したがって不要な相互変調トーンを発生させない。

さらに、装置が周波数シンセサイザ中で使用されるとき、三角波信号の周波数は、ＰＬＬ帯域幅の外部に入るように選択されうる。それによってＰＬＬループフィルタリングから利益を得られる。

他の用途においては、供給電圧変調は、デジタルドメイン中ではその後に除去されうるディザリングを提供する。

図６のフローチャートを参照すると、本方法は、
デジタルドメイン中でディザリング信号ＤＳを発生させるステップ６１と、
ディザリング信号に対して、ＴＤＣのデジタルディレイラインの遅延素子の供給電圧ＴＤＣ＿ｓｕｐｐｌｙを発生させるステップ６２とを含む。

ディザリング信号は、デジタルドメイン中で、２つの周期的な波形ＴＳ１とＴＳ２との和、またはこれらのような信号のより多くの和として発生させることができる。

いくつかの実施形態では、周期的な波形の振幅および／または基本周波数は、プログラム可能である。

たとえば、ディザリング信号は、周期的な波形の個別のデジタル値を加算することによって発生させることができる。

一実施例では、周期的な波形は、三角波信号とすることができる。

ＴＤＣ供給電圧発生器のデジタルディレイラインの遅延素子の供給電圧を発生するステップは、
ディザリング信号をデジタル／アナログ変換するステップと、
アナログに変換したディザリング信号を低域通過フィルタでフィルタリングするステップと、
低域通過フィルタでフィルタリングしたアナログの変換したディザリング信号に対して、ＴＤＣ供給電圧を発生するステップと、を含んでいてもよい。

一実施形態では、アナログに変換したディザリング信号を低域通過フィルタでフィルタリングするステップは、プログラム可能な低域通過フィルタを使用して実行される。

上述した時間／デジタル変換の仕組みは、広範な電子装置において使用することができる。たとえば、それは、たとえばフラクショナルフェーズロックループ（ＰＬＬ）の原理によって動作する周波数シンセサイザにおいて見られるように、位相／周波数検出器（ＰＦＤ）回路中で使用することができる。

周波数シンセサイザは、用途に依存する周波数範囲のいずれをも発生させるように適合された電子システムである。それらは、携帯電話のための送受信器、無線通信基地局、衛星受信機、ＧＰＳシステムおよび様々な他の電子用途を含む、多くの現代の装置において見られる。

図７の回路ブロック図を参照すると、ＰＬＬベースの周波数シンセサイザの基本要素および構成は、次の通りである。

これらの要素は、ＰＦＤ回路７３を含み、それは、２つの入力信号の位相を比較するように適合され、かつ、これらの位相の間の差に比例する誤差信号を生成する。誤差信号は、ＬＰＦ７４中において低域通過フィルタでフィルタリングされて、出力周波数ｆｏｕｔを生成する電圧制御による発振器（ＶＣＯ）７５を駆動するために使用される。出力周波数ｆｏｕｔは、周波数分周器７６を通じてＰＦＤの１つの入力に送られて戻されて、ネガティブフィードバックループを生成する。周波数分周器７６は、出力周波数ｆｏｕｔを所与の数Ｎによって分周するように適合され、それによってＰＦＤの入力において周波数を供給する。もし、周波数ｆｏｕｔ／Ｎが上または下に変位した場合、位相誤差信号は、それぞれ減少、または増加することになり、したがってＶＣＯの出力周波数ｆｏｕｔを反対方向に駆動し、それによって誤差を減少させる。したがって、出力は、Ｎ倍である他の入力における周波数にロックされる。この他の入力は、基準周波数ｆ_ＲＥＦと呼ばれる固定周波数を受け取る。基準周波数ｆ_ＲＥＦは、非常に安定した公称周波数ｆ_０を発生させる水晶発振器７１から、通常、公称周波数ｆ_０をＭによって分周されるように適合された周波数分周器７２を通じて得ることができ、したがって、ｆ_ＲＥＦ＝ｆ_０／Ｍである。

複数の周波数を発生させる周波数シンセサイザの能力は、出力とフィードバック入力との間に配置される周波数分周器７６を制御するデジタル入力、すなわち分周ファクタＮに起因する。分周ファクタＮは、分数とすることもできる。

実施形態によれば、ＰＦＤは、上記に述べられたような、すなわちその供給電圧が図４に示されるような供給電圧発生器５０によって発生する標準ＴＤＣ２０を有する時間／デジタル変換装置を含む。ＴＤＣ２０の供給電圧によって、電圧が当該ＴＤＣの遅延素子に給電され、その伝搬遅延が当該供給電圧に対して依存性を示すことを理解されたい。

一実施形態では、ＴＤＣ２０に入力される開始信号は、基準周波数ｆ_ＲＥＦにおける信号であり、停止信号は、分周された周波数ｆｏｕｔ／ＮにおけるＰＬＬフィードバック信号である。

本開示の別の態様は、前述したように、アナログディザリングを用いて時間／デジタル変換の方法に関し、開始信号のアクティブエッジと停止信号のアクティブエッジとの間の時間間隔を、ディレイラインベースのＴＤＣを使用して、バイナリコードに変換する方法である。

「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、「組み込む（ｉｎｃｏｒｐｏｒａｔｅ）」、「含む（ｃｏｎｔａｉｎ）」、「である（ｉｓ）」および「有する（ｈａｖｅ）」などの表現は、本記述およびその関連する特許請求の範囲を読み取るとき、非排他的なように解釈すべきである、すなわち存在するものと明白にまた規定されていない他のアイテムまたは構成要素を認めるように解釈すべきである。単数としての参照は、また、複数として参照するとして、そしてその逆としても解釈すべきである。

現時点で、本発明の好ましい実施形態と考えられるものを例示し述べてきたが、当業者は、本発明の真の範囲から逸脱せずに、様々な他の変形を行うことができ、同等物に置き換えることができることが理解されるであろう。さらに、具体的な状況を本発明の教示に適合させるために、本明細書に述べられた中心の発明の概念から逸脱せずに、多くの変形を行うことができる。さらにまた、本発明の実施形態は、上記に述べられた特徴をすべて含まなくてもよい。したがって、本発明は、開示した具体的な実施形態に限定すべきでなく、しかも本発明は、添付の特許請求の範囲内に含まれる、すべての実施形態を含むと意図される。

当業者であれば、ロジックブロックの間の境界が単に例示的であり、代替的実施形態は、ロジックブロックまたは回路要素を単に融合させることができる、または様々なロジックブロックまたは回路要素に対して、代替えの機能性分解を課すことができることは、理解できるであろう。たとえば、図４に示されている回路図の実施例において、低域通過フィルタ４５および電力段４６は、別々の機能ブロックとして描かれている。しかし、当業者であれば、単一の増幅器およびインテグレータの段、たとえば、適宜選択されるゲインを有する演算増幅器ベースのインテグレータが、両方の機能を同時に果たしうることが理解できるであろう。

さらに、当業者は、本発明の範囲から逸脱せずに、本記述で開示した様々なパラメータを修正することができ、開示した、および／または請求する様々な実施形態を組み合わすことができ、本発明の範囲は、添付の特許請求の範囲だけによって規定されることを容易に理解されるはずである。

２０ 時間／デジタル変換器（ＴＤＣ）
３０ ディザリング装置
４０ ディザリング信号発生器
４１、４２ デジタル発生器
４３ デジタル加算回路
４４ デジタル／アナログ変換器（ＤＡＣ）
４５ 低域通過フィルタ（ＬＰＦ）
４６ 電力段
５０ 供給電圧発生器
７１ 水晶発振器
７２ 周波数分周器
７３ ＰＦＤ回路
７４ ＬＰＦ
７５ 発振器（ＶＣＯ）
７６ 周波数分周器
Ｇ_１〜Ｇ_Ｑ 遅延素子
Ｓ_１〜Ｓ_Ｑ フリップフロップ

Claims (17)

1. 第１の信号のアクティブエッジと第２の信号のアクティブエッジとの間の時間間隔をバイナリコードに変換するための、アナログディザリングを用いる時間／デジタル変換装置において、
   時間／デジタル変換器（ＴＤＣ）であって、
   Ｑ個のカスケードされた遅延素子の配列であって、それぞれが、前記遅延素子の電源への供給電圧に対して依存性を示す伝搬遅延を有し、前記配列は入力で前記第１の信号を受け取る、Ｑ個のカスケードされた遅延素子の配列と、
   第２の信号の前記アクティブエッジに応答して、前記Ｑ個の遅延素子の個別の出力をサンプリングすることによって、Ｑ個のサンプル値を発生させるように適合されたＱ個のサンプリング要素の群と、
   前記Ｑ個のサンプル値から前記バイナリコードを発生させるように適合されたエンコーダと、を有する、ＴＤＣと、
   ディザリング装置であって、
   デジタルドメイン中でディザリング信号を発生させるように適合されたデジタルのディザリング信号発生器と、
   前記ディザリング信号について、前記ＴＤＣの前記遅延素子の前記供給電圧を発生させるように適合された供給電圧発生器と、を有するディザリング装置と、
   を含むことを特徴とする時間／デジタル変換装置。
2. 前記ディザリング信号発生器は、前記デジタルドメイン中で少なくとも２つの周期的な波形の和として、前記ディザリング信号を発生させるように適合されることを特徴とする請求項１に記載の装置。
3. 前記周期的な波形の振幅または基本周波数は、プログラム可能であることを特徴とする請求項２に記載の装置。
4. 前記ディザリング信号発生器は、
   前記周期的な波形のデジタル値をそれぞれ供給するように適合されたデジタル発生器と、
   前記周期的な波形の個別のデジタル値を加算することによって、前記ディザリング信号を発生させるように適合されたデジタル加算回路と、
   を含むことを特徴とする請求項２または３に記載の装置。
5. 前記周期的な波形は、三角波信号であることを特徴とする請求項２から４のいずれか一項に記載の装置。
6. 前記供給電圧発生器は、
   前記ディザリング信号発生器に結合され、前記ディザリング信号を受け取るためのデジタル／アナログ変換器（ＤＡＣ）と、
   前記ＤＡＣに結合され、前記アナログ変換されたディザリング信号を受け取るための低域通過フィルタと、
   前記低域通過フィルタに結合された電力段であって、前記低域通過フィルタでフィルタリングされアナログ変換されたディザリング信号について、前記供給電圧を発生させるように適合された電力段と、
   を含むことを特徴とする請求項１から５のいずれか一項に記載の装置。
7. 前記低域通過フィルタは、プログラム可能であることを特徴とする請求項６に記載の装置。
8. 時間／デジタル変換器（ＴＤＣ）を使用して第１の信号のアクティブエッジと第２の信号のアクティブエッジとの間の時間間隔をバイナリコードに変換するための、アナログディザリングを用いる時間／デジタル変換の方法において、
   前記ＴＤＣは、
   Ｑ個のカスケードされた遅延素子の配列であって、それぞれが、前記遅延素子の電源への供給電圧に対して依存性を示す伝搬遅延を有し、前記配列は、入力で前記第１の信号を受け取る、Ｑ個のカスケードされた遅延素子の配列と、
   前記第２の信号の前記アクティブエッジに応答して、前記Ｑ個の遅延素子の個別の出力をサンプリングすることによって、Ｑ個のサンプル値を発生させるように適合されたＱ個のサンプリング要素の群と、
   前記Ｑ個のサンプル値から前記バイナリコードを発生させるように適合されたエンコーダと、
   を有し、
   前記方法は、
   デジタルドメイン中でディザリング信号を発生させるステップと、
   前記ディザリング信号について、前記ＴＤＣの前記遅延素子の前記供給電圧を発生させるステップと、
   を含むことを特徴とする方法。
9. 前記ディザリング信号は、前記デジタルドメイン中で少なくとも２つの周期的な波形の和として発生することを特徴とする請求項８に記載の方法。
10. 前記周期的な波形の振幅または基本周波数は、プログラム可能であることを特徴とする請求項９に記載の方法。
11. 前記ディザリング信号は、前記周期的な波形の個別のデジタル値を加算することによって発生することを特徴とする請求項９または１０に記載の方法。
12. 前記周期的な波形は、三角波信号であることを特徴とする請求項９から１１のいずれか一項に記載の方法。
13. 前記ＴＤＣの前記遅延素子の前記供給電圧を発生させるステップは、
    前記ディザリング信号をデジタル／アナログ変換するステップと、
    前記アナログ変換されたディザリング信号を低域通過フィルタでフィルタリングするステップと、
    前記低域通過フィルタでフィルタリングされアナログ変換されたディザリング信号について、前記供給電圧を発生させるステップと、
    を含むことを特徴とする請求項８から１２のいずれか一項に記載の方法。
14. 前記アナログ変換されたディザリング信号を低域通過フィルタでフィルタリングするステップは、プログラム可能な低域通過フィルタを使用して実行されることを特徴とする請求項１３に記載の方法。
15. 請求項１から７のいずれか一項に記載のアナログディザリングを用いる時間／デジタル変換装置を含む位相／周波数検出器回路を有するフェーズロックループベースの周波数シンセサイザ。
16. 前記遅延素子は、その伝搬遅延が前記供給電圧に対して依存性を示すロジックゲートから構築されることを特徴とする請求項１から７のいずれか一項に記載の装置。
17. 前記遅延素子は、その伝搬遅延が前記供給電圧に対して依存性を示すロジックゲートから構築されることを特徴とする請求項８から１４のいずれか一項に記載の方法。

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