TWI565244B

TWI565244B - 電源產生電路、頻率產生電路與頻率控制系統

Info

Publication number: TWI565244B
Application number: TW104108852A
Authority: TW
Inventors: 林柏全
Original assignee: 禾瑞亞科技股份有限公司
Priority date: 2015-03-19
Filing date: 2015-03-19
Publication date: 2017-01-01
Also published as: US9432027B1; CN106160734A; TW201635716A; US20160277032A1

Description

電源產生電路、頻率產生電路與頻率控制系統

本發明係有關一種頻率控制系統，特別是關於一種小面積、低耗電與抗電源雜訊的頻率控制系統。

鎖相迴路（phase-locked loop, PLL）普遍使用於通訊、電腦等電子裝置內，用以偵測頻率、相位，或者用以產生倍頻信號。延遲迴路（delay-locked loop, DLL）類似於鎖相迴路，但使用延遲線（delay line）以取代壓控振盪器，主要用以降低數位電路當中的時脈歪斜（clock skew）。

傳統的鎖相迴路（PLL），其內部的濾波電路需要使用大電容值的電容器，因此會佔用相當大的電路面積。此外，傳統鎖相迴路（PLL）或延遲迴路（DLL）的耗電流極大，因此不適於行動或手持式電子裝置。再者，傳統鎖相迴路（PLL）或延遲迴路（DLL）容易受到電源雜訊的影響，因而降低其輸出精確度。

因此亟需提出一種新穎的頻率控制系統，用以克服傳統系統的缺點，使其更適用於資源較為短缺或容易受到雜訊影響的行動或手持式電子裝置。

鑑於上述，本發明實施例的目的之一在於提出一種頻率控制系統，用以降低電源雜訊的影響、降低電路面積或/且減少功率消耗。

根據本發明實施例，頻率控制系統包含電源產生電路及頻率產生電路。電源產生電路包含上電晶體電路、下電晶體電路及電容器，其中上電晶體電路與下電晶體電路串接且於兩者之間具一節點，電容器電性耦接於節點與地之間，因此於節點產生一穩定電壓。頻率產生電路包含數位至類比轉換器、電流源/汲取電路、壓控振盪器及數位控制器。其中，數位至類比轉換器接收穩定電壓作為電源，並輸出一類比信號；電流源/汲取電路接收類比信號，並輸出一控制電壓；壓控振盪器接收控制電壓，據以產生一頻率信號；且數位控制器接收頻率信號與一參考信號，據以產生一數位信號，以饋至數位至類比轉換器的一輸入端。

第一圖顯示本發明實施例之頻率控制系統100的功能方塊圖。在本實施例中，頻率控制系統100包含電源產生電路11與頻率產生電路12。其中，電源產生電路11產生穩定電壓V _LPF，提供給頻率產生電路12當中部分電路作為電源之用。頻率產生電路12，也可稱為倍頻電路（frequency multiplication circuit），則是用以產生頻率信號F _OUT。

本實施例之電源產生電路11包含串接的上電晶體電路111與下電晶體電路112，電性耦接於原始電源VDD與地之間。上電晶體電路111與下電晶體電路112之間具一節點P。上電晶體電路111與下電晶體電路112形成分壓電路（voltage divider），於節點P得到穩定電壓V _LPF。上電晶體電路111包含至少一電晶體，例如P型金屬氧化物半導體（MOS）電晶體，下電晶體電路112包含至少一電晶體，例如N型金屬氧化物半導體電晶體。電源產生電路11還包含電容器C _LPF，電性耦接於節點P與地之間。

在本實施例中，上電晶體電路111與下電晶體電路112所包含的電晶體為二極體連接形式，或者操作於截止區（cut-off region）或次臨界區（sub-threshold region）。在本說明書中，二極體連接形式係指將電晶體的汲極與閘極連接起來。操作於截止區或次臨界區係指將電晶體的源極與閘極連接起來。第二A圖例示第一圖當中串接的上電晶體電路111與下電晶體電路112的電路圖。在此例子中，上電晶體電路111與下電晶體電路112各包含一電晶體，其為二極體連接形式。第二B圖例示第一圖當中串接的上電晶體電路111與下電晶體電路112的另一電路圖。在此例子中，上電晶體電路111與下電晶體電路112各包含一電晶體，其操作於截止區。第二C圖例示第一圖當中串接的上電晶體電路111與下電晶體電路112的又一電路圖。在此例子中，上電晶體電路111串接有二電晶體，其為二極體連接形式；下電晶體電路112串接有二電晶體，其中一電晶體操作於截止區，另一電晶體為二極體連接形式。

如第三圖所示電源產生電路11的等效電路圖，二極體連接形式或操作於截止區、次臨界區的上電晶體電路111可等效為大電阻值（例如百萬至兆歐姆）的上等效電阻器R _U。同樣地，下電晶體電路112也可等效為大電阻值的下等效電阻器R _D。上等效電阻器R _U與電容器C _LPF構成低通濾波器（LPF），可過濾來自原始電源VDD的雜訊，使得產生的穩定電壓V _LPF具極低雜訊或甚至無雜訊。

一般來說，原始電源VDD的雜訊頻率從高頻至低頻皆有，因此在本實施例中可選擇一較低的截止頻率f _C。根據截止頻率的關係式f _C=1/(2πRC)，上等效電阻器R _U的電阻值R與電容器C _LPF的電容值C必須很大。由於電容器於積體電路當中是一種很耗費電路面積的元件，因此電容值不適於太大。如前所述，本實施例的上等效電阻器R _U具有大電阻值，電容器C _LPF不需太大電容值，即可得到很低的截止頻率f _C。

如前所述，本實施例的上等效電阻器R _U係由電晶體所組成，因此所需電路面積極為微小。反觀一般的電阻器，以0.18um（微米）互補金屬氧化物半導體（CMOS）製程的多晶矽（poly）電阻器為例，要得到25M（百萬）歐姆的電阻器需要100000um ²的電路面積。對於同樣的製程，二極體連接形式或操作於截止區、次臨界區的電晶體的寬度W=0.3um，長度=10um，即可等效形成數十M（百萬）歐姆的電阻值。

參閱第一圖，頻率產生電路12包含第一單位增益緩衝器（unity-gain buffer）121，又稱為電壓隨耦器（voltage follower），其接收電源產生電路11所產生的穩定電壓V _LPF，並輸出提供給數位至類比轉換器（DAC）122作為電源。在本實施例中，第一單位增益緩衝器121包含運算（operational, OP）放大器，其輸出端連接至反相輸入端，而其非反相輸入端則接收穩定電壓V _LPF。運算放大器可使用原始電源VDD作為電源。在另一實施例中，電源產生電路11所產生的穩定電壓V _LPF直接提供給數位至類比轉換器122作為電源，亦即，不使用第一單位增益緩衝器121。

頻率產生電路12還包含電流源/汲取電路（current source/sink circuit）123，其接收數位至類比轉換器（DAC）122所輸出的類比信號A，並輸出控制電壓V _C以控制壓控振盪器（voltage-controlled oscillator, VCO）124。在本實施例中，電流源/汲取電路123包含第二單位增益緩衝器，其結構可同於第一單位增益緩衝器121，因此細節不予贅述。

壓控振盪器124接收電流源/汲取電路123所輸出的控制電壓V _C，據以產生頻率信號F _OUT。第四圖顯示第一圖之壓控振盪器124的電路圖。本實施例的壓控振盪器124包含複數個（例如奇數個）反相器1241經串接而成的環式振盪器（ring oscillator）。每一反相器1241包含串接的P型電晶體與N型電晶體，其再電性耦接於控制電壓V _C與地之間。提高控制電壓V _C可提高頻率信號F _OUT的頻率；相反地，降低控制電壓V _C可降低頻率信號F _OUT的頻率。

頻率產生電路12還包含數位控制器125，其接收回饋的頻率信號F _OUT與參考信號F _IN，例如高頻的F _OUT與低頻的F _IN，據以產生數位信號D，經饋至數位至類比轉換器122的輸入端，可控制數位至類比轉換器122以提高或降低類比信號A（或控制電壓V _C），因而達到控制頻率信號F _OUT的頻率之目的。在一實施例中，參考信號F _IN可由石英晶體振盪器（crystal oscillator，未顯示於圖式）或其他參考頻率產生器來提供。數位控制器125可使用原始電源VDD作為電源。

第五A圖顯示第一圖之數位控制器125的操作流程圖。首先，於步驟51，輸入參考信號F _IN與頻率信號F _OUT。第五B圖例示低頻的參考信號F _IN與高頻的頻率信號F _OUT的時序圖。接著，於步驟52，於參考信號F _IN的一個週期內，計數頻率信號F _OUT的個數是否為預設的N值。如果步驟52的結果為是，則進入步驟53，維持數位信號D（或控制電壓V _C）。如果步驟52的結果為非，則進入步驟54，改變數位信號D以調整控制電壓V _C。例如，如果計數的個數小於預設的N值，則提高數位信號D；如果計數的個數大於預設的N值，則降低數位信號D。

根據上述實施例，電源產生電路11可產生抗電源雜訊的穩定電壓V _LPF，使得頻率產生電路12（特別是數位至類比轉換器122）的操作不會受到電源雜訊的影響。此外，具高電阻值的上電晶體電路111與下電晶體電路112係由電晶體組成，因此其電路面積非常小。反觀傳統的鎖相迴路（PLL），其內部的濾波電路需要使用大電路面積的大電容器。再者，本實施例之頻率控制系統100的各組成方塊的功率消耗很低。以72M（百萬）Hz輸出頻率的0.18um製程為例，每一組成方塊耗費的電流可在10uA（微安培）左右，總耗電流可小於100uA。反觀相同輸出頻率與製程的傳統鎖相迴路（PLL）或延遲迴路（DLL），其耗電流約為1mA（毫安培）。

以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。

100 頻率控制系統 11 電源產生電路 111 上電晶體電路 112 下電晶體電路 12 頻率產生電路 121 第一單位增益緩衝 122 數位至類比轉換器 123 電流源/汲取電路 124 壓控振盪器 1241 反相器 125 數位控制器 51 輸入F _IN與F _OUT52 於F _IN週期內計算F _OUT個數是否為N 53 維持V _C54 調整V _CVDD 原始電源 P 節點 V _LPF穩定電壓 C _LPF電容器 A 類比信號 V _C控制電壓 F _IN參考信號 F _OUT頻率信號 D 數位信號 R _U上等效電阻器 R _D下等效電阻器

第一圖顯示本發明實施例之頻率控制系統的功能方塊圖。第二A圖至第二C圖例示第一圖當中串接的上電晶體電路與下電晶體電路的電路圖。第三圖顯示第一圖之電源產生電路的等效電路圖。第四圖顯示第一圖之壓控振盪器的電路圖。第五A圖顯示第一圖之數位控制器的操作流程圖。第五B圖例示參考信號與頻率信號的時序圖。

100 頻率控制系統 11 電源產生電路 111 上電晶體電路 112 下電晶體電路 12 頻率產生電路 121 第一單位增益緩衝 122 數位至類比轉換器 123 電流源/汲取電路 124 壓控振盪器 125 數位控制器 VDD 原始電源 P 節點 V _LPF穩定電壓 C _LPF電容器 A 類比信號 V _C控制電壓 F _IN參考信號 F _OUT頻率信號 D 數位信號

Claims

一種頻率控制系統，包含：一電源產生電路，包含上電晶體電路、下電晶體電路及電容器，其中該上電晶體電路與該下電晶體電路串接且於兩者之間具一節點，該電容器電性耦接於該節點與地之間，因此於該節點產生一穩定電壓；及一頻率產生電路，包含：一數位至類比轉換器，其接收該穩定電壓作為電源，並輸出一類比信號；一電流源/汲取電路，其接收該類比信號，並輸出一控制電壓；一壓控振盪器，接收該控制電壓，據以產生一頻率信號；及一數位控制器，其接收該頻率信號與一參考信號，據以產生一數位信號，以饋至該數位至類比轉換器的一輸入端；其中該上電晶體電路或該下電晶體電路包含至少一電晶體，其連接操作於截止區。
根據申請專利範圍第1項所述之頻率控制系統，其中該上電晶體電路包含一P型電晶體，其連接操作於截止區，且該下電晶體電路包含一N型電晶體，其連接操作於截止區。
根據申請專利範圍第1項所述之頻率控制系統，其中該上電晶體電路包含二P型電晶體，其為二極體連接形式，且該下電晶體電路包含二N型電晶體，其一為二極體連接形式，另一連接操作於截止區。
根據申請專利範圍第1項所述之頻率控制系統，更包含第一單位增益緩衝器，設於該穩定電壓與該數位至類比轉換器之間，該第一單位增益緩衝器接收該穩定電壓，並輸出提供給該數位至類比轉換器作為電源。
根據申請專利範圍第4項所述之頻率控制系統，其中該第一單位增益緩衝器包含一運算放大器，其輸出端連接至反相輸入端，非反相輸入端則接收該穩定電壓。
根據申請專利範圍第1項所述之頻率控制系統，其中該電流源/汲取電路包含一第二單位增益緩衝器。
根據申請專利範圍第6項所述之頻率控制系統，其中該第二單位增益緩衝器包含一運算放大器，其輸出端連接至反相輸入端，非反相輸入端則接收該類比信號。
根據申請專利範圍第1項所述之頻率控制系統，其中該壓控振盪器包含一環式振盪器。
根據申請專利範圍第8項所述之頻率控制系統，其中該壓控振盪器包含複數個串接的反相器，每一該反相器電性耦接於該控制電壓與地之間。
根據申請專利範圍第9項所述之頻率控制系統，其中該壓控振盪器的反相器的個數為奇數。
根據申請專利範圍第1項所述之頻率控制系統，其中該數位控制器執行以下步驟：輸入該參考信號與該頻率信號；於該參考信號的一個週期內，計數該頻率信號的個數是否為預設的N值；如果計數的個數為預設的N值，則維持該數位信號；及如果計數的個數非為預設的N值，則調整該數位信號。
根據申請專利範圍第11項所述之頻率控制系統，如果計數的個數小於預設的N值，則提高該數位信號；如果計數的個數大於預設的N值，則降低該數位信號。
一種電源產生電路，包含：一上電晶體電路；一下電晶體電路，該上電晶體電路與該下電晶體電路串接且於兩者之間具一節點；及一電容器，電性耦接於該節點與地之間，因此於該節點產生一穩定電壓；其中該上電晶體電路或該下電晶體電路包含至少一電晶體，其連接操作於截止區。
根據申請專利範圍第13項所述之電源產生電路，其中該穩定電壓饋至一數位至類比轉換器，作為其電源。
根據申請專利範圍第13項所述之電源產生電路，其中該上電晶體電路包含一P型電晶體，其連接操作於截止區，且該下電晶體電路包含一N型電晶體，其連接操作於截止區。
根據申請專利範圍第13項所述之電源產生電路，其中該上電晶體電路包含二P型電晶體，其為二極體連接形式，且該下電晶體電路包含二N型電晶體，其一為二極體連接形式，另一連接操作於截止區。