JP2009005288A - クロック生成回路 - Google Patents

Abstract

【課題】 ＣＰＵの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供する。
【解決手段】 制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、所定期間、発振回路が出力するクロック信号のパルス数をカウントしてカウント値を生成するカウンタと、カウント値と、予め設定された周波数に基づいた設定値と、を減算して差分データを生成する減算回路と、差分データに基づいて、制御信号値を補正する制御信号生成補正回路と、制御値信号をアナログ信号に変換して制御信号を生成し、発振回路に出力するデジタル−アナログ変換回路と、を備えることで、上記課題を解決することができる。
【選択図】 図１

Description

本願発明は、予め設定された周波数に応じたクロックを生成するクロック生成回路に関する。

図３に従来のデジタル方式のクロック生成回路１００のブロック図を示す。クロック生成回路１００は、発振回路１２２と、カウンタ１０４と、中央演算処理回路（ＣＰＵ）１３０と、デジタル−アナログ変換回路（ＤＡＣ）１１６と、を含んで構成される。

発振回路１２２は、ＤＡＣ１１６から出力された制御信号に応じて所定の周波数のクロックを生成する。発振回路１２２は、例えば電圧制御発振器（ＶＣＯ）で構成することができ、ＤＡＣ１１６が出力する電圧信号に応じた周波数のクロックを生成する。

カウンタ１０４は、発振回路１２２が出力するクロックのパルス数をカウントする。カウンタ１０４は、図示しない制御回路の制御に応じて、例えば１秒間に入力されるパルス数をカウントし、そのカウント値をＣＰＵ１３０に出力する。

ＣＰＵ１３０は、周波数の設定値を格納するレジスタ１３２を備えて構成され、カウンタ１０４から出力されたカウント値とレジスタ１３２に格納された設定値とに基づいて、発振回路１２２を制御するデジタルの制御信号を出力する。ＣＰＵ１３０は、例えば、カウンタ１０４から出力されたカウント値とレジスタ１３２に格納された設定値との差分を演算し、その差分に応じた制御信号を生成する。また、ＣＰＵ１３０は、所定の制御プログラムに応じて、クロック生成回路１００に接続される周辺回路（図示なし）の動作を制御する。

ＤＡＣ１１６は、ＣＰＵ１３０から出力されたデジタルの制御信号をアナログ信号に変換して、発振回路１２２に出力する。

このように、クロック生成回路１００は、カウンタ１０４によってクロックのパルス数をカウントし、そのカウント値に基づいてＣＰＵ１３０が制御信号を生成するデジタル方式のクロック生成回路である。

図４に従来のアナログ方式のクロック生成回路２００のブロック図を示す。クロック生成回路２００は発振回路２２２と、分周回路２０８と、位相比較回路２０２と、チャージポンプ回路（ＣＰ）２０４と、ローパスフィルタ（ＬＰＦ）２０６と、を含んで構成される。

発振回路２２２は、ＬＰＦ２０６から出力された制御信号に応じて所定の周波数のクロックを生成する。発振回路１２２は、例えば電圧制御発振器（ＶＣＯ）で構成することができ、ＬＰＦ２０６が出力する電圧信号に応じたクロックを生成する。

分周回路２０８は、発振回路２２２から出力されたクロックを分周して、位相比較回路２０２に出力する。位相比較回路２０２は分周回路２０８から出力されたクロックと、基準クロックとを比較し、比較結果を後述するＣＰ２０４に出力する。基準クロックは、例えば、水晶発振子（図示なし）から出力されたクロックを用いる。クロック生成回路２００は、基準クロックの周波数と分周回路２０８の分周の設定に応じたクロックを生成する。

ＣＰ２０４は、位相比較回路２０２の比較結果に応じて、ハイレベル（例えば３．３Ｖ）またはローレベル（たとえば０Ｖ）の電圧信号を選択的に出力する。

ＬＰＦ２０６は、抵抗素子ＲとコンデンサＣとを含んで構成される。抵抗素子Ｒの一方の端子はＣＰ２０４に接続され、他方の端子は発振回路２２２に接続される。コンデンサＣの一方の端子は、発振回路２２２と抵抗素子Ｒとの接続点に接続され、他方の端子は接地される。ＬＰＦ２０６は、ＣＰ２０４が出力するパルス状の信号を平滑化して、発振回路２２２に出力する。

このように、クロック生成回路２００は、位相比較回路２０２の比較結果に基づいて、ＣＰ２０４及びＬＰＦ２０６によって制御信号を生成するアナログ方式のクロック生成回路である。
特開平８−３１６８２６号公報 特開２０００−１８８５４２号公報

図３に示す従来のクロック生成回路１００を用いる場合、ＣＰＵ１３０を用いて発振回路１２２が出力するクロックの周波数を制御するため、ＣＰＵ１３０の負荷が増大する。ＣＰＵ１３０は、クロック生成回路１００に接続される周辺回路の動作を制御するため、負荷が増大するとクロック生成回路１００が搭載されるシステム全体の動作が遅くなるという問題がある。

ＣＰＵの負荷を減らす方法として、図４に示す従来のクロック生成回路２００を用いることが考えられる。クロック生成回路２００はアナログ方式のクロック生成回路であるため、ＣＰＵを用いることなくクロックの周波数を制御することができる。しかし、周波数の低い（例えば４０ｋＨｚ）クロックを生成する場合、ＬＰＦ２０６に設けられたコンデンサＣは容量の大きいものとする、あるいは、抵抗Ｒの抵抗値を大きいものとしなければならない。そのため、コンデンサＣまたは抵抗Ｒのサイズが大きくなることによって、クロック生成回路２００の回路規模またはそれが搭載されるシステムの規模が大きくなるという課題がある。

本願発明は、上記従来技術の問題を鑑み、ＣＰＵの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供することを目的とする。

本願発明は、制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、所定期間、発振回路が出力するクロック信号のパルス数をカウントしてカウント値を生成するカウンタと、カウント値と、予め設定された周波数に基づいた設定値と、を減算して差分データを生成する減算回路と、差分データに基づいて、制御信号値を補正する制御信号生成補正回路と、制御値信号をアナログ信号に変換して制御信号を生成し、発振回路に出力するデジタル−アナログ変換回路と、を備えることを特徴とする。

本願発明によれば、クロック生成回路は、ＣＰＵの負荷を軽減するとともに、回路規模またはシステム規模の増大の抑制が可能となる。

図１は、本発明の第１の実施形態のクロック生成回路の概略のブロック図である。クロック生成回路１０は、発振回路４２と、スイッチ２２と、カウンタ２４とタイミング制御回路２６と、周波数設定回路２８と、減算回路３０と、加算回路３２と、レジスタ３４と、デジタル−アナログ変換回路（ＤＡＣ）３６と、を含んで構成される。

発振回路４２は、ＤＡＣ３６から出力された制御信号に応じたクロックＣＬＫを生成する。発振回路４２は、例えば電圧制御発振器（ＶＣＯ）で構成することができ、ＤＡＣ３６が出力する電圧信号に応じた周波数のクロックＣＬＫを生成する。

スイッチ２２は、発振回路４２とカウンタ２４とに接続され、クロックＣＬＫをカウンタ２４に出力するか否かを制御する。スイッチ２２は、後述するタイミング制御回路２６が出力するタイミング信号Ｂに基づいてスイッチのオン／オフを制御し、スイッチがオンの期間に入力されたクロックＣＬＫを抽出して、クロックＣＬＫ’として出力する。

カウンタ２４は、スイッチ２２と減算回路３０とに接続され、スイッチ２２から出力されたクロックＣＬＫ’のパルス数をカウントして、カウント値を生成する。カウンタ２４は、後述するタイミング制御回路２６から出力されるリセット信号ＲＳＴをトリガとして、クロックＣＬＫ’のパルス数のカウントを開始する。つまり、カウンタ２４は、スイッチ２２のオン／オフのタイミングに同期してカウント動作を開始／停止する。

タイミング制御回路２６は、スイッチ２２のオン／オフ制御を行うとともに、カウンタ２４のカウント動作の開始／終了を制御する。タイミング制御回路２６は、スイッチ２２に対してオン／オフ制御を行うためのタイミング信号Ｂを出力し、カウンタ２４に対してカウント動作を開始するためのリセット信号ＲＳＴを出力する。

周波数設定回路２８は、例えばレジスタを含んで構成され、クロック生成回路１０が出力するクロックＣＬＫの周波数の設定値を格納する。周波数設定回路２８に格納される設定値は、タイミング制御回路２６が出力するタイミング信号Ｂの時間情報に基づいて、設定される周波数に応じたクロックのパルス数とすることが好適である。例えば、４０ｋＨｚのクロックＣＬＫを出力し、タイミング制御回路２６が１秒間ハイレベルとなるタイミング信号Ｂを出力する場合、周波数設定回路２８には“４００００”に応じたデジタル値をレジスタに格納する。

減算回路３０は、周波数設定回路２８に格納された設定値と、カウンタ２４から出力されたカウント値との差分を算出する。周波数設定回路２８で設定された周波数と比べてクロックＣＬＫの周波数が高い場合、カウント値は設定値より大きくなり、減算回路３０は負の値を出力する。また、周波数設定回路２８で設定された周波数と比べてクロックＣＬＫの周波数が低い場合、カウント値は設定値より小さくなり、減算回路３０は正の値を出力する。

加算回路３２は、減算回路３０から出力された差分と、レジスタ３４に既に格納されている制御値とを加算する。レジスタ３４は加算回路３２で生成された加算値を、発振回路４２の発振周波数の制御信号値として一時的に格納する。つまり、加算回路３２は、カウンタ２４及び減算回路３０によって生成されたクロックＣＬＫの誤差を示すデータを、レジスタ３４に格納された制御値に加算して、発振回路４２を制御する制御値を更新してレジスタ３４に格納する。

タイミング制御回路２６は、加算回路３２及びレジスタ３４の動作に応じたタイミングでリセット信号ＲＳＴを出力することが好適である。つまり、タイミング制御回路２６は、発振周波数の制御値を加算回路３２によって更新し、その更新された制御値をレジスタ
３４に格納した後に、リセット信号ＲＳＴを出力する。

ＤＡＣ３６は、レジスタ３４に格納されたデジタルの制御値をアナログの信号に変換して、発振回路４２に出力する。このとき、ＤＡＣ３６は、レジスタ３４に格納された制御値を発振回路４２に応じたアナログ値に変換する特性を有することが好適である。

次に、本発明の第１の実施形態における、クロック生成回路の動作について説明する。図２は、本発明の第１の実施形態のクロック生成回路の動作タイミングを示すタイミングチャートである。図２に示す例において、タイミング制御回路２６が１秒間ハイレベルとなるタイミング信号Ｂを出力し、周波数設定回路２８は設定値として“１２”を格納してクロック生成回路１０が１２ＨｚのクロックＣＬＫを出力するように制御する。

タイミング制御回路２６は、カウンタ２４に対してリセット信号ＲＳＴとしてリセットパルスを出力する。このとき、カウンタ２４はカウント動作を停止して初期状態に戻る。リセット信号ＲＳＴがハイレベルからローレベルに切り替わるとき、カウンタ２４はカウント動作を開始する。このときタイミング信号Ｂはローレベルからハイレベルに切り替わる。スイッチ２２はタイミング信号Ｂがハイレベルの期間にオン状態となり、その期間に入力されたクロックＣＬＫをクロックＣＬＫ’として出力する。

カウンタ２４は、入力されたクロックＣＬＫ’のパルス数をカウントする。図２に記載の例において、タイミング信号Ｂがハイレベルの期間に、クロックＣＬＫ’は１１周期分のクロックを含む。カウンタ２４は、１１周期分のクロックのパルス数をカウントし、減算回路３０に出力する。例えば、減算回路３０は、周波数設定回路２８に格納された設定値“１２”から、カウント値“１１”を減算し、差分“＋１”を加算回路３２に出力する。

加算回路３２は、レジスタ３４に格納された制御信号に、減算回路３０から出力された差分“＋２１”を加算し、新たな制御信号としてレジスタ３４に格納する。つまり、クロックＣＬＫの周波数は設定された周波数に比べて低いため、発振回路４２を制御する制御信号の値を大きくして、クロックＣＬＫの周波数を高くするように制御する。

クロックＣＬＫの周波数が設定された周波数に比べて高い場合、減算回路３０は差分として負の値を出力する。このとき、加算回路３２はレジスタ３４に格納する制御信号の値を小さくして、クロックＣＬＫの周波数を低くするように制御する。

本発明の第１の実施形態を適用することによって、ＣＰＵを用いることなく精度の高いクロックの周波数制御を行うことができる。よって、クロック生成回路１０が搭載されるシステムにおいてＣＰＵの負荷を軽減することが可能となり、システム全体の動作に影響を与えることを防ぐことができる。

また、本発明の第１の実施形態を適用することによって、クロック生成回路１０はコンデンサ等の部品を用いる必要がない。したがって、低い周波数のクロックを生成する場合であっても、クロック生成回路１０の回路規模またはそれが搭載されるシステム規模の増大を防ぐことができる。

本発明の第１の実施形態では、スイッチ２２及びカウンタ２４を用いて、所定期間（１秒間）に含まれるクロックＣＬＫのパルス数をカウントする構成としたが、本願発明はこれに限られるものではない。例えば、タイミング制御回路２６はカウンタ２４に対してリセット信号ＲＳＴと、カウント動作を停止してカウント値を保持する制御を行う保持信号を出力する構成とすることができる。タイミング制御回路２６は、リセット信号ＲＳＴを
出力し、所定期間経過した後にカウント終了後に上述の保持信号を出力することにより、スイッチ２２を用いることなく本発明を実施することができる。

本発明の第１の実施形態に記載したスイッチ２２及びカウンタ２４の動作は、本発明を実施するための一例であって、これに限られるものではない。例えば、カウンタ２４のリセット動作は必ずしもカウント開始の直前に行う必要はなく、カウント動作を行わない機関にリセット動作を行うことができる。また、カウンタ２４のリセット動作は、カウント終了から所定のパルス数分の時間が経過した後にリセットするよう構成することもできる。

また、本発明は、クロックＣＬＫを図示しない分周回路に入力し、カウンタ２４は分周されたクロックＣＬＫのパルス数をカウントする構成としてもよい。これによって、カウンタ２４は低速で動作することが可能となり、カウンタ２４を高精度のカウンタで構成する必要がなく、クロック生成回路１０またはそれが搭載されるシステムのコストを低くすることができる。

さらに、本発明において、ＤＡＣ３６は、レジスタ３４に格納された制御信号を発振回路４２に応じたアナログ値に変換する特性を有する構成としたが、本願発明はこれに限られるものではない。例えば、制御信号を発振回路４２に応じた値に変換する機能と、デジタル信号をアナログ信号に変換する機能とを分離してた構成としてもよい。

本発明の第１の実施形態のクロック生成回路の概略のブロック図である。 本発明の第１の実施形態のクロック生成回路の動作タイミングを示すタイミングチャートである。 従来のクロック生成回路の概略のブロック図である。 従来のクロック生成回路の概略のブロック図である。

符号の説明

１０，１２，１００，２００ クロック生成回路、２２ スイッチ、２４，１０４ カウンタ、２６ タイミング制御回路、２８ 周波数設定回路、３０ 減算回路、３２ 加算回路、３４，１３２ レジスタ、３６，１１６ ＤＡＣ、４２，１２２，２２２ 発振回路、１３０ ＣＰＵ、２０２ 位相比較回路、２０４ ＣＰ、２０６ ＬＰＦ、２０８
分周回路。

Claims (3)

1. 制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、
   所定期間、発振回路が出力するクロック信号のパルス数をカウントしてカウント値を生成するカウンタと、
   前記カウント値と、予め設定された周波数に基づいた設定値と、を減算して差分データを生成する減算回路と、
   前記差分データに基づいて、前記制御信号値を補正する制御信号生成補正回路と、
   前記制御信号値をアナログ信号に変換して制御信号を生成し、前記発振回路に出力するデジタル−アナログ変換回路と、
   を備えることを特徴とするクロック生成回路。
2. 請求項１に記載のクロック生成回路において、
   前記カウンタのカウント動作を制御するタイミング制御回路を更に備え、
   前記カウンタは、前記タイミング制御回路の制御に応じて前記所定期間内のクロック信号のパルス数をカウントすることを特徴とするクロック生成回路。
3. 請求項１に記載のクロック生成回路において、
   前記減算回路に接続され、前記設定値を格納する周波数設定回路、を更に備え、
   前記減算回路は、前記カウント値と前記周波数設定回路に格納された前記設定値とを減算して前記差分データを生成することを特徴とするクロック生成回路。

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