JP2009033554A - パルス幅制御装置 - Google Patents

Abstract

【課題】 パルス幅変調信号のパルス幅制御を高精度に行うことができるパルス幅制御装置を提供する。
【解決手段】 パルス幅制御装置１は、クロックをカウントするカウンタ２と、クロックカウント数が「０」のときに０判定パルスを出力する０判定器３と、パルス幅指示値を記憶するレジスタ４と、クロックカウント数がパルス幅指示値データに等しいと、動作指示用パルスを出力するデジタル比較器５と、動作指示用パルスの出力から半クロックに相当する期間後に、三角波を２クロックに相当する期間だけ発生させる三角波発生器６と、パルス幅指示値データをＤ／Ａ変換し基準値を生成するＤ／Ａ変換器７と、三角波と基準値とを比較し、その結果に応じた比較パルスを出力するアナログ比較器８と、０判定パルスの出力で「Ｈ」、比較パルスの出力で「Ｌ」となるＰＷＭ信号を出力するＲＳ−ＦＦ９とを備える。
【選択図】 図１

Description

本発明は、パルス幅変調（ＰＷＭ）信号のパルス幅を制御するパルス幅制御装置に関するものである。

従来のパルス幅制御装置としては、例えば特許文献１に記載されているように、三角波発生回路から出力される三角波信号の信号レベルとＤ／Ａ変換器から出力されるアナログ信号の出力レベルとを比較し、パルス幅変調された２値の変調信号を出力するものが知られている。
特開平５−１１０７７５号公報

しかしながら、上記従来技術においては、以下の問題点が存在する。即ち、三角波の全領域において歪みの無い波形を生成することは困難であり、特に三角波信号が高周波の場合には、三角波の角部に歪みが生じやすくなる。このように三角波自体が歪んでいると、精度の高いパルス幅変調信号を生成することが困難になる。

本発明の目的は、パルス幅変調信号のパルス幅制御を高精度に行うことができるパルス幅制御装置を提供することである。

本発明は、クロック信号及びパルス幅データを用いてパルス幅変調信号のパルス幅を制御するパルス幅制御装置であって、クロック信号のクロック数をカウントし、所定のクロック数毎に第１パルスを出力する第１パルス生成手段と、パルス幅データに応じたタイミングで、クロック信号の１クロックに相当する期間よりも長い期間の三角波を発生させる三角波発生手段と、三角波の出力値とパルス幅データにより設定される基準値とを比較し、その比較結果に応じた第２パルスを出力する第２パルス生成手段と、第１パルス及び第２パルスに基づいてパルス幅変調信号のパルス幅を設定するパルス幅設定手段とを備えることを特徴とするものである。

このような本発明のパルス幅制御装置においては、例えば第１パルスの出力タイミングから第２パルスの出力タイミングまでの期間を、パルス幅変調信号のパルス幅として設定する。第２パルスの出力タイミングは、三角波の出力値とパルス幅データにより設定される基準値との比較結果によって決まるものである。三角波の出力値と基準値との比較に際しては、歪みの少ない三角波の直線部分のみを比較に使用するのが好適である。そこで、三角波発生手段では、クロック信号の各クロックに同期して三角波を発生させるのではなく、パルス幅データに応じたタイミングでワンショットの三角波を発生させるようにする。このとき、ワンショットの三角波をクロック信号の１クロックに相当する期間よりも長い期間だけ発生させることにより、三角波の直線性が十分に確保されるようになる。従って、三角波において直線性の良い部分を基準値と比較することで、三角波の歪みの影響が低減されるため、結果的にパルス幅変調信号のパルス幅を高精度に制御することができる。

好ましくは、三角波発生手段は、三角波の傾きを調整する手段を有する。この場合には、クロック信号の１クロックに相当する期間よりも長い期間において適切な出力値を有する三角波を作ることができる。

また、好ましくは、三角波発生手段は、三角波のオフセットを調整する手段を有する。この場合には、三角波の出力遅延が発生しても、直線性の良好な三角波を作ることができる。

本発明によれば、パルス幅変調信号のパルス幅制御を高精度に行うことができる。これにより、例えばモータの可変速制御において優れたパルス幅変調を実現することが可能となる。

以下、本発明に係わるパルス幅制御装置の好適な実施形態について、図面を参照して詳細に説明する。

図１は、本発明に係わるパルス幅制御装置の一実施形態を示す構成図である。同図において、本実施形態のパルス幅制御装置１は、パルス幅変調（ＰＷＭ）信号のパルス幅を制御する装置である。

パルス幅制御装置１は、カウンタ２と、このカウンタ２と接続された０判定器３と、レジスタ４と、カウンタ２及びレジスタ４と接続されたデジタル比較器５と、このデジタル比較器５と接続された三角波発生器６と、レジスタ４と接続されたＤ／Ａ変換器７と、三角波発生器６及びＤ／Ａ変換器７と接続されたアナログ比較器８と、０判定器３及びアナログ比較器８と接続されたＲＳフリップフロップ（ＲＳ−ＦＦ）９とを備えている。

カウンタ２は、クロック信号ＣＬ（図２参照）のクロックをカウントする。カウンタ２は、クロックカウント数ａ（図２参照）が最大ビット（ここでは３ビット）を越えると、クロックカウント数ａを「０」にリセットする。

０判定器３は、カウンタ２の出力データ（クロックカウント数ａ）を入力し、その入力値が「０」と判定されると、「Ｈ」となるような０判定パルスｂ（図２参照）を出力する。

レジスタ４は、ＰＷＭ信号のパルス幅を調整するためのデータであるパルス幅指示値Widthを記憶・保持している。ここでは、パルス幅指示値Widthの上位ビットｍ（図２参照）によってパルス幅の大まかな調整が行われ、パルス幅指示値Widthの下位ビットｎによってパルス幅の細かい調整が行われる。例えばパルス幅指示値Widthを「００１０００１１」とすると、上位ビットｍは「００１０」となり、下位ビットｎは「００１１」となる。

デジタル比較器５は、クロックカウント数ａとパルス幅指示値Widthの上位ビットｍとを比較し、クロックカウント数ａがパルス幅指示値Widthの上位ビットｍに等しくなると、「Ｈ」となるような動作指示用パルスｃ（図２参照）を出力し、三角波発生器６を動作させる。

三角波発生器６は、動作指示用パルスｃの立ち上がりタイミングからクロック信号ＣＬの半クロック分に相当する期間経過後に、ワンショットの三角波ramp（図２参照）をクロック信号ＣＬの２クロック分に相当する期間だけ発生させる。例えばパルス幅指示値Widthの上位ビットｍが「００１０」の場合には、カウンタカウント数ａが「２」になったときに、デジタル比較器５から動作指示用パルスｃが出力されることで、三角波rampが発生する。三角波発生器６の具体的構成については、後で詳述する。

Ｄ／Ａ変換器７は、パルス幅指示値Widthの下位ビットｎをＤ／Ａ変換し、基準電圧Ｖref（図２参照）を生成する。

アナログ比較器８は、三角波rampの出力電圧と基準電圧Ｖrefとを比較し、その比較結果に応じた比較パルスｄ（図２参照）を出力する。具体的には、アナログ比較器８は、三角波rampの出力電圧が基準電圧Ｖrefより大きいときに「Ｈ」となるような比較パルスｄを出力する。

ＲＳ−ＦＦ９のセット（Ｓ）端子には、０判定器３からの０判定パルスｂが入力され、ＲＳ−ＦＦ９のリセット（Ｒ）端子には、アナログ比較器８からの比較パルスｄが入力される。ＲＳ−ＦＦ９は、０判定パルスｂ及び比較パルスｄに基づいたパルス幅を有するＰＷＭ信号（図２参照）を生成する。具体的には、０判定パルスｂの立ち上がりタイミングに同期してＰＷＭ信号を「Ｈ」とし、比較パルスｄの立ち上がりタイミングに同期してＰＷＭ信号を「Ｌ」とする。

図３は、パルス幅制御装置１によりＰＷＭ信号のパルス幅を制御する手順を示すフローチャートである。

同図において、まず０判定器３によりクロックカウント数ａが「０ビット」と判定されたかどうかを判断し（手順Ｓ１０１）、クロックカウント数ａが「０ビット」と判定されたときは、ＰＷＭ信号を「Ｈ」に設定する（手順Ｓ１０２）。

続いて、クロックカウント数ａがパルス幅指示値Widthの上位ビットｍの値に一致するかどうかを判断し（手順Ｓ１０３）、クロックカウント数ａが上位ビットｍの値に一致するときは、デジタル比較器５から出力される動作指示用パルスｃの立ち上がりタイミングから半クロック分に相当する期間経過後に、三角波発生器６によりワンショットの三角波rampを発生させる（手順Ｓ１０４）。

続いて、アナログ比較器８において三角波rampの出力電圧が基準電圧Ｖref以上であるかどうかを判断し（手順Ｓ１０５）、三角波rampの出力電圧が基準電圧Ｖref以上になったときは、ＰＷＭ信号を「Ｌ」に設定する（手順Ｓ１０６）。以上により、分解能の高いパルス幅制御を簡単な構成で実現することができる。

図４は、三角波発生器６の回路構成を示す図である。同図において、三角波発生器６はコンデンサ１０を有し、このコンデンサ１０の一端側には抵抗１１が接続され、コンデンサ１０の他端側は接地されている。コンデンサ１０と抵抗１１との接続部には、スイッチ１２が接続されている。また、コンデンサ１０と抵抗１１との接続部には、三角波rampの傾きを調整するための電流源１３が接続されている。抵抗１１の出力側（抵抗１１に対してコンデンサ１０の反対側）には、三角波rampのオフセットを調整するための電流源１４が接続されている。

このような三角波発生器６において、三角波rampは、クロック信号ＣＬの少なくとも１クロック分に相当する期間だけ高精度を必要とする。このため、例えばクロック信号ＣＬの任意クロックの立ち上がりタイミングから半クロック分に相当する期間が経過してから、２クロック分に相当する期間の三角波rampが出力されるように、スイッチ１２のＯＮ／ＯＦＦ状態を切り換えるようにする。

ここで、三角波rampの調整に際しては、図５及び図６に示すように、まず時間Ｔａでの電圧と時間Ｔｂでの電圧とを検出する。その時の電圧をそれぞれＶａ，Ｖｂとすると、三角波rampの傾きΔＶは、ΔＶ＝Ｖｂ−Ｖａで求まる。三角波rampの目標傾きΔＶ’’とすると、実際の傾きΔＶと目標傾きΔＶ’とに差がある場合には、電流源１３の電流値を調整する。その調整分の電流値をΔｉとすると、
Δｉ＝（ΔＶ’− ΔＶ）＊ｃ／Ｔ（ｃ：コンデンサ容量、Ｔ：クロックの周期）
となる。

また、図５に示すように三角波rampの出力に遅延があるときは、電流源１４によりオフセット電圧を調整する必要が生じる。オフセット電圧をＶoffsetとすると、
Ｖoffset＝ΔＶ／２−Ｖａ
となる。遅延時間をＴｄとすると、Ｔｄ／（Ｔａ−Ｔｄ）＝Ｖoffset／Ｖａより、
Ｔｄ＝Ｔａ＊Ｖoffset／（Ｖoffset＋Ｖａ）
となる。よって、オフセット電圧の必要な調整量をＶoffset’とすると、
Ｖoffset’＝ ΔＶ’×Ｔｄ／Ｔ
となる。

このように三角波rampの出力の傾きΔＶ及びオフセット電圧Ｖoffsetを調整することにより、最初は目標に対して誤差の多い三角波rampが出力されても、次回からは目標に対して誤差の少ない三角波rampが出力されるようになる。つまり、調整後には、時間Ｔａでの電圧が目標値Ｖａとなり、時間Ｔｂでの電圧が目標値Ｖｂになると共に、クロック信号の１クロック分に相当する時間（Ｔａ−Ｔｂ間）において直線性の良い三角波が得られるようになる。

以上において、カウンタ２及び０判定器３は、クロック信号ＣＬのクロック数をカウントし、所定のクロック数毎に第１パルスｂを出力する第１パルス生成手段を構成する。レジスタ４、デジタル比較器５及び三角波発生器６は、パルス幅データｍに応じたタイミングで、クロック信号ＣＬの１クロックに相当する期間よりも長い期間の三角波rampを発生させる三角波発生手段を構成する。レジスタ４、Ｄ／Ａ変換器７及びアナログ比較器８は、三角波rampの出力値とパルス幅データｎにより設定される基準値Ｖrefとを比較し、その比較結果に応じた第２パルスｄを出力する第２パルス生成手段を構成する。ＲＳ−ＦＦ９は、第１パルスｂ及び第２パルスｄに基づいてパルス幅変調信号ＰＷＭのパルス幅を設定するパルス幅設定手段を構成する。

図７は、比較例として従来のパルス幅制御装置の一つを示したものである。同図において、パルス幅制御装置５０では、三角波発生器６にクロック信号ＣＬが入力される。また、パルス幅制御装置５０はＡＮＤ回路５１を有し、ＡＮＤ回路５１の２つの入力端子はデジタル比較器５及びアナログ比較器８と接続され、ＡＮＤ回路５１の出力端子はＲＳ−ＦＦ９のＲ端子と接続されている。その他については、上記のパルス幅制御装置１と同様である。

このようなパルス幅制御装置５０において、０判定器３によりクロックカウント数ａの入力値が「０」と判定されると、「Ｈ」となるような０判定パルスｂ（図８参照）が出力される。そして、その０判定パルスｂの立ち上がりタイミングでＲＳ−ＦＦ９から出力されるＰＷＭ信号が「Ｈ」となる（図８参照）。また、クロックカウント数ａがパルス幅指示値Widthの上位ビットｍに等しくなると、デジタル比較器５から「Ｈ」となるような比較パルスｃ（図８参照）が出力される。

三角波発生器６は、クロック信号ＣＬの各クロックに同期して三角波ramp（図８参照）を発生させる。つまり、三角波発生器６は、図９に示すように、時間Ｔａでの電圧がＶａとなり、時間Ｔｂでの電圧がＶｂになるように、各クロック毎に三角波rampを出力させている。その三角波rampの出力電圧は、アナログ比較器８により基準電圧Ｖrefと比較される。

そして、デジタル比較器５から出力される比較パルスｃ及びアナログ比較器８から出力される比較パルスｄが何れも「Ｈ」のときのみ、ＡＮＤ回路５１の出力値ｅが「Ｈ」となる（図８参照）。そして、その出力値ｅの立ち上がりタイミングでＰＷＭ信号が「Ｌ」になる（図８参照）。

ところで、三角波rampが高周波であると、三角波rampの角部が歪んでしまう。従って、従来のパルス幅制御装置５０のように各クロック毎に三角波rampを発生させると、一つの三角波rampにおいて直線性の良好な部分が少なくならざるを得ない。このため、アナログ比較器８によって三角波rampの出力電圧と基準電圧refとを比較した時に誤差が生じやすくなるため、結果的に精度の高いＰＷＭ信号を生成することが困難になる。

これに対し本実施形態では、ワンショットの三角波rampをクロック信号ＣＬの指定クロックの０．５クロック分に相当する期間前から２クロック分に相当する期間だけ出力し、その三角波rampの出力電圧と基準電圧Ｖrefとを比較して比較パルスｄを生成し、０判定パルスｂと比較パルスｄとに基づいてＰＷＭ信号のパルス幅を設定する。

このように２クロック分に相当する期間の三角波rampを発生させるので、一つの三角波rampにおいて直線性の良好な部分が多くなる。従って、三角波rampの出力電圧が基準電圧Ｖrefよりも大きくなり始める部分では三角波rampの良好な直線性が確実に確保されるので、三角波rampの角部に生じる歪みの影響を殆ど受けなくて済み、三角波rampの出力電圧と基準電圧Ｖrefとの比較する際の誤差が低減される。これにより、精度の高いＰＷＭ信号を生成することができる。

このとき、三角波rampの直線性は部分的に確保されていれば良いので、比較的精度の悪い部品を使うことも可能である。このため、部品選定の幅が広がり、コスト削減を図ることができる。さらに、クロック信号ＣＬの各クロック毎に連続的に三角波rampを発生させる必要が無いので、消費電力を抑えることもできる。

なお、本発明は、上記実施形態に限定されるものではない。例えば上記実施形態では、２クロック分に相当する期間の三角波rampを発生させるようにしたが、特にこれには限られず、ワンショットの三角波を１クロック分に相当する期間よりも長い期間、好ましくは１．５クロック分に相当する期間よりも長い期間だけ発生させれば良い。

本発明に係わるパルス幅制御装置の一実施形態を示す構成図である。 図１に示したパルス幅制御装置の各部の動作波形図である。 図１に示したパルス幅制御装置によりＰＷＭ信号のパルス幅を制御する手順を示すフローチャートである。 図１に示した三角波発生器の回路構成図である。 図２に示した三角波をクロック信号と共に示す波形図である。 図５に示した三角波の拡大波形図である。 従来のパルス幅制御装置の一つを示す構成図である。 図７に示したパルス幅制御装置の各部の動作波形図である。 図８に示した三角波をクロック信号と共に示す波形図である。

符号の説明

１…パルス幅制御装置、２…カウンタ（第１パルス生成手段）、３…０判定器（第１パルス生成手段）、４…レジスタ（三角波発生手段、第２パルス生成手段）、５…デジタル比較器（三角波発生手段）、６…三角波発生器（三角波発生手段）、７…Ｄ／Ａ変換器（第２パルス生成手段）、８…アナログ比較器（第２パルス生成手段）、９…ＲＳフリップフロップ（パルス幅設定手段）、１０…コンデンサ、１１…抵抗、１２…スイッチ、１３…電流源、１４…電流源。

Claims (3)

1. クロック信号及びパルス幅データを用いてパルス幅変調信号のパルス幅を制御するパルス幅制御装置であって、
   前記クロック信号のクロック数をカウントし、所定のクロック数毎に第１パルスを出力する第１パルス生成手段と、
   前記パルス幅データに応じたタイミングで、前記クロック信号の１クロックに相当する期間よりも長い期間の三角波を発生させる三角波発生手段と、
   前記三角波の出力値と前記パルス幅データにより設定される基準値とを比較し、その比較結果に応じた第２パルスを出力する第２パルス生成手段と、
   前記第１パルス及び前記第２パルスに基づいて前記パルス幅変調信号のパルス幅を設定するパルス幅設定手段とを備えることを特徴とするパルス幅制御装置。
2. 前記三角波発生手段は、前記三角波の傾きを調整する手段を有することを特徴とする請求項１記載のパルス幅制御装置。
3. 前記三角波発生手段は、前記三角波のオフセットを調整する手段を有することを特徴とする請求項１または２記載のパルス幅制御装置。

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