JP6107157B2 - 電力変換装置 - Google Patents

Description

本発明は、複数の半導体スイッチング素子を備えたパワー半導体モジュールと、前記複数の半導体スイッチング素子をそれぞれスイッチング駆動する制御回路との間を絶縁分離した電力変換装置に関する。

スイッチング駆動されるＩＧＢＴ等の半導体スイッチング素子を備えて、インバータ装置やチョッパ回路等を構成する電力変換装置は、各種の用途に幅広く用いられる。図７は三相交流モータ（負荷）Ｍを駆動するインバータ装置（電力変換装置）の概略構成図である。このインバータ装置は、複数（６個）の半導体スイッチング素子（例えばＩＧＢＴ）Ｑ１,Ｑ２〜Ｑ６を備えてパッケージ化されたパワー半導体モジュール１０と、前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６を互いに関連させてオン・オフ駆動する制御回路２０とを備えて構成される。

前記半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６は、２個ずつ対をなして直列に接続されて３個のハーフブリッジ回路ＨＢをそれぞれ形成している。また前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６には、複数（６個）のフリーホイリング・ダイオードＤ１,Ｄ２〜Ｄ６がそれぞれ逆並列に接続されている。これらの３個のハーフブリッジ回路ＨＢは並列に設けられて前記負荷Ｍの駆動回路を構成する。

前記各ハーフブリッジ回路ＨＢは、該ハーフブリッジ回路ＨＢをそれぞれ構成する前記半導体スイッチング素子Ｑ１,Ｑ４の直列接続点、前記半導体スイッチング素子Ｑ２,Ｑ５、および前記半導体スイッチング素子Ｑ３,Ｑ６の直列接続点から、位相を１２０°異にする３相（Ｕ相,Ｖ相,Ｗ相）の電流を前記負荷Ｍに供給する。従って前記３個の各ハーフブリッジ回路ＨＢは、前記負荷Ｍを駆動する三相のフルブリッジ回路を形成する。

一方、前記制御回路２０は、例えばＣＰＵ等の演算装置２１を含み、前記各ハーフブリッジ回路ＨＢの出力電流に従って前記半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれオン・オフ制御する制御信号を生成する制御部２２を備える。また前記制御回路２０には、該制御回路２０に付随して前記制御部２２が生成した前記各制御信号に従って前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれオン・オフ駆動するゲート駆動信号Ｖg1,Ｖg2〜Ｖg6を出力する駆動回路２３が設けられる。

尚、前記制御部２２による制御動作に必要な前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６の出力電流の情報は、例えば前記半導体スイッチング素子Ｑおよび前記フリーホイリング・ダイオードＤが備える電流検出端子を利用して当該半導体スイッチング素子Ｑおよび／またはフリーホイリング・ダイオードＤに流れる電流を検出して求められる（例えば特許文献１,２を参照）。

具体的には前記半導体スイッチング素子Ｑにそれぞれ流れる電流は、例えば各半導体スイッチング素子Ｑが備える電流検出端子（補助エミッタ）にそれぞれ接続された電流検出回路１１ａ,１１ｂ,１１ｃを用いて検出される。これらの電流検出回路１１ａ,１１ｂ,１１ｃを用いて検出される電流は、前記半導体スイッチング素子Ｑのスイッチング動作周期に同期したパルス状の離散的な正弦波電流波形となる。

特開２０００−１３４８５５号公報 特開２００３−２７４６６７号公報

ところで前述したインバータ装置（電力変換装置）においては安全性の観点から、例えば大電流・高電圧が印加される前記パワー半導体モジュール１０と、前記制御回路２０との間を電気的に絶縁することが要求される。この電気的な絶縁は、例えば図７に示すように前記電流検出回路１１（１１ａ,１１ｂ,１１ｃ）と前記演算装置２１との間に絶縁回路２５（２５ａ,２５ｂ,２５ｃ）を設けると共に、前記制御部２２と前記駆動回路２３との間に絶縁回路２６を設けることによって実現される。これらの絶縁回路２５,２６は、例えば電圧信号を変調してトランスの一次側に印加し、該トランスの二次側から出力される信号を復調して前記電圧信号を復元する絶縁増幅器からなる。

ここで前記半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６の駆動側に設けられる前記絶縁回路２６は、各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６に対するオン・オフ制御信号（デジタル信号）を伝達するだけである。これに対してフィードバック系に設けられる前記絶縁回路２５は、前述した離散的な正弦波電流波形からなる前記電流検出回路１１の出力電圧（アナログ信号）を伝達することが必要である。これ故、前記絶縁回路２５を介する信号伝達においては、以下に説明するような問題を含む。

即ち、前記電流検出回路１１の出力電圧は、前記半導体スイッチング素子Ｑのスイッチングに同期して該半導体スイッチング素子Ｑにそれぞれ断続して流れる電流に相当したものであり、波高値（電圧）が変化するパルス状の波形からなる。このような前記電流検出回路１１の出力電圧を前記絶縁回路２５を介して伝達すると、該絶縁回路２５の応答特性（応答遅延時間）に起因してその出力電圧が、その立ち上がりエッジで大きく歪むことが否めない。

具体的には前記半導体スイッチング素子Ｑのスイッチング周期が１００μ秒であって、前記ハーフブリッジ回路ＨＢにおける下側アームの半導体スイッチング素子Ｑのオン幅を規定するデューティ比指令値が１０％（１０μ秒）であるとする。この場合、例えば応答遅延時間が１０μ秒である前記絶縁回路２５の出力電圧は略三角波状となる。すると前記絶縁回路２５の出力電圧は、１サイクル平均で該絶縁回路２５の入力電圧の略１／２に低下する。しかも前記デューティ比指令値が更に小さくなると、前記絶縁回路２５の応答遅延時間の影響を受けることで該絶縁回路２５の入出力電圧の誤差が益々大きくなる。

尚、前記ハーフブリッジ回路ＨＢを構成する下側アームの半導体スイッチング素子Ｑに並列接続したフリーホイリング・ダイオードＤから、上側アームの半導体スイッチング素子Ｑに流れる電流を等価的に検出して前記制御回路２０側に伝達する場合にも、同様な問題が生じる。これ故、前記絶縁回路２５を介して伝達された信号は、前記電流検出回路１１の出力電圧とは大幅に異なる大きな誤差を含むものとなる。すると前記制御回路２０においては、前述した如く検出される電流に従って前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれ精度良くスイッチング制御することができないと言う問題が生じる。

本発明はこのような事情を考慮してなされたもので、その目的は、パワー半導体モジュールにおける半導体スイッチング素子に流れる電流の検出情報を、絶縁回路を介して制御回路に精度良く伝達し、これによって前記半導体スイッチング素子を安定に、且つ精度良くスイッチング制御することのできる簡易な構成の電力変換装置を提供することにある。

本発明は、直列に接続されてハーフブリッジ回路を形成し、互いに関連してオン・オフ駆動される一対または複数対の半導体スイッチング素子（例えばＩＧＢＴ）、および前記各半導体スイッチング素子にそれぞれ逆並列に設けられる複数のフリーホイリング・ダイオードを備えたパワー半導体モジュールと、第１の絶縁回路を介して前記パワー半導体モジュールから絶縁分離して設けられて前記各半導体スイッチング素子をそれぞれオン・オフ駆動するゲート駆動信号を生成する制御回路とを備えた電力変換装置に係る。

特に本発明に係る電力変換装置は前述した目的を達成するべく、前記パワー半導体モジュールに、前記ハーフブリッジ回路に流れる電流を検出する電流検出回路にて検出された電流に相当する電圧を一定期間保持し、保持した電圧を第２の絶縁回路を介して前記制御回路に伝達するサンプルホールド回路を設け、更に前記第１の絶縁回路を介して前記制御回路から伝達された前記ゲート駆動信号に基づいて前記サンプルホールド回路を駆動するサンプル信号を生成するサンプル信号生成回路を設けたことを特徴としている。

ちなみに前記電流検出回路は、例えば前記半導体スイッチング素子に流れる電流、および前記フリーホイリング・ダイオードに流れる電流をそれぞれ検出する第１および第２の電流検出器と、これらの第１および第２の電流検出回路の各出力を加算する加算器とにより構成される。また前記サンプルホールド回路については、前記半導体スイッチング素子のスイッチング周期に同期して前記電流検出回路の出力信号をサンプリングして、次のサンプリング・タイミングまで保持するように構成される。

好ましくは、前記サンプル信号生成回路は、例えば前記第１の絶縁回路を介して前記制御回路から伝達された前記ゲート駆動信号を波形整形して当該ゲート駆動信号のパルス幅を検出するパルス幅計測回路と、波形整形した前記ゲート駆動信号の立ち上がりタイミングを基準として前記パルス幅計測手段が１周期前のゲート駆動信号から検出したパルス幅の１／２の時間が経過したタイミングで前記サンプル信号を生成するパルス生成回路とを備えて構成される。

また前記パワー半導体モジュールは、例えば三相交流電源の各相に対応する３組のハーフブリッジ回路を構成する６個の半導体スイッチング素子、および６個のフリーホイリング・ダイオードを備えて三相交流負荷に対するインバータ装置を形成したものである。この場合、前記制御回路は、前記ハーフブリッジ回路から出力される電流が正弦波となるように前記ゲート駆動信号のパルス幅を制御するように構成される。

或いは前記パワー半導体モジュールは、１組または２組のハーフブリッジ回路を構成する一対または二対の前記半導体スイッチング素子、および前記各半導体スイッチング素子にそれぞれ逆並列に接続される前記フリーホイリング・ダイオードをそれぞれ備え、
前記１組または２組のハーフブリッジ回路の出力端にインダクタンスを介して接続される出力回路と協働して、前記インダクタンスに流れる電流を制御して前記出力回路に所定の電圧を得るコンバータ装置を形成したものからなる。

上記構成の電力変換装置によれば、前記半導体スイッチング素子に流れるパルス状の離散的な正弦波電流を検出する前記電流検出回路の出力電圧を、前記半導体スイッチング素子のスイッチング動作周期に同期して前記サンプルホールド回路に保持する。そしてこのサンプルホールド回路に保持した電圧を前記絶縁回路を介して制御回路に伝達する。従って前記絶縁回路を介して伝達される電圧に、該絶縁回路の応答特性（応答遅延時間）の起因する歪が生じることがなく、前記制御回路は前記半導体スイッチング素子に流れる電流の情報を精度良く取得することができる。

また前記サンプルホールド回路を駆動するサンプル信号を、前記絶縁回路を介して前記制御回路から伝達されたゲート駆動信号に基づいて生成するので、前記スイッチング素子の動作周期に同期させて前記電流検出回路の出力電圧を簡易にして精度良くサンプルし、これを前記スイッチング素子の１動作周期に亘って保持することができる。これ故、前記半導体スイッチング素子に流れる電流の前記制御回路における検出精度を十分に高めて該半導体スイッチング素子に対する制御精度を高くすることができる。

しかも前述した如く前記絶縁回路を介して前記制御回路から伝達されたゲート駆動信号に基づいて前記サンプル信号を生成するので、例えばゲート駆動信号の生成に用いられるキャリアクロック信号を、別途、絶縁回路を介して伝達する必要がない。従って前記パワー半導体モジュール側と前記制御回路側とを簡易にして効果的に絶縁分離することが可能となる。これ故、前記パワー半導体モジュールおよび前記制御回路のプリント回路基板への実装の容易化を図ると共に、プリント回路基板に対する部品配置等の実装上の制約を緩和して、電力変換装置全体のコンパクト化を図ることができる等の効果が奏せられる。

本発明の一実施形態に係る電力変換装置の要部概略構成図。 図１に示す電力変換装置における電流検出回路の構成例を示す図。 図１に示す電力変換装置におけるサンプルホールド回路の構成例を示す図。 図１に示す電力変換装置におけるサンプル信号生成回路の構成例を示す図。 サンプル信号の生成と電流検出動作を示す信号波形図。 本発明の別の実施形態に係る電力変換装置の要部概略構成図。 パワー半導体モジュールとその制御回路とを絶縁分離した従来の電力変換装置の概略構成図。

以下、図面を参照して本発明の一実施形態に係る電力変換装置について説明する。

図１は本発明の一実施形態に係る電力変換装置の要部概略構成図であり、この電力変換装置（インバータ装置）は、大略的にはパワー半導体モジュール１０とその制御回路２０とを絶縁回路２５,２６を介して絶縁分離した構成を有する。尚、図７に示す従来装置と同一部分には同一符号を付して示してある。

この実施形態に係る電力変換装置が特徴とするところは、前記半導体スイッチング素子Ｑのスイッチング周期に同期して前記各電流検出回路１１（１１ａ,１１ｂ,１１ｃ）の出力電圧を保持するサンプルホールド（ＳＨ）回路１４（１４ａ,１４ｂ,１４ｃ）をそれぞれ設ける。そしてこれらのサンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）にそれぞれ保持した出力電圧を、前記各絶縁回路２５（２５ａ,２５ｂ,２５ｃ）をそれぞれ介して前記制御回路２０に伝達するように構成した点にある。

また前記各サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）をそれぞれ駆動するサンプル信号ＳＨを生成するサンプル信号生成回路１５を、前記駆動回路２３から出力されて前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれオン・オフ駆動するゲート駆動信号Ｖg1,Ｖg2〜Ｖg6に基づいて生成するようにしたことを特徴としている。具体的には前記サンプル信号生成回路１５は、前記ハーフブリッジ回路ＨＢにおける下側アームの、例えば前記半導体スイッチング素子Ｑ６に対するゲート駆動信号Ｖg6に基づいて前記サンプル信号ＳＨを生成するように設けられる。尚、前記ハーフブリッジ回路ＨＢにおける上側アームの半導体スイッチング素子Ｑに対するゲート駆動信号Ｖgに基づいて前記サンプル信号ＳＨを生成しても良いが、この場合には前記ゲート駆動信号Ｖgをレベル変換することが必要である。

前記サンプル信号生成回路１５は、概略的には前記ゲート駆動信号Ｖg6を検出するゲート信号検出回路１５ａと、このゲート信号検出回路１５ａが検出したゲート駆動信号Ｖg6のパルス幅（半導体スイッチング素子Ｑ６のオン幅Ｔon）を検出するパルス幅計測回路１５ｂとを備える。更に前記サンプル信号生成回路１５は、前記パルス幅計測回路１５ｂが検出したパルス幅の１／２のパルス幅（Ｔon／２）を求めるパルス幅演算回路１５ｃと、このパルス幅演算回路１５ｃが求めたパルス幅だけ前記ゲート駆動信号Ｖg6の立ち上がりから遅れたタイミングで前記サンプル信号ＳＨを生成するパルス生成回路１５ｄとを備える。

このように構成された前記サンプル信号生成回路１５は、後述するように前記制御回路２０が前記ゲート駆動信号Ｖg1,Ｖg2〜Ｖg6を生成する上で用いるキャリアクロック信号Ｆcに同期させて、前記サンプル信号ＳＨを生成する役割を担う。ちなみに上記キャリアクロック信号Ｆcは、前記半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）のスイッチング周波数ｆcを規定するデューティ比が５０％のパルス信号である。

ここで前記制御回路２０について簡単に説明すると、該制御回路２０は上記パルス信号（キャリアクロック信号Ｆc）の立上り・立下りタイミングに同期して三角波を生成し、該三角波と前記パワー半導体モジュール１０側から帰還されるフィードバック信号とを比較する。上記フィードバック信号は、前記電流検出回路１１（１１ａ,１１ｂ,１１ｃ）にて検出され、前記絶縁回路２５ａ,２５ｂ,２５ｃを介して求められる前記スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）にそれぞれ流れる電流の情報からなる。

そして前記制御回路２０は、例えば前記三角波のレベルが前記フィードバック信号のレベルを上回る期間を前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）のオン期間として求め、前記キャリアクロック信号Ｆcにより規定される前記スイッチング周波数ｆcの下で前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）をそれぞれスイッチング制御（オン・オフ制御）する前記オン・オフ制御信号を生成する。このオン・オフ制御信号が前記絶縁回路２６を介して前記駆動回路２３に伝達されて前記ゲート駆動信号Ｖg1,Ｖg2〜Ｖg6が生成される。

一方、前記各電流検出回路１１（１１ａ,１１ｂ,１１ｃ）は、例えば図２に示すように演算増幅器ＯＰの出力端子と反転入力端子との間に帰還抵抗Ｒfを設けた反転増幅器からなる。そして前記電流検出回路１１は、前記半導体スイッチング素子Ｑの電流検出端子（補助エミッタ）から出力される電流Ｉsを前記演算増幅器ＯＰに入力し、該演算増幅器ＯＰの出力として該入力電流Ｉsに相当する出力電圧Ｖsを得るように構成される。尚、前記電流検出端子から出力される電流Ｉsは、前記半導体スイッチング素子Ｑに流れる主電流Ｉmに比例するもので、一般的には該主電流Ｉmの数千分の一程度に設定されていることは今更説明するまでもない。

また前記サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）は、例えば図３に示すように演算増幅器ＯＰ１により構成された入力バッファと、演算増幅器ＯＰ２により構成された出力バッファとを備える。そして前記入力バッファ（演算増幅器ＯＰ１）の出力電圧をスイッチ素子ＳＷを介してサンプリングしてコンデンサＣに保持し、このコンデンサＣに保持した電圧を前記出力バッファ（演算増幅器ＯＰ２）に与えるように構成される。

また前記サンプル信号生成回路１５は、具体的には図４に示すように前記ゲート駆動信号Ｖg6をレベル変換すると共に波形整形するレベル変換器１５ｅを備える。ちなみに前記制御回路２０から絶縁回路２６を介して伝達されるオン・オフ制御信号は、ノイズ低減を目的としてその立ち上がり・立下りを緩やかに設定した［＋１５Ｖ／−７Ｖ］の２値の電圧信号である。前記レベル変換器１５ｅは、このようなオン・オフ制御信号を信号処理が容易な、例えば［＋５Ｖ／０Ｖ］からなる正の２値信号に変換すると共に、波形整形することで前記ゲート駆動信号Ｖg6を復元する役割を担う。

このようにして復元された前記ゲート駆動信号Ｖg6は、比較器（ゲート信号検出回路）１５ａに入力されて基準電圧Ｖrefと比較される。この比較器１５ａは、前記ゲート駆動信号Ｖg6の立ち上がりを検出した時点から該ゲート駆動信号Ｖg6の立ち下がりが検出されるまでの期間に亘ってアップカウンタ（パルス幅計測回路）１５ｂをイネーブルにする。この結果、前記アップカウンタ１５ｂは、前記イネーブル期間に亘って高速クロックＣＫを計数（アップカウント）し、その計数値として前記ゲート駆動信号Ｖg6のパルス幅（半導体スイッチング素子Ｑのオン幅Ｔon）を計測する。

また前記比較器１５ａは、前記ゲート駆動信号Ｖg6の立ち下がりを検出したとき、インバータ回路１５ｆを介してラッチ回路（パルス幅演算回路）１５ｃをトリガして前記カウンタ１５ｂによる計数値をラッチさせる。同時に前記インバータ回路１５ｆの出力は、遅延回路１５ｇを介して前記アップカウンタ（パルス幅計測回路）１５ｂに与えられ、該カウンタ１５ｂをリセットする。

ここで前記ラッチ回路（パルス幅演算回路）１５ｃは、上述した如くラッチした前記カウンタ１５ｂによるバイナリｎビットの計数値の最小ビットを除外して出力することで、換言すればそのラッチデータ（計数値）を右１ビットシフトすることで前記ゲート駆動信号Ｖg6のパルス幅の１／２に相当する制御値（Ｔon／２）を得るものである。この制御値は、ダウンカウンタ１５ｈにプリセットされて前記サンプル信号ＳＨの生成タイミングの制御に用いられる。

前記ダウンカウンタ１５ｈは、前記比較器１５ａにより前記ゲート駆動信号Ｖg6の立ち上がりが検出されたときにイネーブルに設定され、上述した如くプリセットされた制御値を前記高速クロックＣＫに従ってダウンカウントする。但し、前記ダウンカウンタ１５ｈによりダウンカウントされる前記制御値は、１スイッチング周期前の前記ゲート駆動信号Ｖg6のパルス幅から上述した如く求められたものである。そして前記ダウンカウンタ１５ｈの計数値が［０］に達したとき、該ダウンカウンタ１５ｈはその出力にて１ショット回路（パルス発生回路）１５ｄを付勢する。この結果、前記１ショット回路１５ｄは所定のパルス幅の前記サンプル信号ＳＨを生成し、このサンプル信号ＳＨにて前記サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）を一括して駆動する。

尚、前記ダウンカウンタ１５ｈへの前記制御値のプリセットは、遅延回路１５ｉを介してタイミング調整した前記サンプル信号ＳＨを用いて、次に検出される前記ゲート駆動信号Ｖg6の立ち上がりに先立って行われる。また前記高速クロックＣＫとしては、前記ゲート駆動信号Ｖg6のパルス幅を所定の精度で計測することの可能な、該ゲート駆動信号Ｖg6の入力周期（スイッチング周波数ｆc）に比較して十分に周波数が高いものが用いられことは言うまでもない。

このようなサンプル信号ＳＨにて駆動される前記サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）によれば、図５に示すように前記各電流検出回路１１（１１ａ,１１ｂ,１１ｃ）の出力電圧が前記半導体スイッチング素子Ｑのスイッチング周期に同期してサンプリングされて保持される。具体的には前記サンプルホールド回路１４は、前記半導体スイッチング素子Ｑの各オン期間における真ん中のタイミング（Ｔon／２）で前記電流検出回路１１の出力電圧をサンプリングする。そして前記サンプルホールド回路１４は、次のゲート駆動信号Ｖgが検出されて新たなサンプル信号ＳＨが生成されるまでの期間（１スイッチング周期）に亘って、上述した如くサンプリングした出力電圧を保持する。この結果、前記半導体スイッチング素子Ｑのオン期間毎にパルス的に検出され、該半導体スイッチング素子Ｑのオン期間に電圧変化する前記電流検出回路１１の出力電圧の平均値が、前記各サンプルホールド回路１４の階段状に変化する出力電圧として得られる。

即ち、前記ゲート駆動信号Ｖgは、前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれスイッチング制御する上での前述した三角波からなるキャリアクロック信号Ｆcとフィードバック信号とを比較することで、図５に示すように該キャリアクロック信号Ｆcのピーク（山）を中心にしてパルス幅制御された信号として生成される。そして前記比較器１５ａは、前記ゲート駆動信号Ｖgの立ち上がりと立下りとを検出して前記アップカウンタ１５ｂをイネーブルにする。この結果、前記アップカウンタ１５ｂは該ゲート駆動信号Ｖgの立ち上がりと立下りのタイミングに亘って前記高速クロックＣＫを計数することで、前記ゲート駆動信号Ｖgのパルス幅Ｔonを計測する。

このようにして計測されたパルス幅Ｔonが前記ラッチ回路１５ｃにラッチされ、該パルス幅Ｔonの１／２の制御値が前記ダウンカウンタ１５ｈにプリセットされる。そして前記ダウンカウンタ１５ｈは、前記ゲート駆動信号Ｖgの次の入力タイミングで上記制御値のダウンカウントを開始し、その値が［０］となったときに前記１ショット回路１５ｄを付勢する。そして前記１ショット回路１５ｄは、前記サンプルホールド回路１４を駆動する前記サンプル信号ＳＨを生成する。この結果、前記サンプル信号ＳＨは、前記スイッチング周期に同期して生成される。

ところで前記サンプルホールド回路１４が前記電流検出回路１１の出力電圧をサンプリングするタイミングは、前記スイッチング素子Ｑが１周期前にオンとなったときの前記ゲート駆動信号Ｖgのパルス幅に基づくものである。故に、厳密には前記サンプル・タイミングは、現周期において前記スイッチング素子Ｑがオンとなる時間幅（Ｔon）を基準として求められたものではない。この為、前記スイッチング素子Ｑがオンとなって期間の１／２のタイミングと、前記サンプルホールド回路１４によるサンプリング・タイミングとの間に若干のずれが生じることが否めない。具体的には前記スイッチング素子Ｑがオン幅Ｔonの変化分の１／２だけ、サンプリング・タイミングがずれる。

しかしながら前記制御回路２０による前記パワー半導体モジュール１０のインバータ制御においては、定常時には前記ハーフブリッジ回路ＨＢのパルス的に出力される電流が滑らかに変化する離散的な正弦波電流波形となるように、前記ゲート駆動信号Ｖgのパルス幅を緩やかに変化させている。従って上述した如くタイミング制御されるサンプル信号ＳＨに前記ゲート駆動信号Ｖgの１周期のずれに起因する誤差があっても、その誤差は殆ど無視できる程度である。

故に前記サンプルホールド回路１４は、実質的に前記スイッチング素子Ｑのオン期間における略１／２のタイミングで当該スイッチング素子Ｑに流れる電流を、つまり前記スイッチング素子Ｑのオン期間に流れる電流の平均値をサンプリングすることができる。そして前記サンプルホールド回路１４は、サンプリングした前記電流検出回路１１の出力電圧（前記スイッチング素子Ｑのオン期間に流れる電流の平均値）を、前記キャリアクロック信号Ｆcの１周期に亘って保持することになる。

尚、前記サンプル信号ＳＨのパルス幅を短くして前記各サンプルホールド回路１４における前記スイッチ素子ＳＷのオン時間Δｔaを短くすると前記コンデンサＣを十分に充電することができず、前記電流検出回路１１の出力電圧を確実に保持することができなくなる。逆に前記サンプル信号ＳＨのパルス幅を長くして前記スイッチ素子ＳＷのオン時間Δｔaを長くすると、キャリア周期中における前記電流検出回路１１の出力電圧の平均値に対する誤差が大きくなる。従って、例えばキャリア周期が１００μ秒である場合、前記スイッチ素子ＳＷのオン時間Δｔaを１μ秒程度に設定し、また前記コンデンサＣの容量を１ｎＦ程度に設定して、そのサンプリング誤差が大きくならないように工夫することが好ましい。但し、これらの各値については、電流検出条件や許容検出誤差等の仕様に応じて設定すれば良いことは勿論のことである。

ここで前記絶縁回路２５（２５ａ,２５ｂ,２５ｃ）として、その入力電圧を精度良く伝達する入出力特性に優れたものを用いた場合、一般的にその応答遅延時間が長いことが否めない。例えば零電圧（０Ｖ）からその最大電圧までの立ち上がり時間が１０μ秒の絶縁回路２５（２５ａ,２５ｂ,２５ｃ）を用いると仮定する。そして前記ハーフブリッジ回路ＨＢの出力電流の周波数が１００Ｈzであり、その振幅が許容最大電流の正弦波であり、これを１０ｋＨzのキャリア周波数でスイッチング制御していると仮定する。

すると前記ハーフブリッジ回路ＨＢの出力電流が零からその最大値に到達するまで（１／４サイクル）、２５回スイッチングされることになる。従って１キャリア周期での電圧変化量は、最大出力電圧範囲の［１／２５］となる。従ってこの場合、単純計算で前記絶縁回路２５（２５ａ,２５ｂ,２５ｃ）は、４００ナノ秒で入力電圧波形に追従してその出力電圧を得ることになる。従って前記絶縁回路２５（２５ａ,２５ｂ,２５ｃ）は、前述した電流検出回路１１（１１ａ,１１ｂ,１１ｃ）の出力電圧を、十分に余裕を持って精度良く伝達し得ることになる。

一方、前記演算装置２１は、前記サンプルホールド回路１４から絶縁回路２５を介して取得した情報に基づいて演算器２１ｂにより前記半導体スイッチング素子Ｑおよび前記フリーホイリング・ダイオードＤにそれぞれ流れた電流を算出し、その算出結果に応じて前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）のスイッチング制御に必要な信号（フィードバック信号）を生成する。そして、例えばＰＷＭ変調器２１ｃは、前記演算器２１ｂが求めた信号（フィードバック信号）に従って前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）をオン・オフ駆動する為のパルス幅変調したオン・オフ制御信号をそれぞれ生成する。このようにして生成されたオン・オフ制御信号が、前述したように前記絶縁回路２６を介して前記駆動回路２３に伝達される。そして前記オン・オフ制御信号に基づいて前記ゲート駆動信号Ｖg1,Ｖg2〜Ｖg6が生成されて前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）が互いに関連したタイミングでそれぞれスイッチング駆動される。

このように本発明に係る電力変換装置においては、前記電流検出回路１１（１１ａ,１１ｂ,１１ｃ）の出力電圧を、前記半導体スイッチング素子Ｑのスイッチング周期に同期させて前記サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）にてサンプル保持し、このサンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）の出力電圧を前記絶縁回路２５（２５ａ,２５ｂ,２５ｃ）を介して伝達すると言う構成を採用している。この結果、前記絶縁回路２５（２５ａ,２５ｂ,２５ｃ）の応答遅延時間の影響を殆ど受けることなく、前記電流検出回路１１（１１ａ,１１ｂ,１１ｃ）の出力電圧が示す情報を前記制御回路２０側に精度良く伝達することができる。

またこの電力変換装置においては、前記制御回路２０側から前記絶縁回路２６を介して伝達された前記ゲート駆動信号Ｖgから、前記サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）の動作を制御するサンプル信号ＳＨを生成している。しかも前記ゲート駆動信号Ｖgのパルス幅を計測し、計測したパルス幅の１／２の時間だけ前記ゲート駆動信号Ｖgの立ち上がりタイミングから遅れたタイミングで前記サンプル信号ＳＨを生成している。従って前記制御回路２０側から、敢えて絶縁回路を介して前記キャリアクロック信号を前記パワー半導体モジュール１０側に伝達しなくても、前記サンプル信号ＳＨを前記キャリアクロック信号に同期させて得ることができる。しかも前記スイッチング素子Ｑのオン期間における略１／２のタイミングで前記サンプル信号ＳＨを得ることができる。

従って上記構成の電力変換装置によれば、前記絶縁回路２５（２５ａ,２５ｂ,２５ｃ）を介して前記パワー半導体モジュール１０側と前記制御回路２０側とを絶縁分離する場合であっても、前記電流検出回路１１（１１ａ,１１ｂ,１１ｃ）にて検出され、前記絶縁回路２５（２５ａ,２５ｂ,２５ｃ）を介して伝達する電圧信号の変化を少なくすることができる。従って前記絶縁回路２５（２５ａ,２５ｂ,２５ｃ）の伝達特性に起因して発生する誤差自体も少なくすることができ、前記各ハーフブリッジ回路ＨＢの出力電流に応じて前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）をそれぞれ適切なタイミングでスイッチング制御することが可能となる。故に高精度なスイッチング制御を実現することが可能である。

更には前述した如く絶縁回路２６を介して前記パワー半導体モジュール１０側に伝達されたゲート駆動信号Ｖｇから前記サンプル信号ＳＨを生成するので、前記キャリアクロック信号Ｆcを伝達する為の絶縁回路が不要である。従って絶縁回路を介する信号（情報）伝達の数を減らし得る分、つまり前記キャリアクロック信号Ｆcを伝達する必要がない分、全体的な回路構成の簡素化を図ることが可能である。また前記半導体モジュール１０側と前記制御回路２０側とを簡易にして効果的に絶縁分離することが可能となるので、前記パワー半導体モジュール１０および前記制御回路２０のプリント回路基板への実装の容易化を図り得る。更にはプリント回路基板に対する部品配置等の実装上の制約を緩和することででき、以て電力変換装置全体のコンパクト化を図ることができる等の効果が奏せられる。

図６は本発明の別の実施形態に係る電力変換装置の要部概略構成を示している。この電力変換装置は、前記電流検出回路１１ａ,１１ｂ,１１ｃを用いて下側アームを構成する前記半導体スイッチング素子Ｑ４,Ｑ５,Ｑ６に流れる電流を検出することに加えて、電流検出回路１２ａ,１２ｂ,１２ｃを用いて前記半導体スイッチング素子Ｑ４,Ｑ５,Ｑ６にそれぞれ逆並列に接続されたフリーホイリング・ダイオードＤ４,Ｄ５,Ｄ６に流れる電流を検出するように構成したものである。これらのフリーホイリング・ダイオードＤ４,Ｄ５,Ｄ６にそれぞれ流れる電流は、上側アームを構成する前記半導体スイッチング素子Ｑ１,Ｑ２,Ｑ３に流れる電流に相当する。従って前記電流検出回路１２ａ,１２ｂ,１２ｃは、前記フリーホイリング・ダイオードＤ４,Ｄ５,Ｄ６に流れる電流から、前記半導体スイッチング素子Ｑ１,Ｑ２,Ｑ３に流れる電流を等価的に検出する役割を担う。

また前記フリーホイリング・ダイオードＤ４,Ｄ５,Ｄ６（半導体スイッチング素子Ｑ１,Ｑ２,Ｑ３）に流れる電流は、前記半導体スイッチング素子Ｑ４,Ｑ５,Ｑ６に流れる電流と位相が１８０°異なるものである。しかも前記ハーフブリッジ回路ＨＢの上側アームと下側アームには、半周期毎に交互に電流が流れる。これ故、前記電流検出回路１１ａ,１１ｂ,１１ｃと前記電流検出回路１２ａ,１２ｂ,１２ｃとは、半周期毎に交互に電流を検出する。従って前記電流検出回路１１ａ,１１ｂ,１１ｃの出力電圧と、前記電流検出回路１２ａ,１２ｂ,１２ｃの出力電圧とを加算する加算器１３ａ,１３ｂ,１３ｃは、前記各ハーフブリッジ回路ＨＢに流れる電流を、１周期に亘って合成して出力することになる。

この実施形態では上述した如く１周期に亘って前記各ハーフブリッジ回路ＨＢに流れる電流を求めた前記加算器１３ａ,１３ｂ,１３ｃの出力電圧を、前記サンプルホールド回路１４ａ,１４ｂ,１４ｃにてサンプリングし、これを保持する。そして前記サンプルホールド回路１４ａ,１４ｂ,１４ｃに保持された電圧を、前記絶縁回路２５ａ,２５ｂ,２５ｃを介して前記制御回路２０側に伝達するように構成される。

ここで前記ＡＤ変換器２１ａの前段に設けられた電圧調整回路１６ａ,１６ｂ,１６ｃは、前記サンプルホールド回路１４ａ,１４ｂ,１４ｃから前記絶縁回路２５ａ,２５ｂ,２５ｃを介して伝達された電圧信号を、前記ＡＤ変換器２１ａのダイナミックレンジに合わせて電圧調整する役割を担う。また同時に前記電圧調整回路１６ａ,１６ｂ,１６ｃは、利得調整とオフセット調整とによって前記電圧信号を補正する役割も担う。

即ち、前述した半導体スイッチング素子Ｑおよびフリーホイリング・ダイオードＤの各電流検出端子を介して検出されるセンス電流Ｉsは、理想的には該半導体スイッチング素子Ｑおよびフリーホイリング・ダイオードＤにそれぞれ流れる主電流に比例したものであり、その電流比は当該素子のメイン領域とセンス領域の面積比に応じて決定される。しかしながら各素子のデバイス構造や、レイアウトの違いによって上記電流比に誤差が生じることが否めない。このような誤差に対して前記電圧調整回路１６ａ,１６ｂ,１６ｃは、前述した利得調整とオフセット調整とによって前記電圧信号を補正することで、前記半導体スイッチング素子Ｑおよび前記フリーホイリング・ダイオードＤにそれぞれ流れる電流の検出精度を高める。

この結果、前記演算装置２１においては、前記半導体スイッチング素子Ｑおよび前記フリーホイリング・ダイオードＤを介してパルス的に流れる電流から、前記半導体スイッチング素子Ｑおよび前記フリーホイリング・ダイオードＤが形成したハーフブリッジ回路ＨＢから出力される電流に相当する電流情報をフィードバック信号として高精度に得ることが可能となる。そして前記半導体スイッチング素子Ｑをスイッチング制御する為の制御信号を精度良く生成することが可能となる。

尚、本発明は上述した実施形態に限定されるものではない。ここでは６個の半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６を備えて３組のハーフブリッジ回路を構成したパワー半導体モジュール１０を例に説明したが、２組のハーフブリッジ回路を備えたパワー半導体モジュール１０に対しても同様に適用可能である。また１組のハーフブリッジ回路を構成する半導体モジュール１０に対しても同様に適用可能なことは言うまでもない。

また前記フリーホイリング・ダイオードＤのセンス電流Ｉsの検出に代えて、前記ハーフブリッジ回路を構成する一対のスイッチング素子Ｑのそれぞれのセンス電流Ｉsを検出するように構成することも勿論可能である。また前記ゲート駆動信号Ｖg6に代えて前記ゲート駆動信号Ｖg4,Ｖg5から、或いは前記ゲート駆動信号Ｖg1,Ｖg2,Ｖg3から前記サンプル信号ＳＨを生成することも勿論可能である。

更には前記絶縁回路２５ａ,２５ｂ,２５ｃの具体的な構成についても、その伝達特性の直線性や遅延応答特性を考慮し、電力変換装置の仕様を満たすようなものであれば適宜採用可能である。また前記サンプルホールド回路１４ａ,１４ｂ,１４ｃについても、電力変換装置の仕様を満たす特性を有するものとして実現すれば十分である。また前述した三相交流用のインバータ装置以外の種々方式のコンバータ装置、即ち、従来より種々提唱されている各種方式の電力変換装置に本発明を同様に適用可能なことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１０ 半導体モジュール
１１（１１ａ,１１ｂ,１１ｃ） 電流検出回路
１２（１２ａ,１２ｂ,１２ｃ） 電流検出回路
１３（１３ａ,１３ｂ,１３ｃ） 加算器
１４（１４ａ,１４ｂ,１４ｃ） サンプルホールド（ＳＨ）回路
１５ サンプル信号生成回路
１５ａ ゲート信号検出回路（比較器）
１５ｂ パルス幅計測回路（アップカウンタ）
１５ｃ パルス幅演算回路（ラッチ回路）
１５ｄ パルス生成回路（１ショット回路）
１５ｅ レベル変換回路
１５ｈ ダウンカウンタ
１６（１６ａ,１６ｂ,１６ｃ） 電圧調整回路
２０ 制御回路
２１ 演算装置
２１ａ ＡＤ変換器
２１ｂ 演算部
２１ｃ ＰＷＭ変調器
２２ 制御部
２３ 駆動回路
２５（２５ａ,２５ｂ,２５ｃ） 絶縁回路
２６ 絶縁回路

Claims (7)

1. 直列に接続されてハーフブリッジ回路を形成し、互いに関連してオン・オフ駆動される一対または複数対の半導体スイッチング素子、および前記各半導体スイッチング素子にそれぞれ逆並列に設けられる複数のフリーホイリング・ダイオードを備えたパワー半導体モジュールと、
   第１の絶縁回路を介して前記パワー半導体モジュールから絶縁分離して設けられて前記各半導体スイッチング素子をそれぞれオン・オフ駆動するゲート駆動信号を生成する制御回路とを備えた電力変換装置であって、
   前記パワー半導体モジュールは、前記ハーフブリッジ回路に流れる電流を検出する電流検出回路と、
   この電流検出回路にて検出された電流に相当する電圧を一定期間保持し、保持した電圧を第２の絶縁回路を介して前記制御回路に伝達するサンプルホールド回路と、
   前記第１の絶縁回路を介して前記制御回路から伝達された前記ゲート駆動信号に基づいて前記サンプルホールド回路を駆動するサンプル信号を生成するサンプル信号生成回路と
   を具備したことを特徴とする電力変換装置。
2. 前記電流検出回路は、前記半導体スイッチング素子に流れる電流、および前記フリーホイリング・ダイオードに流れる電流をそれぞれ検出する第１および第２の電流検出器と、これらの第１および第２の電流検出回路の各出力を加算する加算器とからなる請求項１に記載の電力変換装置。
3. 前記サンプルホールド回路は、前記半導体スイッチング素子のスイッチング周期に同期して前記電流検出回路の出力信号をサンプリングして、次のサンプリング・タイミングまで保持するものである請求項１に記載の電力変換装置。
4. 前記サンプル信号生成回路は、前記第１の絶縁回路を介して前記制御回路から伝達された前記ゲート駆動信号を波形整形して当該ゲート駆動信号のパルス幅を検出するパルス幅計測回路と、波形整形した前記ゲート駆動信号の立ち上がりタイミングを基準として前記パルス幅計測手段が１周期前のゲート駆動信号から検出したパルス幅の１／２の時間が経過したタイミングで前記サンプル信号を生成するパルス生成回路とを備える請求項１に記載の電力変換装置。
5. 前記パワー半導体モジュールは、三相交流電源の各相に対応する３組のハーフブリッジ回路を構成する６個の半導体スイッチング素子、および６個のフリーホイリング・ダイオードを備えて三相交流負荷に対するインバータ装置を形成したものである請求項１に記載の電力変換装置。
6. 前記制御回路は、前記ハーフブリッジ回路から出力される電流が正弦波となるように前記ゲート駆動信号のパルス幅を制御するものである請求項５に記載の電力変換装置。
7. 前記パワー半導体モジュールは、１組または２組のハーフブリッジ回路を構成する一対または二対の前記半導体スイッチング素子、および前記各半導体スイッチング素子にそれぞれ逆並列に接続される前記フリーホイリング・ダイオードをそれぞれ備え、
   前記１組または２組のハーフブリッジ回路の出力端にインダクタンスを介して接続される出力回路と協働して、前記インダクタンスに流れる電流を制御して前記出力回路に所定の電圧を得るコンバータ装置を形成するものである請求項１に記載の電力変換装置。

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