JP2017099069A

JP2017099069A - インバータ

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Publication number: JP2017099069A
Application number: JP2015226417A
Authority: JP
Inventors: 平形　政樹; Masaki Hirakata; 政樹平形; 小高　章弘; Akihiro Odaka; 章弘小高
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2015-11-19
Filing date: 2015-11-19
Publication date: 2017-06-01
Anticipated expiration: 2035-11-19
Also published as: JP6631191B2

Abstract

【課題】各相出力電流の検出精度を向上させて所望のトルク制御等を可能にしたインバータを提供する。【解決手段】インバータ主回路の上下アーム内の直列接続点を一相分の交流出力端子とし、かつ、各相下アームのスイッチング素子と負側直流母線との間に、電流検出手段２ｘ，２ｙ，２ｚをそれぞれ接続してなるインバータにおいて、各相下アームの負側直流母線側の電位を互いに独立させて個別のグラウンド電位ＧＮＤ（Ｘ），ＧＮＤ（Ｙ），ＧＮＤ（Ｚ）とし、当該相のグラウンド電位と同一のグラウンド電位を有するサンプルホールド手段２０５ｘにより電流検出手段２ｘの出力信号をサンプルホールドし、その出力信号を、ノイズ除去手段２０６ｘを介してＣＰＵ２０１に入力し、Ａ／Ｄ変換して当該相の出力電流を演算する。【選択図】図１

Description

本発明は、各相出力電流の検出精度を向上させたインバータに関するものである。

従来、インバータの各相出力電流を検出する技術は種々、提供されている。
例えば、特許文献１には、三相インバータの各相の下アームに電流検出手段を設け、電流検出用のサンプリング信号を特定相のＰＷＭ信号に同期させて各相の出力電流を検出し、その電流検出値に基づいてインバータを制御することが記載されている。

図１１は、特許文献１に記載された三相インバータの主要部を概略的に示したものである。
図１１において、１０は直流電源、Ｐ，Ｎはその正極,負極、１ｕ,１ｖ,１ｗは三相（Ｕ, Ｖ, Ｗ相）各相の上アームの半導体スイッチング素子、１ｘ,１ｙ,１ｚは同じく下アームの半導体スイッチング素子、２ｘ,２ｙ,２ｚはシャント抵抗等からなる電流検出手段、３はＣＰＵ等の制御演算部を含む制御回路、Ｕ，Ｖ，Ｗは交流出力端子である。
この回路では、各相下アームの負側直流母線の電位を、制御回路３及び電流検出手段２ｘ,２ｙ,２ｚの共通グラウンド電位ＧＮＤとしている。

ここで、上記の共通グラウンド電位点は、それぞれ接続線を介して直流電源１０の負極Ｎに接続されているが、これらの接続線上にはラインインダクタンスＬ_ｎが存在する。
このラインインダクタンスＬ_ｎには、例えばＵ相電流ｉ_ｕがｉ_ｕ１→ｉ_ｕ２のように下アームから上アームに転流する際、スイッチング素子１ｘのターンオフに伴って数式１の電圧（ノイズ電圧）Ｖ_ｎが誘起される。この起電圧Ｖ_ｎによって循環電流ｉ_ＬＯＯＰが流れるので、インバータの高周波スイッチングに伴って循環電流ｉ_ＬＯＯＰが高周波ノイズを発生させ、電流検出手段２ｘ,２ｙ,２ｚや制御回路３を誤動作させる原因となる。

なお、上アームから下アームへ転流する時も同様に起電圧が発生するが、その極性は、下アームから上アームへの転流時に対して逆になる。このようなラインインダクタンスＬ_ｎに起因した起電圧Ｖ_ｎや循環電流ｉ_ＬＯＯＰは、Ｖ相,Ｗ相における転流時にも同様に発生するものである。

上述した問題への対策としては、図１２に示す従来技術のように、各相下アームのグラウンド電位を独立させ、負側直流母線をインダクタンス等により交流的に分離することが考えられる。この場合、制御回路３及びＶ相下アームのグラウンド電位ＧＮＤ（Ｙ）を基準グラウンド電位とし、この電位と交流的に分離された他相（Ｕ相,Ｗ相）下アームのグラウンド電位をＧＮＤ（Ｘ）,ＧＮＤ（Ｚ）とする。

図１２に示す回路構成によれば、図１１のような共通グラウンド電位ＧＮＤを経由する循環電流ｉ_ＬＯＯＰを抑制することは可能であるが、各相のグラウンド電位間、すなわちＧＮＤ（Ｘ），ＧＮＤ（Ｙ），ＧＮＤ（Ｚ）間で、起電圧Ｖ_ｎに起因して以下のような問題が生じる。
すなわち、図１３に示すように、Ｕ相下アームの電流検出手段２ｘのグラウンド電位はＧＮＤ（Ｘ）であるため、その出力信号Ａをグラウンド電位がＧＮＤ（Ｙ）である制御回路３内のＡ／Ｄ変換手段３ａ（Ｓ_ＡＤはＡ／Ｄ変換のタイミング信号）に伝送すると、起電圧Ｖ_ｎによって電位差を生じているグラウンド電位ＧＮＤ（Ｘ），ＧＮＤ（Ｙ）間に高周波ノイズが発生し、このノイズが信号Ａに重畳されるため電流検出誤差の原因となる。これは、Ｗ相下アームの電流検出手段２ｚの出力信号を制御回路３に伝送する場合も同様である。

上記のノイズを電流検出信号から除去する対策として、特許文献２には、電流検出信号をローパスフィルタに通してからサンプルホールドし、制御回路に伝送することが開示されている。
図１４は、この場合の回路構成を概略的に示したものであり、４はローパスフィルタ、５はサンプルホールド手段、Ｓ_ＳＨはサンプルホールドのタイミング信号である。

図１４に示すように、Ｕ相下アームの電流検出手段２ｘの出力信号Ａはローパスフィルタ４により高周波ノイズが除去されて信号Ｂとなり、サンプルホールド手段５に入力される。サンプルホールド手段５からは、タイミング信号Ｓ_ＳＨによりホールドされた信号ＣがＡ／Ｄ変換手段３ａに向けて出力されることになる。ここで、制御回路３及びサンプルホールド手段５は共通のグラウンド電位ＧＮＤ（Ｙ）を有している。

特許第５４８０５９３号公報（段落［００１１］〜［００１７］、図３等）特許第３２４０５３５号公報（図１,図６等）

図１４に示した構成において、インバータの各アームを流れる電流はスイッチングによって断続的になるので、例えば、グラウンド電位ＧＮＤ（Ｘ）から見た電流検出手段２ｘの出力信号（電流検出値に相当する電圧）Ａは、図１５（ａ）のようなパルス状となる。しかしながら、ローパスフィルタ４には動作遅れがあるため、グラウンド電位ＧＮＤ（Ｙ）から見た出力信号Ｂは図１５（ｂ）のように波形が鈍り、これをサンプルホールドする結果、同じグラウンド電位ＧＮＤ（Ｙ）を有するサンプルホールド手段５の出力信号Ｃは図１５（ｃ）のようになる。なお、図１５において、Ｔ_ＳＨはサンプルホールドのタイミング、Ｔ_ＡＤはＡ／Ｄ変換のタイミングである。

このため、従来では、図１５（ａ）に示す源信号Ａ（電流検出値ｉ_１に相当）が、Ａ／Ｄ変換手段３ａに入力される時点では図１５（ｃ）の信号Ｂ（同じくｉ_２に相当）に減衰してしまうことになり、結果として電流検出誤差が発生するという問題があった。
そこで、本発明の解決課題は、各相出力電流の検出精度を向上させて所望のトルク制御等を可能にしたインバータを提供することにある。

上記課題を解決するため、請求項１に係る発明は、半導体スイッチング素子をそれぞれ有する上アーム及び下アームを直列に接続して一相分の上下アームを構成し、複数の前記上下アームを正側直流母線と負側直流母線との間に互いに並列に接続して各上下アーム内の上アームと下アームとの直列接続点を一相分の交流出力端子とし、かつ、各相の前記下アームの半導体スイッチング素子と前記負側直流母線との間に、各相の出力電流を検出するための電流検出手段をそれぞれ接続してなる主回路と、
前記電流検出手段の出力信号を用いて、前記半導体スイッチング素子をオン・オフ制御する制御回路と、
を備えたインバータにおいて、
前記制御回路は、
各相下アームの前記負側直流母線側の電位を互いに独立させてそれぞれ個別の下アームグラウンド電位とし、前記下アームグラウンド電位と同一のグラウンド電位を有するサンプルホールド手段により当該相の電流検出手段の出力信号をサンプルホールドすると共に、前記サンプルホールド手段の出力信号を、ノイズ除去手段を介して制御演算部に入力し、前記制御演算部は、前記ノイズ除去手段からの入力信号をＡ／Ｄ変換して当該相の出力電流を演算するものである。

請求項２に係る発明は、請求項１に記載したインバータにおいて、各相の前記下アームグラウンド電位のうちの何れかを、前記制御演算部のグラウンド電位としたものである。

請求項３に係る発明は、請求項１または２に記載したインバータにおいて、前記サンプルホールド手段は、ＰＷＭ制御を行うためのキャリアに同期させて前記電流検出手段の出力信号をサンプルホールドするものである。

請求項４に係る発明は、請求項２に記載したインバータにおいて、前記サンプルホールド手段は、ＰＷＭ制御を行うためのキャリアに同期させて前記電流検出手段の出力信号をサンプルホールドし、前記制御演算部は、前記サンプルホールドのタイミングと同じタイミングで、下アームグラウンド電位が前記制御演算部のグラウンド電位と等しい相の前記ノイズ除去手段の出力信号をＡ／Ｄ変換するものである。

請求項１,３に係る発明によれば、ノイズ除去手段の動作遅れによる電流検出誤差を低減して電流検出精度を向上させると共に、主回路のスイッチング時にラインインダクタンスに起因して発生する高周波ノイズを低減することができる。

請求項２,４に係る発明によれば、制御演算部のグラウンド電位を何れかの下アームグラウンド電位と共通にすることにより、制御回路と主回路との間の一部の絶縁手段が不要になり、インバータの低価格化及び小型化が可能になる。

本発明の第１実施形態に係る三相インバータの全体構成図である。図１における下アームゲート駆動回路の電源回路の構成図である。図１における下アームゲート駆動回路の電源回路の構成図である。図１における電流検出手段の構成図である。本発明の第１実施形態において、電流検出値をサンプルホールドし、Ａ／Ｄ変換するタイミングを説明するための波形図である。本発明の第１実施形態における主要部の構成図である。図６における各信号の波形図である。本発明の第２実施形態に係る三相インバータの全体構成図である。本発明の第２実施形態において、電流検出値をサンプルホールドし、Ａ／Ｄ変換するタイミングを説明するための波形図である。本発明の第２実施形態に適用可能なコモンモードチョークコイルの説明図である。特許文献１に記載された三相インバータの概略的な構成図である。他の従来技術を示す三相インバータの概略的な構成図である。グラウンド電位間に発生するノイズ等の説明図である。特許文献２に記載された従来技術の主要部を示す構成図である。図１４における各信号の波形図である。

以下、図に沿って本発明の実施形態を説明する。まず、図１は本発明の第１実施形態に係る三相インバータの全体構成図である。この第１実施形態は、請求項１に係る発明に相当する。
図１において、１００は三相インバータの主回路、２００はその制御回路である。主回路１００において、前記同様に１０は直流電源、Ｐ，Ｎはその正極,負極、１ｕ,１ｖ,１ｗは各相の上アームの半導体スイッチング素子、１ｘ,１ｙ,１ｚは各相の下アームの半導体スイッチング素子、６ｕ,６ｖ,６ｗ，６ｘ,６ｙ,６ｚは各スイッチング素子のゲート駆動回路、Ｇｕ,Ｇｖ,Ｇｗ，Ｇｘ,Ｇｙ,Ｇｚはゲート信号、Ｕ，Ｖ，Ｗは交流出力端子、Ｍは負荷としての電動機である。

スイッチング素子１ｕ,１ｖ,１ｗ，１ｘ,１ｙ,１ｚは、逆並列に接続された還流ダイオードをそれぞれ備えている。ここで、各スイッチング素子は図示するＩＧＢＴに何ら限定されず、ＦＥＴやパワトランジスタ等であっても良い。
また、２ｘ,２ｙ,２ｚは、下アームのスイッチング素子１ｘ,１ｙ,１ｚの出力側と負側直流母線との間にそれぞれ接続されたシャント抵抗等からなる電流検出手段である。これらの電流検出手段２ｘ,２ｙ,２ｚの負側直流母線側は、互いに独立したグラウンド電位ＧＮＤ（Ｘ），ＧＮＤ（Ｙ），ＧＮＤ（Ｚ）によってそれぞれ接地されている。

次に、制御回路２００の構成を説明する。
制御回路２００は制御演算部としてのＣＰＵ２０１を有し、このＣＰＵ２０１は、ＰＷＭ演算手段２０２、サンプルホールドタイミング生成手段２０３、及びＡ／Ｄ変換手段２０４を備えている。

ＣＰＵ２０１は、サンプルホールドタイミング生成手段２０３から出力されるタイミング信号により、各相の出力電流に相当する電流検出値ｉ_ｘ１，ｉ_ｙ１，ｉ_ｚ１をサンプルホールド手段２０５ｘ，２０５ｙ，２０５ｚから取り込み、ローパスフィルタや光絶縁アンプ等からなるノイズ除去手段２０６ｘ，２０６ｙ，２０６ｚを介してＡ／Ｄ変換手段２０４に取り込む。なお、インバータの下アームの電流検出値から各相の出力電流を検出する方法は、例えば、前述した特許文献１や特開平６−９８５６４号公報等により広く知られているため、ここでは説明を省略する。

ＣＰＵ２０１では、入力された電流検出値を所定のタイミングでＡ／Ｄ変換してトルクを演算し、そのトルク演算値が外部からのトルク指令に一致するように所定幅のＰＷＭパルスをＰＷＭ演算手段２０２にて演算する。
ＰＷＭ演算手段２０２から出力されたＰＷＭパルスは、絶縁用のフォトカプラＰＣ１〜ＰＣ４，ＰＣ６，ＰＣ８を介し、ゲート信号Ｇｕ〜Ｇｚとして各ゲート駆動回路６ｕ〜６ｚに伝送される。ゲート駆動回路６ｕ〜６ｚは、ゲート信号Ｇｕ〜Ｇｚを所定の駆動パルスに変換してスイッチング素子１ｕ〜１ｚのゲートに与え、これらをオン・オフさせて電動機Ｍに印加する三相交流電圧を生成する。他のフォトカプラＰＣ５，ＰＣ７，ＰＣ９は、サンプルホールドタイミング信号を絶縁してサンプルホールド手段２０５ｘ，２０５ｙ，２０５ｚに送出するためのものである。
なお、ＰＷＭパルスの生成方法や電流フィードバックによって電動機Ｍのトルクを制御する方法は周知であるため、ここでは説明を省略する。

この制御回路２００において、図中の破線は各グラウンド電位の境界を示している。電流検出値ｉ_ｘ１が入力されるサンプルホールド手段２０５ｘのグラウンド電位は電流検出手段２ｘと同様にＧＮＤ（Ｘ）であり、電流検出値ｉ_ｙ１が入力されるサンプルホールド手段２０５ｙのグラウンド電位は電流検出手段２ｙと同様にＧＮＤ（Ｙ）であり、電流検出値ｉ_ｚ１が入力されるサンプルホールド手段２０５ｚのグラウンド電位は電流検出手段２ｚと同様にＧＮＤ（Ｚ）である。
更に、ＣＰＵ２０１のグラウンド電位は、上記ＧＮＤ（Ｘ），ＧＮＤ（Ｙ），ＧＮＤ（Ｚ）から独立したＧＮＤ（Ｃ）となっている。

下アームのゲート駆動回路６ｘ，６ｙ，６ｚの電源回路としては、図２に示すように、インダクタ８を利用して単一の直流電源７により各相の下アームのグラウンド電位ＧＮＤ（Ｘ），ＧＮＤ（Ｙ），ＧＮＤ（Ｚ）を交流的に分離したものを使用することができる。あるいは、図３に示すように、相ごとに絶縁された直流電源７ｘ，７ｙ，７ｚを有する電源回路を用いてもよい。なお、図２，図３において、ＶＰ（Ｘ），ＶＰ（Ｙ），ＶＰ（Ｚ）は各相の電源回路の正極を示す。

次に、図１の電流検出手段２ｘ，２ｙ，２ｚについて、図４を参照しつつ説明する。これらの電流検出手段の構成は同一であるため、ここではＵ相下アームに設けられた電流検出手段２ｘを例に挙げて説明する。

図４において、電流検出手段２ｘが接続される下アームのスイッチング素子１ｘは、スイッチング素子本体及び還流ダイオードにそれぞれ補助電極１ｘａ，１ｘｂを備えており、いわゆるマルチ電極を有する素子である。電流検出手段２ｘは、補助電極１ｘａ，１ｘｂに流れる電流を検出する抵抗２ｘａ，２ｘｂと、これらの抵抗２ｘａ，２ｘｂによる電圧降下を加算する加算器２ｘｃと、により構成されている。
上記構成により、Ｕ相下アームを流れる電流に比例した電圧を加算器２ｘｃから出力させ、その電圧を電流検出値ｉ_ｘ１として図１のサンプルホールド手段２０５ｘに入力する。

次いで、電流検出値をサンプルホールドし、Ａ／Ｄ変換するタイミングを、図５に基づいて説明する。図５は、Ｕ相下アームの電流検出値を得る場合の例である。
図１のＰＷＭ演算手段２０２は、ＰＷＭパルスを生成するために図５（ａ）のキャリア（三角波）を用いているが、このキャリアの山のタイミングＴ_ＳＨにて、サンプルホールド手段２０５ｘが電流検出値ｉ_ｘ１をサンプルホールドし、ｉ_ｘ２として出力する。前述したように、タイミングＴ_ＳＨはサンプルホールドタイミング生成手段２０３によって生成されるものである。

サンプルホールド手段２０５ｘから出力される電流検出値ｉ_ｘ２は、グラウンド電位ＧＮＤ（Ｘ）から見るとノイズ成分が重畳されていないが（図５（ｃ））、ＣＰＵ２０１のグラウンド電位ＧＮＤ（Ｃ）から見ると、図５（ｂ）のゲート信号Ｇｘによるスイッチングノイズが重畳している（図５（ｄ））。
そこで、電流検出値ｉ_ｘ２が入力されるノイズ除去手段２０６ｘの出力ｉ_ｘ３が整定したタイミング、すなわち図５におけるタイミングＴ_ＡＤで、Ａ／Ｄ変換手段２０４によりｉ_ｘ３をＡ／Ｄ変換する（図５（ｅ））。このＡ／Ｄ変換のタイミングＴ_ＡＤは、ノイズ除去手段２０６ｘのステップ応答に基づいて予め算定しておけば良い。

ここではＵ相下アームの電流検出値ｉ_ｘ１について説明したが、Ｖ相，Ｗ相下アームの電流検出値ｉ_ｙ１，ｉ_ｚ１についても同様である。上述したようなタイミングで各相の電流検出値をサンプルホールドし、Ａ／Ｄ変換することにより、Ｕ，Ｖ，Ｗ相の電流検出タイミングの同時性が確保される。

図６は、第１実施形態を、前述した図１４と対比して説明するための主要部の構成図であり、図１と同一の部分には同一の符号を付してある。なお、図６において、Ａ’は電流検出手段２ｘの出力信号、Ｂ’はサンプルホールド手段２０５ｘの出力信号、Ｃ’はノイズ除去手段２０６ｘの出力信号である。また、図７はこれらの信号の波形図であり、請求項３に係る発明に相当している。

第１実施形態では、電流検出値ｉ_ｘ１に相当する電圧を、グラウンド電位がＧＮＤ（Ｘ）であるサンプルホールド手段２０５ｘによってホールドする。このため、図７（ｂ）の信号Ｂ’のように、グラウンド電位ＧＮＤ（Ｘ），ＧＮＤ（Ｃ）間で発生する高周波ノイズの影響を受けることなく、電流検出値ｉ_ｘ１をホールドすることができる。
また、サンプルホールド手段２０５ｘの後段にノイズ除去手段２０６ｘを設けたことで、図７（ｃ）の信号Ｃ’から明らかなように、ノイズ除去手段２０６ｘの動作遅れによる波形歪は発生することはない。なお、Ａ／Ｄ変換は、ノイズ除去後の信号Ｃ’が整定したタイミングＴ_ＡＤにて行う。

更に、第１実施形態では、図１２と同様に各相下アームのグラウンド電位を互いに独立したＧＮＤ（Ｘ）, ＧＮＤ（Ｙ）, ＧＮＤ（Ｚ）とし、これらのグラウンド電位を一括して直流電源１０の負極Ｎに接続することにより、図１１に示した循環電流ｉ_ＬＯＯＰが発生せず、高周波ノイズによる制御回路２００や電流検出手段の誤動作を防止することができる。

次に、図８は本発明の第２実施形態に係るインバータ装置の全体構成図である。この第２実施形態は、請求項２に係る発明に相当する。
第２実施形態における主回路１００は第１実施形態と同様であり、異なるのは制御回路２００Ａの構成である。制御回路２００ＡはＣＰＵ２０１Ａを有し、このＣＰＵ２０１Ａは、ＰＷＭ演算手段２０２Ａ、サンプルホールドタイミング生成手段２０３Ａ、及び二系統のＡ／Ｄ変換手段２０４ａ，２０４ｂを備えている。これらのＡ／Ｄ変換手段２０４ａ，２０４ｂは、後述するように予め設定されたタイミングＴ_ＡＤ１，Ｔ_ＡＤ２によってＡ／Ｄ変換をそれぞれ行う機能を有する。

ＣＰＵ２０１Ａのグラウンド電位は、主回路１００のＶ相下アームのグラウンド電位ＧＮＤ（Ｙ）に等しくなっている。そして、Ｖ相下アームのスイッチング素子１ｙに対するゲート信号Ｇｙを除き、ＰＷＭ演算手段２０２ＡからフォトカプラＰＣ１〜ＰＣ４, ＰＣ８により絶縁されたゲート信号Ｇｕ，Ｇｖ，Ｇｗ，Ｇｘ，Ｇｚをゲート駆動回路６ｕ，６ｖ，６ｗ，６ｘ，６ｚへそれぞれ伝送するように構成されている。

Ｕ相下アームの電流検出値ｉ_ｘ１及びＷ相下アームの電流検出値ｉ_ｚ１は、サンプルホールドタイミング生成手段２０３ＡからフォトカプラＰＣ５,ＰＣ９をそれぞれ介して送られるタイミング信号により、サンプルホールド手段２０５ｘ,２０５ｚにてサンプルホールドされる。これらのサンプルホールド手段２０５ｘ,２０５ｚの出力信号は、ノイズ除去手段２０６ｘ，２０６ｚを介してＣＰＵ２０１Ａ内の一方のＡ／Ｄ変換手段２０４ａに入力され、Ａ／Ｄ変換される。

また、Ｖ相下アームの電流検出値ｉ_ｙ１は、ＣＰＵ２０１Ａに直接入力され、ｉ_ｘ１,ｉ_ｚ１と同じタイミングでサンプルホールドされると共に、他方のＡ／Ｄ変換手段２０４ｂによってＡ／Ｄ変換される。
ＰＷＭ演算手段２０２ＡによるＰＷＭパルスの演算動作は第１実施形態と同様であり、前述したようにゲート信号Ｇｙ以外はフォトカプラＰＣ１〜ＰＣ４, ＰＣ８を経由してゲート信号Ｇｕ，Ｇｖ，Ｇｗ，Ｇｘ，Ｇｚに変換され、ゲート信号ＧｙはＣＰＵ２０１Ａにより直接生成されるようになっている。よって、この第２実施形態では、第１実施形態に比べてフォトカプラ等の絶縁手段を一部省略できるため、インバータの低コスト化、小型化に寄与することができる。

次に、この第２実施形態において、電流検出値をサンプルホールドしてＡ／Ｄ変換するタイミングについて、図９に基づいて説明する。なお、図９は、Ｕ相下アーム及びＶ相下アームの電流検出値を得る場合の例であり、請求項４に係る発明に相当している。

図９（ａ）のキャリアの山のタイミングＴ_ＳＨにて、図８のサンプルホールド手段２０５ｘが電流検出値ｉ_ｘ１をサンプルホールドしてｉ_ｘ２を生成すると共に、図９（ｆ）に示すように、同じタイミングＴ_ＡＤ２でＶ相下アームの電流検出値ｉ_ｙ１をＡ／Ｄ変換手段２０４ｂがＡ／Ｄ変換する。ここで、Ｖ相下アームの電流検出手段２ｙのグラウンド電位はＣＰＵ２０１Ａのグラウンド電位ＧＮＤ（Ｙ）と等しいため、前述した高周波ノイズが重畳されていない電流検出値ｉ_ｙ１に相当する電圧をＡ／Ｄ変換することができる。

また、サンプルホールド手段２０５ｘから出力される電流検出値ｉ_ｘ２は、グラウンド電位ＧＮＤ（Ｘ）から見るとノイズ成分が重畳されないが（図９（ｃ））、ＣＰＵ２０１Ａのグラウンド電位ＧＮＤ（Ｙ）から見るとゲート信号Ｇｘによるスイッチングノイズが重畳する（図９（ｄ））。
このため、第１実施形態と同様に、電流検出値ｉ_ｘ２が入力されるノイズ除去手段２０６ｘの出力ｉ_ｘ３が整定した図９のタイミングＴ_ＡＤ１で、他方のＡ／Ｄ変換手段２０４ａによりｉ_ｘ３をＡ／Ｄ変換する（図９（ｅ））。この場合のタイミングＴ_ＡＤ１も、ノイズ除去手段２０６ｘのステップ応答に基づいて予め算定しておけば良い。

ここではＵ相下アームにおける電流検出値ｉ_ｘ１について説明したが、Ｗ相下アームの電流検出値ｉ_ｚ１についても動作は同様である。上述したタイミングで各相の電流検出値をサンプルホールドし、Ａ／Ｄ変換することにより、Ｕ，Ｖ，Ｗ相の電流検出タイミングの同時性が確保される。

なお、第１,第２実施形態において、下アームのグラウンド電位ＧＮＤ（Ｘ），ＧＮＤ（Ｙ），ＧＮＤ（Ｚ）は直流的には同電位であるため、フォトカプラＰＣ４，ＰＣ５，ＰＣ８，ＰＣ９を、図１０に示すようなコモンモードチョークコイル９に置き換えても良い。

本発明は、実施形態に説明した三相インバータだけでなく、三相以外の多相インバータや単相インバータにおける各相出力電流を下アームの電流検出値に基づいて検出する場合に利用することができる。

１ｕ，１ｖ，１ｗ，１ｘ，１ｙ，１ｚ：半導体スイッチング素子
１ｘａ，１ｘｂ：補助電極
２ｘ，２ｙ，２ｚ：電流検出手段
２ｘａ，２ｘｂ：抵抗
２ｘｃ：加算手段
６ｕ，６ｖ，６ｗ，６ｘ，６ｙ，６ｚ：ゲート駆動回路
７，７ｘ，７ｙ，７ｚ：直流電源
８：インダクタ
９：コモンモードチョークコイル
１０：直流電源
１００：主回路
２００，２００Ａ：制御回路
２０１，２０１Ａ：ＣＰＵ
２０２，２０２Ａ：ＰＷＭ演算手段
２０３，２０３Ａ：サンプルホールドタイミング生成手段
２０４，２０４ａ，２０４ｂ：Ａ／Ｄ変換手段
２０５ｘ，２０５ｙ，２０５ｚ：サンプルホールド手段
２０６ｘ，２０６ｙ，２０６ｚ：ノイズ除去手段
ＰＣ１〜ＰＣ９：フォトカプラ
Ｐ：正極
Ｎ：負極
Ｕ，Ｖ，Ｗ：交流出力端子
Ｍ：電動機
ＧＮＤ（Ｘ），ＧＮＤ（Ｙ），ＧＮＤ（Ｚ）：各相下アームグラウンド電位
ＧＮＤ（Ｃ）：ＣＰＵグラウンド電位
Ｇｕ〜Ｇｚ：ゲート信号

Claims

半導体スイッチング素子をそれぞれ有する上アーム及び下アームを直列に接続して一相分の上下アームを構成し、複数の前記上下アームを正側直流母線と負側直流母線との間に互いに並列に接続して各上下アーム内の上アームと下アームとの直列接続点を一相分の交流出力端子とし、かつ、各相の前記下アームの半導体スイッチング素子と前記負側直流母線との間に、各相の出力電流を検出するための電流検出手段をそれぞれ接続してなる主回路と、
前記電流検出手段の出力信号を用いて、前記半導体スイッチング素子をオン・オフ制御する制御回路と、
を備えたインバータにおいて、
前記制御回路は、
各相下アームの前記負側直流母線側の電位を互いに独立させてそれぞれ個別の下アームグラウンド電位とし、前記下アームグラウンド電位と同一のグラウンド電位を有するサンプルホールド手段により当該相の電流検出手段の出力信号をサンプルホールドすると共に、前記サンプルホールド手段の出力信号を、ノイズ除去手段を介して制御演算部に入力し、前記制御演算部は、前記ノイズ除去手段からの入力信号をＡ／Ｄ変換して当該相の出力電流を演算することを特徴とするインバータ。
請求項１に記載したインバータにおいて、
各相の前記下アームグラウンド電位のうちの何れかを、前記制御演算部のグラウンド電位としたことを特徴とするインバータ。
請求項１または２に記載したインバータにおいて、
前記サンプルホールド手段は、ＰＷＭ制御を行うためのキャリアに同期させて前記電流検出手段の出力信号をサンプルホールドすることを特徴とするインバータ。
請求項２に記載したインバータにおいて、
前記サンプルホールド手段は、ＰＷＭ制御を行うためのキャリアに同期させて前記電流検出手段の出力信号をサンプルホールドし、
前記制御演算部は、前記サンプルホールドのタイミングと同じタイミングで、下アームグラウンド電位が前記制御演算部のグラウンド電位と等しい相の前記ノイズ除去手段の出力信号をＡ／Ｄ変換することを特徴とするインバータ。