JP5304967B1 - 電力変換装置 - Google Patents

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Abstract

パワー半導体モジュール（１０）のハーフブリッジ回路を形成した半導体スイッチング素子（Ｑ１,Ｑ２〜Ｑ６）の一方が備える電流検出端子、および当該一方の半導体スイッチング素子（Ｑ１,Ｑ２〜Ｑ６）に逆並列に接続されたフライホイール・ダイオード（Ｄ１,Ｄ２〜Ｄ６）が備える電流検出端子を介して前記ハーフブリッジ回路に流れる電流を電流検出回路（１１ａ,１１ｂ〜１１ｆ）にて検出する。そして電流検出回路（１１ａ,１１ｂ〜１１ｆ）にて検出された電流を示すパルス状の電圧波形をサンプルホールド回路（１４ａ,１４ｂ,１４ｆ）を用いて一定期間保持して階段状の電圧波形に変換し、このサンプルホールド回路（１４ａ,１４ｂ,１４ｃ）に保持された電圧を絶縁回路（１４ａ,１４ｂ,１４ｃ）を介して制御回路（２０）に伝達する。

Description

本発明は、複数の半導体スイッチング素子を備えたパワー半導体モジュールと、前記複数の半導体スイッチング素子をそれぞれスイッチング駆動する制御回路との間を絶縁分離した電力変換装置に関する。
スイッチング駆動されるＩＧＢＴ等の半導体スイッチング素子を備えて、インバータ装置やチョッパ回路等を構成する電力変換装置は、各種の用途に幅広く用いられる。図１０は三相交流モータ（負荷）Ｍを駆動するインバータ装置の概略構成図である。このインバータ装置は、複数（６個）の半導体スイッチング素子（ＩＧＢＴ）Ｑ１,Ｑ２〜Ｑ６を備えてパッケージ化されたパワー半導体モジュール１０と、前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６を互いに関連させてオン・オフ駆動する制御回路２０とを備えて構成される。
前記半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６は、２個ずつ対をなして直列に接続されて３個のハーフブリッジ回路ＨＢをそれぞれ形成しており、これらのハーフブリッジ回路ＨＢは並列に設けられて前記負荷Ｍの駆動回路を構成する。また前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６には、複数（６個）のフライホイール・ダイオードＤ１,Ｄ２〜Ｄ６がそれぞれ逆並列に接続されている。前記各ハーフブリッジ回路は、ハーフブリッジ回路をそれぞれ構成する前記半導体スイッチング素子Ｑ１,Ｑ４の直列接続点、前記半導体スイッチング素子Ｑ２,Ｑ５、および前記半導体スイッチング素子Ｑ３,Ｑ６の直列接続点から、位相を１２０°異にする３相（Ｕ相,Ｖ相,Ｗ相）の電流を前記負荷Ｍに供給することで該負荷Ｍを駆動する。
一方、前記制御回路２０は、例えばＣＰＵ等の演算装置２１を含み、前記各ハーフブリッジ回路の出力電流に従って前記半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれオン・オフ制御する制御信号を生成する制御部２２を備える。更に前記制御回路２０は、前記制御部２２が生成した前記各制御信号に従って前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれオン・オフ駆動するゲート駆動信号Ｖg1,Ｖg2〜Ｖg6を出力する駆動回路２３を備える。
尚、前記制御部２２による制御動作に必要な前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６の出力電流の情報は、例えばカレントトランスＣＴを用いて前記各ハーフブリッジ回路の出力電流をそれぞれ検出することにより求められる。しかし最近では、前記半導体スイッチング素子Ｑおよび前記フライホイール・ダイオードＤに電流検出端子を備え、これを利用して当該半導体スイッチング素子Ｑおよびフライホイール・ダイオードＤにそれぞれ流れる電流を検出して前記制御情報を得ることも行われている（例えば特許文献１,２を参照）。
ちなみに前記半導体スイッチング素子Ｑおよび前記フライホイール・ダイオードＤにそれぞれ流れる電流は、各電流検出端子にそれぞれ接続された電流検出回路１１ａ,１１ｂ〜１１ｆを用いて検出される。そして前記各電流検出回路１１（１１ａ,１１ｂ〜１１ｆ）にて検出される前記半導体スイッチング素子Ｑおよび前記フライホイール・ダイオードＤのそれぞれに正負半サイクル分ずつ流れる電流を、図１０に示すように加算器１２（１２ａ,１２ｂ,１２ｃ）にて合成することで前記各ハーフブリッジ回路を介して流れる１サイクル分の電流が求められる。
尚、前記カレントトランスＣＴ等を用いて検出される前記各ハーフブリッジ回路の出力電流は、例えば図１１(ａ)に示すように正弦波電流波形となる。但し、ここでは１つの相の出力電流だけを示している。しかし前記半導体スイッチング素子Ｑおよび前記フライホイール・ダイオードＤの前記各電流検出端子を介して検出される電流は、例えば図１１(ｂ)に示すように該半導体スイッチング素子Ｑのスイッチング動作周期に同期したパルス状の離散的な正弦波電流波形となる。
特開２０００−１３４８５５号公報 特開２００３−２７４６６７号公報
ところで前述したインバータ装置（電力変換装置）においては安全性の観点から、例えば大電流・高電圧が印加される前記パワー半導体モジュール１０と、前記制御回路２０との間を電気的に絶縁することが要求される。この電気的な絶縁は、例えば図１２に示すように前記加算器１２（１２ａ,１２ｂ,１２ｃ）と前記演算装置２１との間に絶縁回路１３（１３ａ,１３ｂ,１３ｃ）を設けると共に、前記制御部２２と前記駆動回路２３との間に絶縁回路２４を設けることによって実現される。これらの絶縁回路１３,２４は、例えば電圧信号を変調してトランスの一次側に印加し、該トランスの二次側から出力される信号を復調して前記電圧信号を復元する絶縁増幅器からなる。
ここで前記半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６の駆動側に設けられる前記絶縁回路２４は、各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６に対するオン・オフ制御信号（デジタル信号）を伝達するだけである。これに対してフィードバック系に設けられる前記絶縁回路１３は、図１１(ｂ)に示したように離散的な正弦波電流波形からなる前記加算器１２の出力電圧（アナログ信号）を伝達することが必要である。これ故、前記絶縁回路１３を介する信号伝達においては、以下に説明するような問題を含む。
即ち、前記加算器１２の出力電圧は、前記半導体スイッチング素子Ｑのスイッチングに同期して該半導体スイッチング素子Ｑおよび前記フライホイール・ダイオードＤにそれぞれ断続して流れる電流に相当したものであり、図１３(ａ)に示すように波高値（電圧）が変化するパルス状の波形からなる。このような前記加算器１２の出力電圧を前記絶縁回路１３を介して伝達すると、該絶縁回路１３の応答特性（応答遅延時間）に起因してその出力電圧は、例えば図１３(ｂ)に示すように、その立ち上がりエッジで大きく歪むことが否めない。
具体的には前記半導体スイッチング素子Ｑのスイッチング周期が１００μ秒であって、前記ハーフブリッジ回路における下側アームの半導体スイッチング素子Ｑのオン幅を規定するデューティ比指令値が１０％（１０μ秒）である場合、例えば応答遅延時間が１０μ秒である前記絶縁回路１３の出力電圧は略三角波状となる。すると前記絶縁回路１３の出力電圧は、１サイクル平均で該絶縁回路１３の入力電圧の略１／２に低下する。しかも前記デューティ比指令値が更に小さくなると、前記絶縁回路１３の応答遅延時間の影響を受けることで該絶縁回路１３の入出力電圧の誤差が益々大きくなる。
また前記ハーフブリッジ回路を構成する上側アームの半導体スイッチング素子Ｑのオン幅を規定するデューティ比指令値が９０％（９０μ秒）であると、下側アームのフライホイール・ダイオードＤから検出される電流波形はデューティ比が略１０％（略１０μ秒）の矩形状の波形となり、同様に前記絶縁回路１３の出力電圧に歪が生じる。従って前記絶縁回路１３を介して伝達された信号は、前記加算器１２の出力電圧とは大幅に異なる大きな誤差を含むものとなる。すると前記制御回路２０において、前述した如く検出される電流に従って前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれ精度良くスイッチング制御することができないと言う問題が生じる。
本発明はこのような事情を考慮してなされたもので、その目的は、半導体スイッチング素子およびフライホイール・ダイオードがそれぞれ備える電流検出端子を介して検出される電流を絶縁回路を介して制御回路に精度良く伝達し、これによって前記半導体スイッチング素子を安定に、且つ精度良くスイッチング制御することのできる簡易な構成の電力変換装置を提供することにある。
上述した目的を達成するべく本発明に係る電力変換装置（１）は、直列に接続されてハーフブリッジ回路（ＨＢ）を形成し、互いに関連してオン・オフ駆動される一対または複数対の半導体スイッチング素子（例えばＩＧＢＴ）（Ｑ１,Ｑ２〜Ｑ６）と、前記各半導体スイッチング素子（Ｑ１,Ｑ２〜Ｑ６）にそれぞれ逆並列に接続される複数のフライホイール・ダイオード（Ｄ１,Ｄ２〜Ｄ６）とを備えたパワー半導体モジュール（１０）と、
このパワー半導体モジュール（１０）とは絶縁分離して設けられて前記ハーフブリッジ回路（ＨＢ）に流れる電流に応じて前記各半導体スイッチング素子（Ｑ１,Ｑ２〜Ｑ６）をそれぞれオン・オフ駆動する制御回路（２３）と、
前記パワー半導体モジュール（１０）における前記ハーフブリッジ回路（ＨＢ）を形成した前記半導体スイッチング素子（Ｑ１,Ｑ２〜Ｑ６）の一方が備える電流検出端子、および当該一方の半導体スイッチング素子（Ｑ４,Ｑ５,Ｑ６）に逆並列に接続された前記フライホイール・ダイオード（Ｄ４,Ｄ５,Ｄ６）が備える電流検出端子を介して前記ハーフブリッジ回路（ＨＢ）に流れる電流を検出する電流検出回路（１１ａ,１１ｂ〜１１ｆ）と、
この電流検出回路（１１ａ,１１ｂ〜１１ｆ）を介して検出された電流に相当する電圧を一定期間、例えば前記半導体スイッチング素子のスイッチング周期に同期した期間に亘って保持するサンプルホールド回路（１４ａ,１４ｂ,１４ｃ）と、
このサンプルホールド回路（１４ａ,１４ｂ,１４ｃ）に保持された電圧を前記制御回路（２０）に伝達する絶縁回路（１３ａ,１３ｂ,１３ｃ）と
を備えたことを特徴としている。
具体的には前記電流検出回路（１１ａ,１１ｂ〜１１ｆ）は、例えば前記半導体スイッチング素子（Ｑ４,Ｑ５,Ｑ６）に流れる電流、および前記フライホイール・ダイオード（Ｄ４,Ｄ５,Ｄ６）に流れる電流をそれぞれ検出する第１および第２の電流検出器（１１ａ,１１ｂ〜１１ｆ）と、これらの第１および第２の電流検出回路（１１ａ,１１ｂ〜１１ｆ）の各出力を加算する加算器（１２ａ,１２ｂ,１２ｃ）とからなる。好ましくは前記第１および第２の電流検出器（１１ａ,１１ｂ〜１１ｆ）は、前記半導体スイッチング素子（Ｑ４,Ｑ５,Ｑ６）および前記フライホイール・ダイオード（Ｄ４,Ｄ５,Ｄ６）がそれぞれ備える電流検出端子の電圧を可変して該電流検出端子を介して検出される電流を補正する電流補正機能（１８）を備えることが望ましい。
尚、前記パワー半導体モジュール（１０）は、三相交流電源の各相に対応する３組のハーフブリッジ回路を構成する６個の半導体スイッチング素子（Ｑ１,Ｑ２〜Ｑ６）、および６個のフライホイール・ダイオード（Ｄ１,Ｄ２〜Ｄ６）を備えて三相交流負荷に対するインバータ装置（１）を形成したものである。
或いは前記パワー半導体モジュール（１０）は、１組または２組のハーフブリッジ回路を構成する一対または２対の前記半導体スイッチング素子（Ｑ１,Ｑ２〜Ｑ４）、および前記各半導体スイッチング素子（Ｑ１,Ｑ２〜Ｑ４）にそれぞれ逆並列に接続される前記フライホイール・ダイオード（Ｄ１,Ｄ２〜Ｄ４）をそれぞれ備え、
前記１組または２組のハーフブリッジ回路の出力端にインダクタンスを介して接続される出力回路と共に、前記インダクタンスに流れる電流を制御して前記出力回路に所定の電圧を得るコンバータ装置を形成するものからなる。
尚、前記制御回路（２０）は、好ましくは前記絶縁回路（１３ａ,１３ｂ,１３ｃ）を介して与えられる前記サンプルホールド回路（１４ａ,１４ｂ,１４ｃ）からの電圧信号を、電圧調整回路（１６ａ,１６ｂ,１６ｃ）を介して利得とオフセットとを調整した後に入力するように構成される。
上記構成の電力変換装置によれば、前記半導体スイッチング素子および該半導体スイッチング素子に逆並列に接続された前記フライホイール・ダイオードがそれぞれ備える電流検出端子を介して検出されるパルス状の離散的な正弦波電流波形を示す電圧信号を、前記半導体スイッチング素子Ｑのスイッチング動作周期に同期して動作するサンプルホールド回路にて保持する。そしてこのサンプルホールド回路の階段状に変化する出力電圧を前記絶縁回路を介して伝達するので、該絶縁回路の応答特性（応答遅延時間）の影響を受けることなく、前記電流検出端子を介して検出される電流の大きさを示す電圧信号を精度良く制御回路に与えることができる。
従って前記制御回路においては、前記絶縁回路を介して入力された信号に基づいて前記半導体スイッチング素子をオン・オフ制御する制御信号を高精度に生成することが可能となり、前記各半導体スイッチング素子をそれぞれ安定にスイッチング制御することが可能となる。
本発明の一実施形態に係る電力変換装置の要部概略構成図。 図１に示す電力変換装置における電流検出回路の構成例を示す図。 図１に示す電力変換装置におけるサンプルホールド回路の構成例を示す図。 サンプルホールド回路の動作を示す信号波形図。 図１に示す電力変換装置における電流検出動作を示す信号波形図。 図１に示す電力変換装置における電流検出信号の伝達作用を説明する為の信号波形図。 本発明の別の実施形態に係る電力変換装置の要部概略構成図。 図７に電力変換装置における電流検出回路の構成例を示す図。 本発明の効果を説明する為の信号波形図。 従来の電力変換装置の概略構成図。 ハーフブリッジ回路の出力電流波形と半導体スイッチング素子に流れる電流波形とを示す図。 絶縁回路を備えた従来の電力変換装置の概略構成図。 絶縁回路の入力電圧波形と出力電圧波形とを示す図。
以下、図面を参照して本発明の一実施形態に係る電力変換装置について説明する。
図１は本発明の一実施形態に係る電力変換装置１の概略構成図であり、図１０に示す従来装置と同一部分には同一符号を付して示してある。この実施形態に係る電力変換装置１が特徴とするところは、前記半導体スイッチング素子Ｑのスイッチング周期に同期して前記各加算器１２（１２ａ,１２ｂ,１２ｃ）の出力電圧を保持するサンプルホールド（ＳＨ）回路１４（１４ａ,１４ｂ,１４ｃ）をそれぞれ設け、前記各絶縁回路１３（１３ａ,１３ｂ,１３ｃ）は、前記各サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）にそれぞれ保持した出力電圧を前記制御回路２０に伝達するように構成した点にある。
ちなみに前記各サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）は、前記絶縁回路１３ａ,１３ｂ,１３ｃに対して並列に接続された絶縁回路１３ｄを介して前記制御回路２０から伝達されたキャリアクロック信号Ｆcを波形整形する波形整形回路１５によりそれぞれ動作制御される。尚、上記キャリアクロック信号Ｆcは、前記半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）のスイッチング周波数ｆcを規定するデューティ比が５０％のパルス信号である。
ここで前記制御回路２０について簡単に説明すると、該制御回路２０は、上記パルス信号（キャリアクロック信号Ｆc）の立上り・立下りタイミングに同期して三角波を生成し、該三角波と前記半導体モジュール１０側から帰還されるフィードバック信号とを比較する。そして前記制御回路２０は、例えば前記三角波のレベルが前記フィードバック信号のレベルを上回る期間を前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）のオン期間として求め、前記スイッチング周波数ｆcの下で前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）をそれぞれスイッチング制御（オン・オフ制御）する。
さて前記各電流検出回路１１（１１ａ,１１ｂ〜１１ｆ）は、例えば図２に示すように演算増幅器ＯＰの出力端子と反転入力端子との間に帰還抵抗Ｒfを設けた反転増幅器からなる。そして前記電流検出回路１１は、前記半導体スイッチング素子Ｑまたはフライホイール・ダイオードＤの電流検出端子から出力される電流Ｉsを前記演算増幅器ＯＰに入力し、該演算増幅器ＯＰの出力として該入力電流Ｉsに相当する出力電圧Ｖsを得るように構成される。尚、前記電流検出端子から出力される電流Ｉsは、前記半導体スイッチング素子Ｑまたはフライホイール・ダイオードＤに流れる主電流に比例するもので、一般的には該主電流の数千分の一程度に設定されていることは今更説明するまでもない。
また前記サンプルホールド回路１４は、例えば図３に示すように演算増幅器ＯＰ１により構成された入力バッファと、演算増幅器ＯＰ２により構成された出力バッファとを備える。そして前記入力バッファの出力電圧をスイッチ素子ＳＷを介してサンプリングしてコンデンサＣに保持し、このコンデンサＣに保持した電圧を前記出力バッファに与えるように構成される。
このように構成されたサンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）の前記スイッチ素子ＳＷを、前記波形整形回路１５の出力にてそれぞれ駆動することで、例えば図４に示すように前記各加算器１２（１２ａ,１２ｂ,１２ｃ）の出力電圧が前記半導体スイッチング素子Ｑのスイッチングに同期してサンプリングされて保持される。具体的には前記各サンプルホールド回路１４は、前記半導体スイッチング素子Ｑおよび前記フライホイール・ダイオードＤの各オン期間における、例えば真ん中のタイミング（Ｔon／２）で前記加算器１２（１２ａ,１２ｂ,１２ｃ）の出力電圧をサンプリングし、サンプリングした電圧を保持する。この結果、パルス的に電圧変化する前記加算器１２（１２ａ,１２ｂ,１２ｃ）の出力電圧の平均値が前記各サンプルホールド回路１４の階段状に変化する出力電圧として得られることになる。
即ち、前記波形整形回路１５は、前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれスイッチング制御する上での前述したキャリアクロック信号Ｆcに従って前記各サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）のサンプリング動作を制御している。そして前記各サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）は、前記キャリアクロック信号Ｆcの立下りタイミングで前記加算器１２（１２ａ,１２ｂ〜１２ｆ）のパルス状の出力電圧をサンプリングし、該キャリアクロック信号Ｆcの１周期に亘って保持している。
この結果、前記各サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）にサンプリングされる電圧は、前記半導体スイッチング素子Ｑおよび前記フライホイール・ダイオードＤのオン期間（Ｔon）の中央（１／２）のタイミング（Ｔon／２）における平均的な電圧値となる。換言すれば前記各サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）の出力電圧は、前記加算器１２（１２ａ,１２ｂ〜１２ｆ）のパルス状に断続する出力電圧の、１パルス幅に亘る平均値として得られることになる。
尚、前記各サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）における前記スイッチ素子ＳＷのオン時間Δｔaを短くすると前記コンデンサＣを十分に充電することができず、前記加算器１２（１２ａ,１２ｂ〜１２ｆ）の出力電圧を確実に保持することができなくなる。逆に前記スイッチ素子ＳＷのオン時間Δｔaを長くすると、キャリア周期中における前記加算器１２（１２ａ,１２ｂ〜１２ｆ）の出力電圧の平均値に対する誤差が大きくなる。従って、例えばキャリア周期が１００μ秒である場合、前記スイッチ素子ＳＷのオン時間Δｔaを１μ秒程度に設定し、また前記コンデンサＣの容量を１ｎＦ程度に設定して、そのサンプリング誤差が大きくならないように工夫することが好ましい。但し、これらの各値については、電流検出条件や許容検出誤差等の仕様に応じて設定すれば良いことは勿論のことである。
従って上述した如くサンプリング制御される前記サンプルホールド回路１４の出力電圧は、離散的な正弦波電流波形を描いて断続的にその波高値（電圧値）が変化する加算器１２の出力電圧の平均値を、前記スイッチング周期毎に保持した正弦波に近い階段状の電圧波形となる。そしてこのサンプルホールド回路１４の出力電圧が、前記絶縁回路１３（１３ａ,１３ｂ,１３ｃ）を介して前記制御回路２０側に伝達される。
ここで前記絶縁回路１３（１３ａ,１３ｂ,１３ｃ）として、その入力電圧を精度良く伝達する入出力特性に優れたものを用いた場合、一般的にその応答遅延時間が長いことが否めない。例えば零電圧（０Ｖ）からその最大電圧までの立ち上がり時間が１０μ秒の絶縁回路１３（１３ａ,１３ｂ,１３ｃ）を用いると仮定する。そして前記ハーフブリッジ回路の出力電流の周波数が１００Ｈzであり、その振幅が許容最大電流の正弦波であり、これを１０ｋＨzのキャリア周波数でスイッチング制御していると仮定する。
すると前記ハーフブリッジ回路の出力電流が零からその最大値に到達するまで（１／４サイクル）、２５回スイッチングされることになる。従って１キャリア周期での電圧変化量は、最大出力電圧範囲の［１／２５］となる。従ってこの場合、単純計算で前記絶縁回路１３（１３ａ,１３ｂ,１３ｃ）は、４００ｎ秒で入力電圧波形に追従してその出力電圧を得ることになる。従って前記絶縁回路１３（１３ａ,１３ｂ,１３ｃ）は、前述した加算器１２（１２ａ,１２ｂ〜１２ｆ）の出力電圧を、十分に余裕を持って精度良く伝達し得ることになる。
このようにして前記各絶縁回路１３（１３ａ,１３ｂ,１３ｃ）を介して伝達された前記各サンプルホールド回路１４の出力電圧は、電圧調整回路１６（１６ａ,１６ｂ,１６ｃ）をそれぞれ介して電圧調整された後、前記制御回路２０における前記制御部２２に与えられる。尚、前記電圧調整回路１６（１６ａ,１６ｂ,１６ｃ）は、前記各絶縁回路１３（１３ａ,１３ｂ,１３ｃ）の出力電圧に対して、利得とオフセットとを調整し得る機能を備えたものからなる。そして前記制御部２２の、例えばＣＰＵを主体として構成される演算装置２１は、該演算装置２１が備えるＡＤ変換器２１ａを介して前記電圧調整回路１６（１６ａ,１６ｂ,１６ｃ）の出力電圧を取り込み、前記半導体スイッチング素子Ｑおよびフライホイール・ダイオードＤに流れる電流の情報を取得する。
前記演算装置２１は、前記ＡＤ変換器２１ａを介して取得した情報に基づいて演算器２１ｂにより前記半導体スイッチング素子Ｑおよび前記フライホイール・ダイオードＤにそれぞれ流れた電流を算出し、その算出結果に応じて前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）のスイッチング制御に必要な信号（フードバック信号）を生成する。そして、例えばＰＷＭ変調器２１ｃは、前記演算器２１ｂが求めた信号（フードバック信号）に従って前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）をオン・オフ駆動する為のパルス幅変調した制御信号をそれぞれ生成する。このようにして生成された制御信号が前記絶縁回路２４を介して前記駆動回路２３に伝達され、前記ゲート駆動信号Ｖg1,Ｖg2〜Ｖg6が生成されて前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）が互いに関連したタイミングでそれぞれスイッチング駆動される。
ここで本装置の全体的な動作について説明する。図５は、上述した如く構成された電力変換装置１における各部の信号波形を対比して示している。この図５に示すように、前記ハーフブリッジ回路の下側アームを構成する半導体スイッチング素子Ｑには、負の半サイクルにおいて該半導体スイッチング素子Ｑのスイッチングに同期して離散的な正弦波を描いてパルス状に電流が流れる。そしてこのパルス状の電流に比例するセンス電流が当該半導体スイッチング素子Ｑの前記電流検出端子から出力される。従ってこのセンス電流を検出する前記電流検出回路１１ａの出力電圧は、図５(ａ)に示すように離散的な正弦波を描いてパルス状に変化する負の半サイクルのパルス電圧波形となる。
また前記半導体スイッチング素子Ｑに逆並列に接続された前記フライホイール・ダイオードＤには、正の半サイクルにおいて前記半導体スイッチング素子Ｑのスイッチングに同期して離散的な正弦波を描いてパルス状に電流が流れる。そしてこの電流に相当するセンス電流が当該フライホイール・ダイオードＤの前記電流検出端子から出力される。従ってこのセンス電流を検出する前記電流検出回路１１ｂの出力電圧は、図５(ｂ)に示すように離散的な正弦波を描いてパルス状に変化する正の半サイクルのパルス電圧波形となる。
この結果、前記各電流検出回路１１ａ,１１ｂをそれぞれ介して検出され、前記加算器１２ａを介して合成された１サイクルに亘る電圧波形は、図５(ｃ)に示すように前記半導体スイッチング素子Ｑのスイッチングに同期して離散的な正弦波を描いて変化するパルス電圧波形となる。そしてこの加算器１２ａの出力電圧を、前記半導体スイッチング素子Ｑのスイッチングに同期してサンプリング保持する前記サンプルホールド回路１４ａの出力電圧は、図５(ｄ)に示すように、その電圧保持機能により前述した離散的なパルス電圧波形の谷間を埋めて連続させて階段状に変化する正弦波に近い電圧波形となる。
即ち、図６(ａ)(ｂ)に前記加算器１２ａの出力電圧と、前記サンプルホールド回路１４ａの出力電圧とをそれぞれ拡大して示すように、前記サンプルホールド回路１４ａの出力電圧は、サンプリング時における前記コンデンサＣの充放電に伴う過渡応答変化を呈するものの、前記加算器１２ａの出力電圧を順次サンプル保持して階段状に変化する電圧波形となる。尚、ここでは前記コンデンサＣの充放電時間は零（０）であり、またサンプルホールド信号の［Ｈ］期間も無限小であるとしたときの、理想的なサンプルホールド波形を示している。
このような電圧波形を描く前記サンプルホールド回路１４ａの出力電圧を前記絶縁回路１３ａを介して伝達すると、図５(ｅ)に示すように該絶縁回路１３ａの出力電圧は、当該絶縁回路１３ａの応答特性の影響を受けて若干の歪が生じるが、前記サンプルホールド回路１４ａの出力電圧の変化を略保った電圧信号波形となる。即ち、前記絶縁回路１３ａの出力電圧は、図６(ｃ)に示すように前記サンプルホールド回路１４ａの階段状の出力電圧の変化を示す電圧差に応じた波形鈍りを生じながら伝達された階段状の電圧波形となる。従って前記絶縁回路１３ａの出力電圧は、前記離散的な正弦波を描いて変化するパルス電圧波形の平均電圧の変化を略忠実に再現した電圧波形となる。
そしてこの絶縁回路１３ａの出力電圧が、前記電圧調整回路１６ａを介して前記ＡＤ変換器２１ａのダイナミックレンジに合わせて電圧調整され、図５(ｆ)に示す電圧波形のフィードバック信号として前記演算装置２１に入力されることになる。従って前記演算装置２１においては、前記半導体スイッチング素子Ｑおよび前記フライホイール・ダイオードＤを介してパルス的に流れる電流から、当該半導体スイッチング素子Ｑおよびフライホイール・ダイオードＤが形成したハーフブリッジ回路から出力される電流に相当する電流情報をフィードバック信号として、前記半導体スイッチング素子Ｑをスイッチング制御する為の制御信号を精度良く生成することが可能となる。
このように本実施形態に係る電力変換装置１においては、前記加算器１２（１２ａ,１２ｂ,１２ｃ）の出力電圧を、前記半導体スイッチング素子Ｑのスイッチング周期に同期させて前記サンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）にてサンプル保持し、このサンプルホールド回路１４（１４ａ,１４ｂ,１４ｃ）の出力電圧を前記絶縁回路１３（１３ａ,１３ｂ,１３ｃ）を介して伝達すると言う構成を採用している。この結果、前記絶縁回路１３（１３ａ,１３ｂ,１３ｃ）の応答遅延時間の影響を殆ど受けることなく、前記加算器１２（１２ａ,１２ｂ,１２ｃ）の出力電圧が示す情報を前記制御回路２０側に精度良く伝達することができる。
従って上記構成の電力変換装置１によれば、前記絶縁回路１３（１３ａ,１３ｂ,１３ｃ）を介して前記半導体モジュール１０側と前記制御回路２０側とを絶縁分離する場合であっても、前記各ハーフブリッジ回路の出力電流に応じて前記各半導体スイッチング素子Ｑ（Ｑ１,Ｑ２〜Ｑ６）をそれぞれ適切なタイミングでスイッチング制御することが可能となる。しかも前記絶縁回路１３（１３ａ,１３ｂ,１３ｃ）を介して伝達する電圧信号の変化を少なくすることができるので、該絶縁回路１３（１３ａ,１３ｂ,１３ｃ）の伝達特性に起因して発生する誤差自体も少なくすることができ、高精度なスイッチング制御を実現することが可能である。
ところで前述した半導体スイッチング素子Ｑおよびフライホイール・ダイオードＤの各電流検出端子を介して検出されるセンス電流Ｉsは、理想的には該半導体スイッチング素子Ｑおよびフライホイール・ダイオードＤにそれぞれ流れる主電流に比例したものであり、その電流比は当該素子のメイン領域とセンス領域の面積比に応じて決定される。しかしながら各素子のデバイス構造や、領域レイアウトの違いによって上記電流比に誤差が生じることが否めない。
このような誤差については、例えば前記電圧調整回路１６ａ,１６ｂ,１６ｃによる利得調整とオフセット調整とによって補正可能である。しかしセンス電流Ｉsの検出誤差が大きい場合や、前記半導体スイッチング素子Ｑおよびフライホイール・ダイオードＤにそれぞれ流れる主電流に対する前記センス電流Ｉsの誤差が非線形となるような場合、前記電圧調整回路１６ａ,１６ｂ,１６ｃでの広範囲で精度の高い補正が困難となる。
従ってこのような事態を想定した場合、例えば図７に示すように前記電流検出回路１１ａ,１１ｂ〜１１ｆにそれぞれ電流補正回路を組み込むことが望ましい。この電流補正回路を組み込んだ電流検出回路１７ａ,１７ｂ〜１７ｆは、例えば図８に示すように構成される。即ち、帰還抵抗Ｒfを備えた演算増幅器ＯＰにより構成される反転増幅型の電流検出回路１７に加えて、該演算増幅器ＯＰの出力電圧Ｖsに応じた電圧を前記演算増幅器ＯＰの非反転端子にフィードバックする電流補正回路１８を設ける。
この電流補正回路１８は、具体的には前記電流検出回路１７における前記演算増幅器ＯＰの出力電圧Ｖsに応じた電圧を生成する第１の可変電圧源回路１８ａと、所定の電圧を生成する第２の可変電圧源回路１８ｂと、これらの可変電圧源回路１８ａ,１８ｂの各出力電圧を加算し、その出力電圧を前記演算増幅器ＯＰの非反転端子に加える加算回路１８ｃとを備えて構成される。
ちなみに前記第１の可変電圧源回路１８ａは、可変抵抗器またはそれに相当する回路からなる。そして前記第１の可変電圧源回路１８ａは、前記センス電流が仕様よりも大きいとき、前記可変抵抗器の調整により前記演算増幅器ＯＰの非反転端子の電圧を高くすることで前記半導体スイッチング素子（ＩＧＢＴ）Ｑのうち、センス素子部に加わるコレクタ・エミッタ間電圧のみを低下させ、これによって前記センス電流Ｉsを減少させる役割を担う。このような前記演算増幅器ＯＰの非反転端子の電圧調整によって前記半導体スイッチング素子（ＩＧＢＴ）Ｑにおけるメイン素子部とセンス素子部の内部抵抗比の設計仕様とは異なることによる前記センス電流Ｉsの誤差の補正が行われる。
また前記第２の可変電圧源回路１８ｂは、可変電圧源またはそれに相当する回路からなる。そして前記第２の可変電圧源回路１８ｂは、前記演算増幅器ＯＰの非反転端子の電圧を変化させることで前記センス電流を調整する役割を担う。このような前記演算増幅器ＯＰの非反転端子の電圧調整によって前記半導体スイッチング素子（ＩＧＢＴ）Ｑにおけるメイン素子部とセンス素子部の閾値電圧の異なりが調整される。
従って前述した電流検出回路１１に代えて、図８に示す如く構成された電流補正回路１８を備えた電流検出回路１７を用いれば、前述した半導体スイッチング素子Ｑおよびフライホイール・ダイオードＤの仕様の違いのみならず、各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６およびフライホイール・ダイオードＤ１,Ｄ２〜Ｄ６の個体差に応じたセンス電流Ｉsの検出誤差についても個々に補正することが可能となる。従って前記電圧調整回路１６（１６ａ,１６ｂ,１６ｃ）により前記絶縁回路１３（１３ａ,１３ｂ,１３ｃ）の出力電圧を調整する場合よりも簡単に、且つ精度良く前記センス電流Ｉsの調整を行うことが可能となり、その検出精度を高めることが可能となる。よって先の実施形態よりも高精度なスイッチング制御が可能となる。
以上、本発明に係る電流変換装置の実施形態について説明したように、本装置においては、前記加算器１２ａ,１２ｂ,１２ｃのパルス状の出力電圧を前記サンプルホールド回路１４ａ,１４ｂ,１４ｃにて前記半導体スイッチング素子Ｑのスイッチング周期に同期させて当該スイッチング周期の期間ずつ保持している。従って前記サンプルホールド回路１４ａ,１４ｂ,１４ｃの出力電圧は、前記加算器１２ａ,１２ｂ,１２ｃのパルス状の出力電圧の平均値が連なる階段状の電圧波形となる。
その上で、前記サンプルホールド回路１４ａ,１４ｂ,１４ｃの出力電圧を前記絶縁回路１３ａ,１３ｂ,１３ｃをそれぞれ介して制御回路２０側に伝達するので、前記パルス状の出力電圧の平均値の変化を、前記絶縁回路１３ａ,１３ｂ,１３ｃの遅延応答特性の影響を殆ど受けることなしに確実に伝達することができる。この結果、前記半導体スイッチング素子Ｑの高精度なスイッチング制御が可能となる。
特に前記絶縁回路１３ａ,１３ｂ,１３ｃの出力電圧は、前記サンプルホールド回路１４ａ,１４ｂ,１４ｃの階段状に変化する出力電圧を伝送したものとなるので、該絶縁回路１３ａ,１３ｂ,１３ｃの遅延応答特性に起因する電圧波形の鈍りは、前記階段状の電圧変化量に依存する分だけとなり、図９(ａ)に示すように前記サンプルホールド回路１４ａ,１４ｂ,１４ｃの出力電圧を略忠実に再現したものとなる。従って前記加算器１２ａ,１２ｂ,１２ｃのパルス状の出力電圧の平均値に対する誤差も十分小さく抑えることが可能となる。
ちなみに前記加算器１２ａ,１２ｂ,１２ｃのパルス状の出力電圧を前記絶縁回路１３ａ,１３ｂ,１３ｃをそのまま伝達した場合には、図９(ｂ)に示すように該絶縁回路１３ａ,１３ｂ,１３ｃの出力電圧は、前記加算器１２ａ,１２ｂ,１２ｃのパルス状の出力電圧に比較して大きな誤差を含むことが否めない。特にパルス幅が狭い場合、前記絶縁回路１３ａ,１３ｂ,１３ｃの出力電圧が十分に立ち上がる前に該出力電圧が零（０）に戻るので、その出力電圧波形は入力電圧波形大きく異なってしまう。
この点、前記サンプルホールド回路１４ａ,１４ｂ,１４ｃを用いて前記加算器１２ａ,１２ｂ,１２ｃのパルス状の出力電圧を階段状の電圧波形に変換した上で前記絶縁回路１３ａ,１３ｂ,１３ｃを介して伝達すれば、パルス状の電圧波形を伝送する場合と異なって、その入力電圧波形を略忠実に伝達することが可能となる。従って図９(ａ)(ｂ)に前記絶縁回路１３ａ,１３ｂ,１３ｃの出力電圧を対比して示すように、前記サンプルホールド回路１４ａ,１４ｂ,１４ｃを用いることで、該絶縁回路１３ａ,１３ｂ,１３ｃの遅延応答特性に起因する伝達誤差を最小限に抑えることが可能となる。
故に前記絶縁回路１３ａ,１３ｂ,１３ｃを用いて前記半導体モジュール１０と前記制御回路２０との間を絶縁分離する場合であっても、前記制御回路２０においては簡易にして確実に前記半導体モジュール１０の各ハーフブリッジ回路にそれぞれ流れる電流を、前記スイッチング素子Ｑおよび前記フライホイール・ダイオードＤの各センス電流Ｉsから検出し、前記半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれ精度良くスイッチング制御することが可能となる。
尚、本発明は上述した実施形態に限定されるものではない。ここでは６個の半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６を備えて３組のハーフブリッジ回路を構成した半導体モジュール１０を例に説明したが、２組のハーフブリッジ回路を備えた半導体モジュール１０に対しても同様に適用可能である。また１組のハーフブリッジ回路を構成する半導体モジュール１０に対しても同様に適用可能なことは言うまでもない。また前記フライホイール・ダイオードＤのセンス電流Ｉｓの検出に代えて、前記ハーフブリッジ回路を構成する一対のスイッチング素子Ｑのそれぞれのセンス電流Ｉsを検出するように構成することも勿論可能である。
更には前記絶縁回路１３ａ,１３ｂ,１３ｃの具体的な構成についても、その伝達特性の直線性や遅延応答特性を考慮し、電力変換装置の仕様を満たすようなものであれば適宜採用可能である。また前記サンプルホールド回路１４ａ,１４ｂ,１４ｃについても、電力変換装置の仕様を満たす特性を有するものとして実現すれば十分である。また前述した三相交流用のインバータ装置以外の種々方式のコンバータ装置、即ち、従来より種々提唱されている各種方式の電力変換装置に本発明を同様に適用可能なことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
１ 電力変換装置
１０ 半導体モジュール
１１（１１ａ,１１ｂ〜１１ｆ） 電流検出回路
１２（１２ａ,１２ｂ,１２ｃ） 加算器
１３（１３ａ,１３ｂ,１３ｃ,１３ｄ） 絶縁回路
１４（１４ａ,１４ｂ,１４ｃ） サンプルホールド（ＳＨ）回路
１５ 波形整形回路
１６（１６ａ,１６ｂ,１６ｃ） 電圧調整回路
１７ａ,１７ｂ〜１７ｆ 電流検出回路
１８ 電流補正回路
２０ 制御回路
２１ 演算装置
２１ａ ＡＤ変換器
２１ｂ 演算部
２１ｃ ＰＷＭ変調器
２２ 制御部
２３ 駆動回路
２４ 絶縁回路

Claims (7)

  1. 直列に接続されてハーフブリッジ回路を形成し、互いに関連してオン・オフ駆動される一対または複数対の半導体スイッチング素子と、前記各半導体スイッチング素子にそれぞれ逆並列に接続される複数のフライホイール・ダイオードとを備えたパワー半導体モジュールと、
    このパワー半導体モジュールとは絶縁分離して設けられて前記各半導体スイッチング素子をそれぞれオン・オフ駆動する制御回路と、
    前記パワー半導体モジュールにおける前記ハーフブリッジ回路を形成した前記半導体スイッチング素子の一方が備える電流検出端子、および当該一方の半導体スイッチング素子に逆並列に設けられた前記フライホイール・ダイオードが備える電流検出端子を介して前記ハーフブリッジ回路に流れる電流を検出する電流検出回路と、
    この電流検出回路を介して検出された電流に相当する電圧を一定期間保持するサンプルホールド回路と、
    このサンプルホールド回路に保持された電圧を前記制御回路に伝達する絶縁回路と
    を具備したことを特徴とする電力変換装置。
  2. 前記電流検出回路は、前記半導体スイッチング素子に流れる電流、および前記フライホイール・ダイオードに流れる電流をそれぞれ検出する第１および第２の電流検出器と、これらの第１および第２の電流検出回路の各出力を加算する加算器とからなる請求項１に記載の電力変換装置。
  3. 前記第１および第２の電流検出器は、前記半導体スイッチング素子および前記フライホイール・ダイオードがそれぞれ備える電流検出端子の電圧を可変して該電流検出端子を介して検出される電流を補正する電流補正回路を備えたものである請求項２に記載の電力変換装置。
  4. 前記サンプルホールド回路は、前記半導体スイッチング素子のスイッチング周期に同期して前記電流検出回路の出力信号をサンプリングし、次のサンプリング・タイミングまで保持するものである請求項１に記載の電力変換装置。
  5. 前記パワー半導体モジュールは、三相交流電源の各相に対応する３組のハーフブリッジ回路を構成する６個の半導体スイッチング素子、および６個のフライホイール・ダイオードを備えて三相交流負荷に対するインバータ装置を形成したものである請求項１に記載の電力変換装置。
  6. 前記パワー半導体モジュールは、１組または２組のハーフブリッジ回路を構成する一対または２対の前記半導体スイッチング素子、および前記各半導体スイッチング素子にそれぞれ逆並列に接続される前記フライホイール・ダイオードをそれぞれ備え、
    前記１組または２組のハーフブリッジ回路の出力端にインダクタンスを介して接続される出力回路と共に、前記インダクタンスに流れる電流を制御して前記出力回路に所定の電圧を得るコンバータ装置を形成するものである請求項１に記載の電力変換装置。
  7. 前記制御回路は、前記絶縁回路を介して与えられる前記サンプルホールド回路からの電圧信号を、電圧調整回路を介して利得とオフセットとを調整して入力するものである請求項１に記載の電力変換装置。
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