CN108282159B - 一种脉冲信号发生器 - Google Patents

Abstract

本发明公开了一种脉冲信号发生器，其包括：时钟发生电路，被设置为产生设定周期的计数控制信号；计数电路，被设置为由计数控制信号的边沿触发计数，并输出表示计数值的计数值信号；脉宽控制电路，被设置为根据输入的脉宽控制量输出对应的脉宽控制信号；周期控制电路，被设置为根据输入的周期控制量输出对应的周期控制信号；第一比较电路，被设置为比较计数值信号与脉宽控制信号，输出第一比较信号；第二比较电路，被设置为比较计数值信号与周期数值信号，得到第二比较信号；触发器电路，被设置为根据第一比较信号和第二比较信号的触发产生脉冲信号；以及，清零电路，被设置为在脉冲期间向计数电路输出清零信号。

Description

一种脉冲信号发生器

技术领域

本发明涉及电子技术领域，更具体地，涉及一种脉冲信号发生器。

背景技术

信号发生器是用来产生信号的系统，信号发生器按照所产生信号的波形分为四大类：1)正弦信号发生器，其主要用于测量电路和系统的频率特性、非线性失真、增益及灵敏度等，按照性能和用途还可以进一步细分为低频(20赫至10兆赫)信号发生器、高频(100千赫至300兆赫)信号发生器、微波信号发生器、扫频和程控信号发生器、频率合成式信号发生器等。2)函数(波形)信号发生器，其能产生某些特定的周期性时间函数波形(正弦波、方波、三角波、锯齿波和脉冲波等)信号，频率范围可从几个微赫到几十兆赫，除供通信、仪表和自动控制系统测试用外，还广泛用于其他非电测量领域。3)脉冲信号发生器，其能产生宽度、幅度和重复频率可调的矩形脉冲的发生器，可用以测试线性系统的瞬态响应，或用作模拟信号来测试雷达、多路通信和其他脉冲数字系统的性能。④随机信号发生器。通常又分为噪声信号发生器和伪随机信号发生器两类。

现有技术中脉冲发生器的控制虽然有很多，但大都存在输出脉冲的宽度和周期不能双方面可调的问题，因此，有必要提供一种脉冲发生器，以实现脉冲宽度和脉冲周期双方面可调。

发明内容

本发明的一个目的是提供一种脉冲信号发生器的新技术方案，以实现脉冲信号的宽度可调和周期可调。

根据本发明的第一方面，提供了一种脉冲信号发生器，其包括：

时钟发生电路，被设置为产生设定周期的计数控制信号；

计数电路，被设置为由所述计数控制信号的边沿触发计数，并输出表示计数值的计数值信号；

脉宽控制电路，被设置为根据输入的脉宽控制量输出对应的脉宽控制信号；

周期控制电路，被设置为根据输入的周期控制量输出对应的周期控制信号；

第一比较电路，被设置为比较所述计数值信号与所述脉宽控制信号，输出表示二者是否相等的第一比较信号；

第二比较电路，被设置为比较所述计数值信号与所述周期数值信号，得到表示二者是否相等的第二比较信号；

触发器电路，被设置为根据所述第一比较信号和所述第二比较信号的触发产生脉冲信号，其中，所述第一比较信号输入至所述触发器电路的复位端，所述第二比较信号输入至所述触发器电路的置位端；以及，

清零电路，被设置为在所述脉冲信号的脉冲期间向所述计数电路输出清零信号。

可选地，所述清零信号的起始时刻先于所述脉冲期间的第一个计数控制信号的到来时刻，所述清零信号的结束时刻先于所述脉冲期间的第二个计数控制信号的到来时刻。

可选地，所述时钟发生电路包括：

基准时钟电路，被设置为产生所述设定周期的基准时钟信号；

延时电路，被设置为对所述基准时钟信号进行延时得到所述计数控制信号；

所述清零信号由所述基准时钟信号控制产生并作用于所述计数电路。

可选地，所述清零电路包括：

清零单元，被设置为根据所述第二比较信号和所述基准时钟信号的触发产生清零基本信号；以及，

控制单元，被设置为将所述清零基本信号在所述基准时钟信号的低电平期间出现的有效电平信号作为所述清零信号。

可选地，所述第二比较信号为低电平有效，所述清零信号为高电平有效，所述清零电路的逻辑表达式为：

其中，R_n-1为所述清零单元在前一时刻的状态，CLK为所述基准时钟信号的当前状态，MR为清零信号的当前状态，M为第二比较信号的当前状态。

可选地，所述清零单元包括与非门U13A、与非门U12C、与非门U12D，所述与非门U13A的第一输入端与所述第二比较电路的输出端连接，用于接收所述第二比较信号；所述与非门U13A的第二输入端与所述基准时钟电路的输出端连接，用于接收所述基准时钟信号；所述与非门U13A的输出端与所述与非门U12C的第二输入端连接，所述与非门U12C的第一输入端与所述与非门U12D的输出端连接；所述与非门U12C的输出端与所述与非门U12D的第二输入端连接，所述与非门U12D的第一输入端与所述第二比较电路的输出端连接，用于接收所述第二比较信号；所述与非门U12D的输出端输出所述清零基本信号；

所述控制单元包括电阻R1、电阻R2和NMOS管K1，所述NMOS管K1的栅极经所述电阻R2与所述基准时钟电路的输出端连接，所述与非门U12D的输出端经所述电阻R1与所述NMOS管的漏极连接，所述NMOS管K1的源极接地，所述清零电路经所述NMOS管的漏极输出所述清零信号。

可选地，所述第一比较电路被设置为由所述基准时钟信号进行同步控制，以使所述第一比较信号的状态变化时刻对应所述基准时钟信号的边沿时刻；

所述第二比较电路被设置为由所述基准时钟信号进行同步控制，以使所述第二比较信号的状态变化时刻对应所述基准时钟信号的边沿时刻。

可选地，所述计数电路包括用于输出所述计数值信号的计数器；

所述脉宽输出电路包括用于输出所述脉宽控制信号的脉宽控制寄存器；

所述周期输出电路包括用于输出所述周期控制信号的周期控制寄存器；

所述计数器、所述脉宽控制寄存器和所述周期控制寄存器具有相同的输出位数和进制位。

可选地，所述第一比较信号与所述第二比较信号均为低电平有效，所述触发器电路的逻辑表达式为：

其中，Pulse_out_n为所述脉冲信号的当前状态，Pulse_out_n-1为所述脉冲信号的上一状态，M为所述第二比较信号的当前状态，N为所述第一比较信号的当前状态。

可选地，所述触发器电路包括与非门U12A、与非门U12B，所述与非门U12A的第一输入端作为所述触发器电路的置位端与所述第二比较电路的输出端连接，用于接收所述第二比较信号；所述与非门U12A的第二输入端与所述与非门电路U12B的输出端连接，所述与非门U12A的输出端用于输出所述脉冲信号，所述与非门U12B的第一输入端与所述与非门U12A的输出端连接；所述与非门U12B的第二输入端作为所述触发器电路的复位端与所述第一比较电路的输出端连接，用于接收所述第一比较信号。

根据本发明的一个有益效果在于，本发明实施例可以通过脉宽控制电路输出脉宽控制信号与计数电路输出的计数值信号进行比较，得到第一比较信号输出至触发器电路的复位端，及通过周期控制电路输出周期控制信号与计数电路输出的计数值信号进行比较得到第二比较信号输出至触发器电路的置位端，这样，触发器电路可以根据第一比较信号和第二比较信号产生脉宽受脉宽控制量控制、及周期受周期控制量控制的脉冲信号，进而实现对脉冲信号周期和脉宽的调节。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。

图1是根据本发明实施例的脉冲信号发生器的原理框图；

图2是根据本发明另一实施例的脉冲信号发生器的原理框图；

图3是根据本发明实施例的脉冲信号发生器的电路原理图；

图4是图3所示脉冲信号发生器在设置Y＝2、X＝1时的时序图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

<实施例>

图1是根据本发明实施例的脉冲信号发生器的原理框图。

如图1所示，本实施例的脉冲信号发生器包括时钟发生电路11、计数电路12、周期控制电路13、脉宽控制电路14、第一比较电路15、第二比较电路16、触发器电路17和清零电路18。

时钟发生电路11被设置为提供设定周期的计数控制信号。

该计数控制信号具有确定的周期和占空比，计数周期信号的占空比可以为0.5，计数控制信号的周期为本实施例的脉冲信号发生器的时间单位。

该时钟发生电路11例如可以包括振荡器OSC。

计数电路12根据计数控制信号的边沿触发计数，并输出表示计数值的计数值信号。需要说明的是，计数控制信号输出至计数电路12的计数输入端，计数电路12在计数控制信号的边沿到来时进行累加计数。

触发计数的边沿根据计数电路12的结构可以是上升沿，也可以是下降沿。

以下降沿触发计数为例，计数电路12的初始值为0，在计数控制信号产生后，计数控制信号的第一个下降沿到来时，计数电路12输出表示计数值为1的计数值信号，计数控制信号的第二个下降沿到来时，计数电路12输出表示计数值为2的计数值信号，以此类推。

计数电路12在清零信号的作用下被清零时，则将根据计数控制信号的边沿触发从零开始重新计数。计数电路12可以采用清零信号有效时直接清零的结构，也可以采用清零信号有效时、根据计数控制信号的边沿触发执行清零操作的结构。

该计数值信号的形式取决于计数电路12的输出位数和采用的进位制。以计数电路12采用12位二进制输出为例，该计数值信号则为表示计数值的12位二进制信号。

在本发明该实施例中，计数电路12可以采用异步计数器，也可以采用同步计数器。

周期控制电路13被设置为根据输入的周期控制量输出对应的周期控制信号。

该周期控制量可以由用户通过脉冲信号发生器的人机交互装置输入。

该人机交互装置可以包括按键输入装置、触摸屏装置、语音输入装置中的至少一项。

本实施例中，脉冲信号发生器产生的脉冲信号的周期取决于以上周期控制量和时间单位。

该周期控制信号的位数和进制位应该与计数值信号的位数和进制位分别对应相同，以通过第二比较电路16进行二者之间的比较。

在本发明的一个例子中，该周期控制电路13可以包括寄存器，以通过寄存器输出周期控制信号、并保持周期控制信号状态的稳定性。

脉宽控制电路14被设置为根据输入的脉宽控制量输出对应的脉宽控制信号。

该脉冲控制量可以由用户通过脉冲信号发生器的人机交互装置输入。

本实施例中，脉冲信号发生器产生的脉冲信号的脉宽取决于以上脉宽控制量和时间单位。

该脉宽控制信号的位数和进制位应该与计数值信号的位数和进制位分别对应相同，以通过第一比较电路15进行二者之间的比较。

在本发明的一个例子中，该脉宽控制电路14可以包括另外的寄存器，以通过另外的寄存器输出脉宽控制信号、并保持脉宽控制信号状态的稳定性。

第一比较电路15被设置为比较上述计数值信号与脉宽控制信号，并输出表示二者是否相等的第一比较信号。

在本发明的一个例子中，第一比较电路15可以被设置为使得第一比较信号为低电平时对应计数值信号与脉宽控制信号相等、及使得第一比较信号为高电平时对应计数值信号与脉宽控制信号不等。

在本发明的一个例子中，第一比较电路15也可以被设置为使得第一比较信号为高电平时对应计数值信号与脉宽控制信号相等、及使得第一比较信号为低电平时对应计数值信号与脉宽控制信号不等。

在本发明的一个例子中，脉宽控制信号为低电平有效，进制位为二进制，计数值信号为高电平有效，进制位为二进制；第一比较电路15可以包括异或门和与门，或者包括异或门和与非门，异或门的数量与脉宽控制信号和计数值信号的位数相同，脉宽控制信号与计数值信号的位于相同序位的信号量分别输入至异或门的两个输入端，每一异或门的输出端各自与与门或者与非门的一个输入端连接，进而通过与门或者与非门的输出端输出第一比较信号。

在本发明的一个例子中，脉宽控制信号与计数值信号均为高电平有效，进制位为二进制；第一比较电路15可以包括同或门和与门，或者包括同或门和与非门，同或门的数量与脉宽控制信号和计数值信号的位数相同，脉宽控制信号与计数值信号的位于相同序位的信号量分别输入至同或门的两个输入端，每一同或门的输出端各自与与门或者与非门的一个输入端连接，进而通过与门或者与非门的输出端输出第一比较信号。

第二比较电路16被设置为比较上述计数值信号与周期控制信号，并输出表示二者是否相等的第二比较信号。

在本发明的一个例子中，第二比较电路16可以被设置为使得第二比较信号为低电平时对应计数值信号与周期控制信号相等、及使得第二比较信号为高电平时对应计数值信号与周期控制信号不等。

在本发明的一个例子中，第二比较电路16也可以被设置为使得第二比较信号为高电平时对应计数值信号与周期控制信号相等、及使得第二比较信号为低电平时对应计数值信号与周期控制信号不等。

在本发明的一个例子中，周期控制信号为低电平有效，进制位为二进制，计数值信号为高电平有效，进制位为二进制；第二比较电路16可以包括异或门和与门，或者包括异或门和与非门，异或门的数量与周期控制信号和计数值信号的位数相同，周期控制信号与计数值信号的位于相同序位的信号量分别输入至异或门的两个输入端，每一异或门的输出端各自与与门或者与非门的一个输入端连接，进而通过与门或者与非门的输出端输出第二比较信号。

在本发明的一个例子中，周期控制信号与计数值信号均为高电平有效，进制位为二进制；第二比较电路16可以包括同或门和与门，或者包括同或门和与非门，同或门的数量与周期控制信号和计数值信号的位数相同，周期控制信号与计数值信号的位于相同序位的信号量分别输入至同或门的两个输入端，每一同或门的输出端各自与与门或者与非门的一个输入端连接，进而通过与门或者与非门的输出端输出第二比较信号。

触发器电路17被设置为在所述第一比较信号与所述第二比较信号的触发作用下产生脉冲信号。

第二比较信号输入至触发器电路17的置位端(或者称之为置1输入端)，第一比较信号输入至触发器电路17的复位端(或者称之为置0输入端)。

该触发器电路17例如采用RS触发器结构。

根据本发明该实施例，计数值信号根据计数控制信号的边沿触发进行累加计数变化，这说明，相邻两个计数值信号之间的时间差为计数控制信号的周期。进一步地，第一比较信号反映计数值信号与脉宽控制信号的比较结果，第一比较信号的每一状态的保持时间由计数控制信号的周期及脉宽控制量决定，第二比较信号反映计数值信号与周期控制信号的比较结果，第二比较信号的每一状态的保持时间将由计数控制信号的周期及周期控制量决定，这样，在计数控制信号的周期确定并已知的情况下，触发器电路便可在第一比较信号和第二比较信号的触发作用下产生周期随周期控制量变化、及脉宽随脉宽控制量变化的脉冲信号，实现脉冲信号的周期可调及脉宽可调。

上述清零电路18被设置为在脉冲信号的脉冲期间向计数电路12输出清零信号，以使得计数电路12在脉冲信号的脉冲期间清零重新计数，进而使得第一比较信号和第二比较信号成为周期信号，并进一步使得脉冲信号也成为周期信号。

清零信号在上述脉冲期间的起始时刻及结束时刻将能够影响第一比较信号、第二比较信号、及最终生成的脉冲信号的周期，也即能够改变脉冲信号的周期计算表达式Pulse_out_p(T_clk,Y)、及改变脉冲信号的脉宽计算表达式Pulse_out_w(T_clk,X)，其中，Pulse_out_p为脉冲信号的周期，Pulse_out_w为脉冲信号的脉宽，T_clk为计数控制信号的周期，Y为周期控制量，X为脉宽控制量。

在本发明的一个例子中，清零信号的起始时刻先于脉冲期间的第一个计数控制信号(具体指控制计数的有效电平信号)的到来时刻，清零信号的结束时刻先于脉冲期间的第二个计数控制信号的到来时刻，其中，到来时刻为计数控制信号的边沿时刻。例如，计数控制信号为低电平有效，清零信号为高电平有效，则清零信号的上升沿时刻(对应清零信号的起始时刻)先于脉冲期间的第一个下降沿时刻(对应第一个计数控制信号的到来时刻)，清零信号的下降沿时刻(对应清零信号的结束时刻)先于脉冲期间的第二个下降沿时刻(对应第二个计数控制信号的到来时刻)。

图2是根据本发明另一实施例的脉冲信号发生器的原理框图。

根据图2所示，该实施例中，上述时钟发生电路11可以进一步包括基准时钟电路111和延时电路112。

该基准时钟电路111被设置为产生设定周期的基准时钟信号，该设定周期也即为计数控制信号的周期。

该基准时钟信号例如由振荡器OSC直接产生。

延时电路112被设置为对基准时钟信号进行延时得到上述计数控制信号。

该延时通常小于基准时钟信号的脉宽。

该实施例中，上述清零信号由基准时钟信号控制产生并作用于计数电路12，以避免计数电路12在清零复位瞬间出现多余的计数动作。

在本发明的一个例子中，延时电路112可以通过逻辑电路实现。

例如，基准时钟信号经过两个串联连接的非门得到延时，形成计数控制信号。

又例如，基准时钟信号经过两个串联连接的与非门得到延时，形成计数控制信号，其中，基准时钟信号同时输入至第一个与非门的两个输入端，而第一个与非门的输出端又同时与第二个与非门的两个输入端连接。

在本发明的一个例子中，该清零电路18可以包括清零单元和控制单元(图2中未示出)。

清零单元被设置为根据第二比较信号和基准时钟信号的触发产生清零基本信号。

控制单元被设置将清零基本信号在基准时钟信号的低电平期间出现有效电平信号作为清零信号作用于计数电路12。该有效电平信号即为清零信号的有效电平信号，可以为高电平信号，也可以为低电平信号。

例如，第二比较信号为低电平有效，清零信号为高电平有效，清零电路的逻辑表达式为：

在公式(1)中，R_n为清零基本信号的当前状态，状态值为高电平或者低电平；CLK为基准时钟信号的当前状态；MR为清零信号的当前状态。

公式(2)中，R_n-1为清零基本信号的上一状态，M为第二比较信号的当前状态。

需要说明的是，上一状态是指上一时刻的信号状态。当前状态是指当前时刻的信号状态。

进一步地，上述第一比较电路15可以被设置为由基准时钟信号进行同步控制，以使第一比较信号的状态变化时刻对应基准时钟信号的边沿时刻。这可以有效防止计数电路12、第一比较电路15的各端口因响应速率差异而造成的输出尖峰、毛刺等。

在本发明的一个例子中，进行同步控制的方法可以包括：将周期控制信号与计数值信号的每一序位的比较输出、及基准时钟信号均输入至与门或者与非门得到第一比较信号。

进一步地，上述第二比较电路16可以被设置为由基准时钟信号进行同步控制，以使第二比较信号的状态变化时刻对应基准时钟信号的边沿时刻。这可以有效防止计数电路12、第二比较电路16的各端口因响应速率差异而造成的输出尖峰、毛刺等。

在本发明的一个例子中，进行同步控制的方法可以包括：将脉宽控制信号与计数值信号的每一序位的比较输出、及基准时钟信号均输入至与门或者与非门得到第二比较信号。

<例子>

图3是根据本发明一个例子的脉冲信号发生器的逻辑电路原理图。

该例子中，根据图3所示，时钟发生电路11包括基准时钟电路111和延时电路112，其中，基准时钟电路111由振荡器OSC实现，延时电路112由两个与非门U13C、U13B实现，具体为，振荡器OSC产生的基准时钟信号同时输入至与非门U13C的两个输入端，与非门U13C输出的信号又同时输入至与非门U13B的两个输入端，进而通过与非门U13B的输出端产生计数控制信号C。

该例子中，根据图3所示，计数电路12由12位同步或者异步计数器实现，计数电路12的12位二进制输出为Q0～Q11，计数电路12的计数输入端用于接收计数控制信号C，该计数电路12为下降沿触发计数，计数电路12的复位端用于接收清零信号MR，该清零信号MR为高电平有效。

该例子中的计数电路12的清零操作为：在清零信号MR为高电平期间，根据计数控制信号C的下降沿触发执行清零操作。

该例子中，根据图3所示，周期控制电路13由周期控制寄存器131输出并保持周期控制信号，周期控制寄存器131为12位二进制输出，周期控制信号为低电平有效。

该例子中，根据图3所示，脉宽控制电路14由脉宽控制寄存器141输出并保持脉宽控制信号，脉宽控制寄存器141为12位二进制输出，脉宽控制信号为低电平有效。

该例子中，根据图3所示，第一比较电路15包括12个异或门U4A、U4B、U4C、U4D、U5A、U5B、U5C、U5D、U10A、U10B、U10C、U10D，第一比较电路15还包括一个多输入的与非门U6。

第一比较电路15的12个异或门与计数电路12的12路输出一一对应，同时还与脉宽控制寄存器141的12路输出一一对应。

计数值信号与脉宽控制信号的相同序位的信号量分别输入至对应异或门的两个输入端。

第一比较电路15的每一异或门的输出及基准时钟信号输入至与非门U6的输入端，并通过与非门U6的输出端输出第一比较信号N，该第一比较信号N为低电平有效。

该例子中，根据图3所示，第二比较电路16包括12个异或门U3A、U3B、U3C、U3D、U3A、U3B、U3C、U3D、U11A、U11B、U11C、U11D，第二比较电路16还包括一个多输入的与非门U8。

第二比较电路16的12个异或门与计数电路12的12路输出一一对应，同时还与周期控制寄存器131的12路输出一一对应。

计数值信号与周期控制信号的相同序位的信号量分别输入至对应异或门的两个输入端。

第二比较电路16的每一异或门的输出及基准时钟信号输入至与非门U8的输入端，并通过与非门U8的输出端输出第二比较信号M，该第二比较信号M为低电平有效。

该例子中，根据图3所示，触发器电路17的逻辑表达式为：

在公式(3)中，Pulse_out_n-1为脉冲信号的上一状态，Pulse_out_n为脉冲信号的当前状态，脉冲信号的状态为高电平或者低电平，高电平为脉冲信号的脉冲期间，M为第二比较信号的当前状态，N为第一比较信号的当前状态。

该触发器电路17可以通过与非门U12A、与非门U12B实现：与非门U12A的第一输入端作为触发器电路17的置位端和与非门U8的输出端连接，以接收第二比较信号M，与非门U12A的第二输入端和与非门U12B的输出端连接，与非门U12A的输出端用于输出脉冲信号Pulse_out_n，与非门U12B的第一输入端和与非门U12A的输出端连接，与非门U12B的第二输入端作为触发器电路17的复位端和与非门U6的输出端连接，以接收第一比较信号N。

该例子中，根据图3所示，清零电路18包括清零单元181和控制单元182。

清零单元181的逻辑表达式为：

清零电路18的逻辑表达式为

清零单元181可以包括与非门U13A、与非门U12C、与非U12D，其中，与非门U13A的第一输入端与第二比较电路的输出端连接，用于接收第二比较信号M；与非门U13A的第二输入端与基准时钟电路的111的输出端连接，用于接收基准时钟信号；与非门电路U13A的输出端和与非门U12C的第二输入端连接；与非门U12C的第一输入端和与非门U12D的输出端连接；与非门U12C的输出端和与非门U12D的第二输入端连接；与非门U12D的第一输入端与第二比较电路的输出端连接，用于接收第二比较信号；与非门U12D的输出端作为清零单元181的输出端输出清零基本信号R_n。

控制单元182可以包括NMOS管K1，基准时钟信号CLK经电阻R2作用于NMOS管K1的基极，NMOS管K1的漏极与计数电路12的复位端连接，NMOS管K1的源极接地；清零基本信号R_n经电阻R1与NMOS管K1的漏极连接，以使清零电路经NMOS管K1的漏极作用于NMOS管的复位端。

在基准时钟信号CLK为高电平时，控制单元182将计数电路12的复位端的电位拉低，进而禁止根据清零基本信号R_n进行清零复位操作；在基准时钟信号CLK为低电平时才允许根据清零基本信号R_n进行清零复位操作，实现提取清零基本信号的、对应基准时钟信号CLK的低电平的部分作为清零信号作用于计数电路12的目的。

下面结合图4所示时序图说明该例子的脉冲信号发生器的工作过程，该时序图对应周期控制量Y＝2，脉宽控制量X＝1，即脉宽控制寄存器141输出表示脉宽控制量为1的脉宽控制信号，周期控制寄存器131输出表示周期控制量为2的周期控制信号。

如图4所示，计数控制信号C相对基准时钟信号CLK进行了延时。

在起始时刻t0，基准时钟信号CLK出现下降沿，计数控制信号C为高电平，清零信号MR出现上升沿，计数电路12输出表示计数值为2的计数值信号，此时，计数值信号与脉宽控制信号不等，但与周期控制信号相等，因此，第一比较信号N为高电平，第二比较信号M为低电平，根据上述公式(3)，脉冲信号在t0时刻的状态Pulse_out_t0为高电平，即处于脉冲期间。

在时刻t1，计数控制信号C出现下降沿，此时，清零信号MR为高电平(有效清零电平)，计数电路12根据计数控制信号C的下降沿进行清零，并输出表示计数值为0的计数值信号，该计数值信号与脉宽控制信号和周期控制信号均不相等，第一比较信号N保持上一状态为高电平，第二比较信号M的当前状态由低电平转变为高电平，根据上述公式(3)，脉冲信号在t1时刻的状态Pulse_out_t1与上一状态Pulse_out_t0相同为高电平。

在时刻t2，基准时钟信号CLK出现下降沿，清零信号MR的当前状态由高电平转变为低电平进而失效，第一比较信号N、第二比较信号M、脉冲信号Pulse_out_t2的当前状态均与上一状态相同。

在时刻t3，计数控制信号C出现下降沿，进而触发计数电路12进行计数，输出表示计数值为1的计数值信号，该计数值信号与脉宽控制信号相等，但与周期控制信号不等；此时，虽然计数值信号与脉宽控制信号相等，但由于基准时钟信号CLK为低电平，没有出现同步边沿(上升沿)，因此，第一比较信号N、第二比较信号M、脉冲信号的当前状态仍然与各自对应的上一状态相同。

在时刻t4，基准时钟信号CLK出现上升沿，而且脉宽控制信号等于计数值信号，因此，第一比较信号N在基准时钟信号CLK的同步作用下发生状态改变，即由高电平转变为低电平，而由于周期控制信号与计数值信号不等，因此，第二比较信号M仍然保持上一状态不变为高电平，这样，根据公式(3)，脉冲信号的当前状态Pulse_out_t4将由高电平状态为低电平，脉冲消失。

在时刻t5，计数控制信号C出现下降沿，进而触发计数电路12进行计数，输出表示计数值为2的计数值信号，该计数值信号与脉宽控制信号不等，但与周期控制信号相等，此时，第一比较信号N的当前状态由低电平转变为高电平，但由于基准时钟信号CLK为低电平，没有同步边沿(上升沿)，因此，第二比较信号M、脉冲信号仍然保持各自对应的上一状态不变。

在时刻t6，基准时钟信号CLK出现上升沿，而且周期控制信号等于计数值信号，因此，第二比较信号M在基准时钟信号CLK的同步作用下发生状态改变，由高电平转变为低电平，而由于脉宽控制信号与计数值信号不等，因此，第一比较信号N的当前状态仍然与上一状态相同为高电平，根据公司(3)，脉冲信号的当前状态Pulse_out_t6由低电平转变为高电平，脉冲产生。

在时刻t7，计数控制信号C出现下降沿，此时，清零信号MR为高电平(有效清零电平)，计数电路12根据计数控制信号C的下降沿进行清零，并输出表示计数值为0的计数值信号，该计数值信号与脉宽控制信号和周期控制信号均不相等，第一比较信号N的当前状态与上一状态相同为高电平，第二比较信号M的当前状态由低电平转变为高电平，根据公式(3)，脉冲信号的当前状态Pulse_out_t7保持高电平不变。

时刻t8～t9重复上述时刻t4～t6的过程，时刻t9～t10重复上述时刻t6～t8的过程，时刻t10～t11又重复上述时刻t4～t6的过程，进而产生周期变化的脉冲信号Pulse_out_n，该脉冲信号Pulse_out_n的脉宽由脉宽控制量及计数控制信号(或者称基准时钟信号)的周期决定，该脉冲信号Pulse_out_n的周期由周期控制量及计数控制信号(或者称基准时钟信号)的周期决定。例如，对于图3所示的电路原理图：

Pulse_out_w(T_clk,X)＝T_clk×(X+1) 公式(4)。

Pulse_out_p(T_clk,Y)＝T_clk×(Y+1) 公式(5)。

在公式(4)和公式(5)中，Pulse_out_p为脉冲信号的周期，Pulse_out_w为脉冲信号的脉宽，T_clk为计数控制信号和基准时钟信号的周期，Y为周期控制量，X为脉宽控制量。

虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (10)

1.一种脉冲信号发生器，其特征在于，包括：

时钟发生电路，被设置为产生设定周期的计数控制信号；

计数电路，被设置为由所述计数控制信号的边沿触发计数，并输出表示计数值的计数值信号，其中，所述计数值信号根据计数控制信号的边沿触发进行累加计数变化，相邻两个计数值信号之间的时间差为计数控制信号的周期；

脉宽控制电路，被设置为根据输入的脉宽控制量输出对应的脉宽控制信号；

周期控制电路，被设置为根据输入的周期控制量输出对应的周期控制信号；

第一比较电路，被设置为比较所述计数值信号与所述脉宽控制信号，输出表示二者是否相等的第一比较信号；

第二比较电路，被设置为比较所述计数值信号与所述周期控制信号，得到表示二者是否相等的第二比较信号；

触发器电路，被设置为根据所述第一比较信号和所述第二比较信号的触发产生脉冲信号，其中，所述第一比较信号输入至所述触发器电路的复位端，所述第二比较信号输入至所述触发器电路的置位端；其中，第一比较信号反映所述计数值信号与脉宽控制信号的比较结果，第一比较信号的每一状态的保持时间由计数控制信号的周期及脉宽控制量决定，第二比较信号反映计数值信号与周期控制信号的比较结果，第二比较信号的每一状态的保持时间将由计数控制信号的周期及周期控制量决定，以使在计数控制信号的周期确定的情况下，触发器电路产生周期随周期控制量变化、及脉宽随脉宽控制量变化的脉冲信号；以及，

清零电路，被设置为在所述脉冲信号的脉冲期间向所述计数电路输出清零信号，以使所述第一比较信号、所述第二比较信号和所述脉冲信号成为周期信号；其中，所述清零信号根据所述第二比较信号和基准时钟信号得到。

2.根据权利要求1所述的脉冲信号发生器，其特征在于，所述清零信号的起始时刻先于所述脉冲期间的第一个计数控制信号的到来时刻，所述清零信号的结束时刻先于所述脉冲期间的第二个计数控制信号的到来时刻。

3.根据权利要求2所述的脉冲信号发生器，其特征在于，所述时钟发生电路包括：

基准时钟电路，被设置为产生所述设定周期的基准时钟信号；

延时电路，被设置为对所述基准时钟信号进行延时得到所述计数控制信号；

所述清零电路被设置为在所述基准时钟信号的控制下产生所述清零信号。

4.根据权利要求3所述的脉冲信号发生器，其特征在于，所述清零电路包括：

清零单元，被设置为根据所述第二比较信号和所述基准时钟信号的触发产生清零基本信号；以及，

控制单元，被设置为将所述清零基本信号在所述基准时钟信号的低电平期间出现的有效电平信号作为所述清零信号。

5.根据权利要求4所述的脉冲信号发生器，其特征在于，所述第二比较信号为低电平有效，所述清零信号为高电平有效，所述清零电路的逻辑表达式为：

其中，R_n-1为所述清零基本信号的上一状态，CLK为所述基准时钟信号的当前状态，MR为清零信号的当前状态，M为第二比较信号的当前状态。

6.根据权利要求5所述的脉冲信号发生器，其特征在于，所述清零单元包括与非门U13A、与非门U12C、与非门U12D，所述与非门U13A的第一输入端与所述第二比较电路的输出端连接，用于接收所述第二比较信号；所述与非门U13A的第二输入端与所述基准时钟电路的输出端连接，用于接收所述基准时钟信号；所述与非门U13A的输出端与所述与非门U12C的第二输入端连接，所述与非门U12C的第一输入端与所述与非门U12D的输出端连接；所述与非门U12C的输出端与所述与非门U12D的第二输入端连接，所述与非门U12D的第一输入端与所述第二比较电路的输出端连接，用于接收所述第二比较信号；所述与非门U12D的输出端输出所述清零基本信号；

所述控制单元包括电阻R1、电阻R2和NMOS管K1，所述NMOS管K1的栅极经所述电阻R2与所述基准时钟电路的输出端连接，所述与非门U12D的输出端经所述电阻R1与所述NMOS管的漏极连接，所述NMOS管K1的源极接地，所述清零电路经所述NMOS管的漏极输出所述清零信号。

7.根据权利要求3所述的脉冲信号发生器，其特征在于，所述第一比较电路被设置为由所述基准时钟信号进行同步控制，以使所述第一比较信号的状态变化时刻对应所述基准时钟信号的边沿时刻；

所述第二比较电路被设置为由所述基准时钟信号进行同步控制，以使所述第二比较信号的状态变化时刻对应所述基准时钟信号的边沿时刻。

8.根据权利要求7所述的脉冲信号发生器，其特征在于，

所述计数电路包括用于输出所述计数值信号的计数器；

所述脉宽控制电路包括用于输出所述脉宽控制信号的脉宽控制寄存器；

所述周期控制电路包括用于输出所述周期控制信号的周期控制寄存器；

所述计数器、所述脉宽控制寄存器和所述周期控制寄存器具有相同的输出位数和进制位。

9.根据权利要求1至8中任一项所述的脉冲信号发生器，其特征在于，所述第一比较信号与所述第二比较信号均为低电平有效，所述触发器电路的逻辑表达式为：

其中，Pulse_out_n为所述脉冲信号的当前状态，Pulse_out_n-1为所述脉冲信号的上一状态，M为所述第二比较信号的当前状态，N为所述第一比较信号的当前状态。

10.根据权利要求9所述的脉冲信号发生器，其特征在于，所述触发器电路包括与非门U12A、与非门U12B，所述与非门U12A的第一输入端作为所述触发器电路的置位端与所述第二比较电路的输出端连接，用于接收所述第二比较信号；所述与非门U12A的第二输入端与所述与非门U12B的输出端连接，所述与非门U12A的输出端用于输出所述脉冲信号，所述与非门U12B的第一输入端与所述与非门U12A的输出端连接；所述与非门U12B的第二输入端作为所述触发器电路的复位端与所述第一比较电路的输出端连接，用于接收所述第一比较信号。

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